KR101301583B1 - 전력용 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명에 따른 전력용 반도체소자의 제조방법은, 고농도의 제1도전형 기판 상에 저농도의 제1도전형 에피택셜층을 성장시킨 후에, 상기 제1도전형 에피택셜층의 일부분에 트렌치를 각각 형성하는 단계; 상기 트렌치의 내부면 상에 게이트 산화막을 개재하며 도전성 게이트를 형성하는 단계; 상기 트렌치의 양측벽에 각각 접하며 위치하도록 상기 에피택셜층의 일부분에 저농도의 제2도전형 바디영역을 형성하되, 상기 제2도전형 바디영역의 접합을 상기 트렌치의 하부면보다 낮게 형성하는 단계; 상기 제2도전형 바디영역의 일부분에 고농도의 제2도전형 제1소스 영역을 형성하되, 상기 제2도전형 제1소스 영역의 접합을 상기 트렌치의 하부면보다 낮게 형성하는 단계; 상기 제1소스 영역의 일부분 상에 자기 정렬용 필드산화막을 형성하는 단계; 및 상기 필드산화막을 가운데 두고 각각 위치하며, 상기 제2도전형 바디영역과 상기 제2도전형 제1 소스 영역 상에 위치하는 제1도전형 제2 소스 영역을 자기 정렬 방식으로 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

전력용 반도체소자의 제조방법{method for fabricating power semiconductor devices}
본 발명은 전력용 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 공정을 단순화하면서도 온(on) 저항 특성을 개선하고 아울러 외부로부터 유입되는 에너지 충격에 대한 내인성(Eas) 특성을 개선하도록 한 전력용 반도체소자의 제조방법에 관한 것이다.
일반적으로, 파워 모스펫(power MOSFET(Metal Oxide Semiconductor Field Effect Transistor)) 등과 같은 전력용 반도체소자는 바이폴라 트랜지스터에 비해 스위칭 속도가 빠르고 열적 안정성이 높으며, 응용 설계가 용이하다. 그래서 파워 모스펫은 스위칭모드 파워 서플라이(Switching Mode Power Supply)와 조명용 발라스트(Ballast) 및 산업용 기기 등에 널리 사용되고 있다.
종래의 파워 모스펫은, 도 1에 도시된 바와 같이 n+ 기판(101) 상에 n- 에피택셜층(102)이 성장되고, n- 에피택셜층(102) 상에 게이트 전극(104)이 형성되고, 게이트 전극(104)을 가운데 두고 있는 그 양측 부분의 n- 에피택셜층(102)에 p- 바디 영역(p-body)이 형성되고, 상기 p-바디 영역 내에 n+ 소스 영역이 형성되고, 상기 n+ 소스 영역 아래의 n- 에피택셜층(102)에 p+ 소스 영역이 형성된 구조를 갖고 있다.
이러한 구조를 가진 종래의 파워 모스펫에서는, 게이트 전극(104)의 양 측벽에 스페이서(105)가 형성되고 난 후에 게이트 전극(104)을 가운데 두고 그 양측 부분의 n- 에피택셜층(102)에 고농도의 p형 불순물이 주입됨으로써 p+ 소스 영역이 형성된다. 따라서 게이트 전극(104)과 p+ 소스 영역 사이의 거리는 스페이서(105)의 폭에 의해 결정된다.
그런데, 스페이서(105)의 폭을 기준값 이하로 축소하면, 게이트 전극(104)의 양측에 위치한 p+ 소스 영역들이 매우 가깝게 위치하므로 상기 p- 바디 영역의 활성화를 위한 열처리에 제약을 받게 된다. 이로 인하여 파워 모스펫의 충분한 채널 길이를 확보하지 못하여 충분한 크기의 접합(junction) 파괴전압을 확보할 수가 없다. 이를 해결하기 위하여 p- 바디 영역의 충분한 활성을 확보하려고 열처리를 할 경우, p+ 소스 영역이 지나치게 확산하여 파워 모스펫의 문턱전압(threshold voltage)을 증가시키고 온(on) 저항을 증가시킨다. 이는 파워 모스펫을 보다 크게 만들어야 하는 문제점을 초래한다.
따라서 게이트 전극(104)과 p+ 소스 영역 사이의 거리를 적절하게 유지해야 하지만, 종래 기술의 경우 스페이서(105)의 폭에 의해 게이트 전극(104)과 p+ 소스 영역 사이의 거리가 결정되므로 상술한 바와 같은 문제점이 여전히 상존하여 왔다.
최근에는 트렌치형 파워 모스펫이 다양한 형태로 개발되어 왔다. 이러한 트렌치형 파워 모스펫의 예가 특허출원 제2005-36558호 등에 개시되어 있지만, 온(on) 저항 특성과, 외부로부터 유입되는 에너지 충격에 대한 내인성(Eas) 특성에 대해 개선이 요구되고 있다. 또한, 종래의 트렌치형 파워 모스펫의 제조공정이 복잡한 문제점이 있다.
특허출원 제2005-36558호
따라서 본 발명은, 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 제조공정을 단순화하면서도 온(on) 저항 특성을 개선시키고 아울러 외부로부터 유입되는 에너지 충격에 대한 내인성(Eas) 특성을 개선하도록 한 전력용 반도체소자의 제조방법을 제공하는데 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 전력용 반도체소자의 제조방법은, 고농도의 제1도전형 기판 상에 저농도의 제1도전형 에피택셜층을 성장시킨 후에, 상기 제1도전형 에피택셜층의 일부분에 트렌치를 각각 형성하는 단계; 상기 트렌치의 내부면 상에 게이트 산화막을 개재하며 도전성 게이트를 형성하는 단계; 상기 트렌치의 양측벽에 각각 접하며 위치하도록 상기 에피택셜층의 일부분에 저농도의 제2도전형 바디영역을 형성하되, 상기 제2도전형 바디영역의 접합을 상기 트렌치의 하부면보다 낮게 형성하는 단계; 상기 제2도전형 바디영역의 일부분에 고농도의 제2도전형 제1소스 영역을 형성하되, 상기 제2도전형 제1소스 영역의 접합을 상기 트렌치의 하부면보다 낮게 형성하는 단계; 상기 제1소스 영역의 일부분 상에 자기 정렬용 필드산화막을 형성하는 단계; 및 상기 필드산화막을 가운데 두고 각각 위치하며, 상기 제2도전형 바디영역과 상기 제2도전형 제1 소스 영역 상에 위치하는 제1도전형 제2 소스 영역을 자기 정렬 방식으로 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 트렌치의 상측부의 폭을 상기 트렌치의 하측부의 폭보다 크게 하고, 상기 트렌치의 측벽의 경사도(θ)를 10~90도로 결정하며, 상기 트렌치의 하측부를, 온 저항(Rds(on)) 증가 문제를 최소화하기 위한 폭으로 결정하는 것이 가능하다.
바람직하게는, 상기 게이트의 상부면 중앙부를 상기 제2소스 영역의 상부면보다 낮게 위치하도록 상기 게이트의 두께를 결정하는 것이 가능하다.
바람직하게는, 상기 필드산화막의 버드빅(bird's beak)의 크기 조절에 의해 상기 제2소스 영역의 크기를 조절하는 것이 가능하다.
바람직하게는, 상기 필드산화막을 로코스(LOCOS) 공정으로 형성하되, 상기 제2소스 영역을 위한 불순물의 이온주입을 방지하기 위한 두께로 형성할 수 있다.
바람직하게는, 상기 트렌치를 형성하는 단계는, 상기 트렌치의 내부면에 희생 산화막을 추가로 형성하는 단계를 더 포함하되, 상기 희생 산화막의 두께를 조절함으로써 트렌치의 하부면을 원형 형태로 형성하는 것이 가능하다.
바람직하게는, 상기 게이트를 덮도록 상기 기판 상에 층간절연막을 증착하는 단계; 상기 제1 소스 영역과 상기 제2 소스 영역의 콘택 부분을 공통 노출하기 위한 소스 콘택홀을 형성함과 아울러 상기 게이트의 게이트 콘택홀을 형성하는 단계; 상기 소스 콘택홀을 통하여 상기 제1소스 영역과 상기 제2소스 영역에 공통 콘택하는 소스 전극을 형성함과 아울러 상기 게이트 콘택홀을 통하여 상기 게이트에 콘택하는 게이트 전극을 형성하는 단계; 및 상기 기판의 하부면에 드레인 전극을 형성하는 단계를 더 포함할 수 있다.
바람직하게는, 상기 필드산화막을 형성하기 전에 가드링 영역의 가드링 실리콘 질화막을 식각하여 가드링 영역의 다결정실리콘층을 노출시키고, 상기 가드링 영역의 노출된 다결정실리콘층을 p+ 이온 주입 후에 식각하여 제거하는 것이 가능하다. 또는, 상기 필드산화막을 형성하기 전에 가드링 영역의 가드링 실리콘 질화막을 식각하여 가드링 영역의 다결정실리콘층을 노출시키고, p+ 이온 주입 후의 필드산화막 형성 때에 상기 가드링 영역의 노출된 다결정실리콘층을 산화막으로 변환시키는 것이 가능하다.
본 발명에 따른 전력용 반도체소자의 제조방법은, 온 저항(Rds(on)) 특성을 개선하고, 외부로부터 유입되는 에너지 충격에 대한 내인성(Eas) 특성을 개선하고, 아울러 제조공정을 단순화할 수가 있다.
도 1은 종래 기술에 따른 파워 모스펫의 단면 구조도.
도 2a 내지 도 2l은 본 발명의 실시예에 따른 전력용 반도체소자의 제조방법을 설명하기 위한 단면 공정도.
이하, 본 발명의 일 실시예에 따른 전력용 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 전력용 반도체소자의 제조방법을 설명하기 위한 단면 공정도이다.
도 2a를 참조하면, 먼저, 기판, 예를 들어 제1도전형 불순물, 예를 들어 n형 불순물이 고농도로 도핑된 n+ 기판(301)을 준비한다.
그런 다음, 에피택시(epitaxy) 공정을 이용하여 n+ 기판(301)의 상부면 상에 제1도전형, 예를 들어 n형 불순물이 저농도로 도핑된 n- 에피택셜층(302)을 성장시킨다.
이후, n- 에피택셜층(302)의 상부면 상에 트렌치 형성을 위한 절연막을 형성한다. 이를 좀 더 상세히 설명하면, 화학기상증착공정 등을 이용하여 n- 에피택셜층(302)의 상부면 상에 예를 들어 하층의 초기 산화막(303)과 상층의 실리콘 질화막(304)을 순차적으로 증착한다. 여기서, 초기 산화막(303)을 150~1500Å의 두께로 증착하고, 실리콘 질화막(304)을 800~2000Å의 두께로 증착하는 것이 가능하다.
이어서, 통상적인 사진공정을 이용하여 실리콘 질화막(304) 상에, 도 2d에 도시된 게이트(309)를 위한 영역의 실리콘 질화막(304)을 노출시키는 감광막 패턴(305)을 형성한다.
도 2b를 참조하면, 그런 다음, 도 2a에 도시된 감광막 패턴(305)을 식각마스크로 이용하여 감광막 패턴(305) 외측 영역의 노출된 실리콘 질화막(304)과 그 아래의 초기 산화막(303)을 순차적으로 식각함으로써 그 아래의 n- 에피택셜층(302)의 표면을 노출시킨다.
계속하여 감광막 패턴(305)을 식각마스크로 이용하여 감광막 패턴(305) 외측 영역의 노출된 n- 에피택셜층(302)을 예를 들어 0.5㎛~5㎛의 깊이로 식각함으로써 트렌치(306)를 형성한다. 이때, 일반적인 트렌치와 달리, 본 발명의 트렌치(306)의 상측부 및/또는 하측부의 폭이 트렌치(306)의 깊이보다 훨씬 큰 치수를 가진다. 또한, 트렌치(306)의 측벽 경사각(θ)이 10도~90도의 범위에 있도록 이방성 식각공정 또는 등방성 식각공정에 의해 트렌치(306)를 형성하는 것이 가능하다. 트렌치(306)의 하측부의 폭은, JFET의 폭 축소로 인한 온 저항(Rds(on)) 증가 문제를 최소화할 수 있도록 충분히 큰 값을 갖는 것이 바람직하다. 이는, 도 2l에 도시된 드레인전극(321)에 드레인 전압이 인가될 때에, 도 2l에 도시된 p- 바디영역(311)과 p+ 소스영역(314)에 의해 n- 에피택셜층(302)으로 확대되는 공핍(depletion)영역에 의한 트렌치(306) 하측부의 게이트 산화막(308)의 파괴를 방지함으로써 내인성(Eas) 특성을 개선하기 위함이다.
도 2c를 참조하면, 도 2b에 도시된 감광막 패턴(305)을 제거하여 그 아래의 실리콘 질화막(304)을 노출시킨다. 그 다음에, 실리콘 질화막(304)을 산화마스크로 이용하여 트렌치(306)의 내부면을 예를 들어 열적 산화시킴으로써 트렌치(306)의 저면 및 측벽 상에 희생 산화막(307)을 예를 들어 4000~10000Å의 두께로 형성한다. 이때, 희생 산화막(307)의 두께를 조절하여 트렌치(306)의 하부면을 대략 완만한 원형, 예를 들어 하부면을 평면이 포함된 원형으로 형성할 수 있다.
도 2d를 참조하면, 도 2c에 도시된 희생 산화막(307), 실리콘 질화막(304), 초기 산화막(303)을 모두 제거하여 트렌치(306)의 내부면과 n- 에피층(302)의 표면을 노출시킨다.
이후, 트렌치(306)의 내부면과 n- 에피층(302)의 표면 상에 게이트 절연막, 예를 들어 게이트 산화막(308)을 예를 들어 200~1500Å의 두께로 성장시킨다. 그 다음에, 게이트 산화막(308) 상에 게이트(309)를 위한 도전층, 예를 들어 고농도의 불순물이 도핑된 다결정실리콘층을 4000~10000Å의 두께로 형성한다. 이는, 이온 주입시 이온주입 방지층으로 사용하고, 원가 절감을 위하여 트렌치(306) 내부에 게이트(309)를 완전히 채울 필요성이 없기 때문이다.
그런 다음, 통상의 사진식각공정을 이용하여 게이트 형성 영역인 트렌치 영역의 다결정실리콘층 상부와, 가드링 영역(도시하지 않음)에 대응하는 위치의 p- 바디 영역과 p+ 소스 영역 사이의 다결정실리콘층 상부에 식각마스크용 감광막 패턴(310)을 각각 형성하고 감광막 패턴(310) 외측의 노출된 영역의 다결정실리콘층을 식각함으로써 그 아래의 게이트 산화막(308)을 노출시킴과 아울러 트렌치(309) 내의 게이트 산화막(308) 상에 게이트(309)를 형성한다. 이때, 상기 가드링 영역 상에도 게이트(309)와 같은 재질의 다결정실리콘층의 패턴이 형성된다.
게이트(309)가 형성되고 나면, 감광막 패턴(310)을 이온주입마스크로 이용하여 감광막 패턴(310) 외측의 n- 에피택셜층(302)에 저농도의 제2도전형, 예를 들어 도 2e에 도시된 p- 바디 영역(311)을 위한 p형 불순물을 이온주입한다. 여기서, p- 바디 영역(311)의 접합을 트렌치(306)의 깊이보다 깊게 형성하기 위하여, p형 불순물, 예를 들어 보론(B) 등을 30~80 KeV의 에너지와 3.0~8.0 X 1013 atoms/㎤의 농도로 이온주입하는 것이 가능하다.
도 2e를 참조하면, 도 2d에 도시된 감광막 패턴(310)을 제거하여 그 아래의 게이트(309)를 노출시킨다.
이어서, 열처리공정을 이용하여, 도 3d의 단계에서 이온주입된 저농도의 p형 불순물을 예를 들어 약 1050~1175℃의 온도에서 60~180분 동안 확산시킴으로써 게이트(309)를 가운데 두고 이격되어 있는 p- 바디 영역(311)을 n- 에피택셜층(302) 내에 형성한다. 이에 따라, p- 바디 영역(311)의 접합을 트렌치(306)의 깊이보다 깊게 형성할 수 있다.
도 2f를 참조하면, 그 다음에, 예를 들어 화학기상증착 등을 이용하여 게이트(309)와 그 외측의 게이트 산화막(308) 상에 절연막, 예를 들어 실리콘 질화막(312)을 800~2000Å의 두께로 증착한다.
이런 상태에서, 실리콘 질화막(312) 상에 식각마스크용 감광막을 도포하고, 상기 감광막을 패터닝하여 도 2g에 도시된 p+ 소스 영역(314)을 위한 감광막 패턴(313)을 형성한다. 이어서, 감광막 패턴(313)을 식각마스크로 이용하여 감광막 패턴(313) 외측의 노출된 실리콘 질화막(312)을 식각하여 그 아래의 게이트 산화막(308)을 노출시킨다. 이 때, 표시되지 않는 가드링 영역의 실리콘 질화막도 식각한다.
이후, 감광막 패턴(313)을 이온주입마스크로 이용하여 감광막 패턴(313) 외측의 p- 바디 영역(311)에 도 2g에 도시된 p+ 소스 영역(314)을 위한 고농도의 p형 불순물을 이온주입한다. 이때, p+ 소스 영역(314)의 접합을 트렌치(306)의 깊이보다 깊게 형성하기 위하여, p형 불순물, 예를 들어 보론(B) 등을 30~80 KeV의 에너지와 2.0~8.0 X 1015 atoms/㎤의 농도로 이온주입하는 것이 가능하다. 물론, p+ 소스 영역(314)의 접합을 트렌치(306)의 깊이보다 깊지 않게 형성하도록 이온주입공정을 진행하는 것도 가능하다.
도 2g를 참조하면, 도 2f에 도시된 감광막 패턴(313)을 제거하여 그 아래의 실리콘 질화막(312)을 노출시킨다.
이러한 상태에서, 열처리공정을 이용하여, 도 2f의 단계에서 이온주입된 고농도의 p형 불순물을 활성화시킴으로써 p- 바디 영역(311)의 일부분에 p+ 소스 영역(314)을 확산시킨다. 이에 따라, p+ 소스 영역(314)의 접합을 트렌치(306)의 깊이보다 깊게 형성할 수 있다. 따라서 본 발명의 전력용 반도체소자는, p- 바디 영역(311)과 p+ 소스 영역(314)의 접합 깊이가 트렌치(306)의 깊이보다 깊으므로 트렌치형 파워 모스펫의 장점인 낮은 Rds(on) 특성을 갖는 것이 가능하다. 물론, p+ 소스 영역(314)의 접합을 트렌치(306)의 깊이보다 깊지 않게 형성할 수도 있다.
이어서, 예를 들어 로코스(LOCOS) 공정을 이용하여 실리콘 질화막(312)을 산화마스크로 이용하여 실리콘 질화막(312) 외측의 p+ 소스 영역(314) 상에 자기 정렬용 필드산화막(315)을 형성한다.
여기서, 필드산화막(315)은, 도 2i 도시된 n+ 소스 영역(316)을 자기 정렬 방식으로 형성하기 위한 필드산화막으로서 기능하도록, n+ 소스 영역(316)을 위한 불순물이 필드산화막(315) 아래의 p+ 소스 영역(314)에 이온주입되는 것을 방지하는 두께로 형성되는 것이 바람직하다.
또한, 필드산화막(315)의 크기를 조절함에 따라 n+ 소스 영역(316) 간의 거리를 조절하여 플래나 정션(planar junction) 구조를 가진 전력형 반도체소자, 예를 들어 파워 모스펫의 장점인 외부 에너지 충격에 대한 내인성(Eas)을 더욱 개선시킬 수 있다. 즉, 게이트 산화막(308)과 실리콘 질화막(312)의 두께를 조절하여 필드산화막(315)의 버드빅(bird's beak)의 크기를 조절함으로써 n+ 소스 영역(316)의 크기를 제어할 수 있다. 예를 들면, 게이트 산화막(308)의 두께를 증가시킬 경우, 버드빅(미도시)이 게이트(309)를 향하여 횡방향으로 확장함으로써 n+ 소스 영역(316)의 크기가 감소한다. 이에 따라, p+ 소스 영역(314)의 콘택 면적이 확대된다. 반면에 게이트 산화막(308)의 두께를 감소시킬 경우, 버드빅(미도시)이 게이트(309)를 향하여 횡방향으로 작아짐으로써 n+ 소스 영역(316)의 크기가 증가한다. 이에 따라, p+ 소스 영역(314)의 콘택 면적이 작아진다. 통상적으로, p+ 소스 영역(314)의 면적의 증가는, 수직 방향의 p+ 소스 영역(314)의 확산도 동시에 이루어지고 정션 콘덴서 용량의 증가는 전력용 반도체소자의 내인성(Eas) 특성을 더욱 증가시킨다. 한편, 실리콘 질화막(312)의 식각 때에 상기 가드링 영역(미도시) 상의 실리콘 질화막이 제거되므로 상기 가드링 영역의 다결정실리콘층이 노출된다. 상기 가드링 영역의 다결정실리콘층을, p+ 이온주입 후에 제거하거나, 상기 다결정실리콘층의 두께가 비교적 얇아 필드산화막 형성 때에 충분히 산화막으로 완전히 바뀔 경우 제거하지 않을 수도 있다.
도 2h를 참조하면, 도 2g에 도시된 실리콘 질화막(312)을 식각하여 그 아래의 게이트(309)와 게이트 산화막(308)을 노출시킨다.
이어서, 자기 정렬용 필드산화막(315)을 이온주입마스크로 이용하여 도 2i에 도시된 n+ 소스 영역(316)을 위한 고농도의 n형 불순물을 이온주입한다. 이때, n+ 소스 영역(316)을 위한 인(phosphorous) 등과 같은 n형 불순물을 예를 들어 ~ 5.0 X 1015 atoms/㎤의 고농도로 이온주입하는 것이 가능하다.
도 2i를 참조하면, 이후, 예를 들어 화학기상증착공정 등을 이용하여 게이트(309)를 덮도록, 도2h에 도시된 구조물 상에 절연막, 예를 들어 저압 고온 산화막을 1000~3000Å의 두께로 증착하고, 층간절연막(317) 상에 예를 들어 BPSG(boron phosphorous silica glass)층(318)을 5000~10000Å의 두께로 증착한다.
그런 다음, 열처리공정을 이용하여 BPSG층(318)과 n+ 소스 영역(316)의 불순물을 활성화함으로써 p+ 소스 영역(314)과 p- 바디 영역(311) 상에 n+ 소스 영역(316)을 형성한다.
도 2j를 참조하면, 이후, 통상의 사진식각공정을 이용하여 게이트 콘택홀을 위한 영역의 BPSG층(318)과 층간절연막(317)을 순차적으로 식각함으로써 게이트(309)의 콘택부분을 노출하기 위한 게이트 콘택홀(미도시)을 형성하고 아울러 소스 콘택홀을 위한 영역의 BPSG층(318)과 층간절연막(317) 및 필드산화막(315)을 순차적으로 식각함으로써 p+ 소스 영역(314)과 n+ 소스 영역(316)의 콘택 부분을 공통 노출한 소스 콘택홀(319)을 형성한다.
도 2k를 참조하면, 그 다음에, 예를 들어 금속증착공정 등을 이용하여 게이트(309)의 게이트 콘택홀(미도시)과 소스 콘택홀(319)에 도전층, 예를 들어 알루미늄 등의 금속층을 충분히 채울 수 있는 두께로, 도 2j에 도시된 구조물 상에 도전층, 예를 들어 금속층인 알루미늄을 약 2~6um 두께로 증착한다.
이어서, 통상의 사진식각공정을 이용하여 상기 금속층의 불필요한 부분을 제거함으로써 게이트(309)와 전기적으로 연결된 게이트 전극(미도시)을 형성함과 아울러 p+ 소스 영역(314) 및 n+ 소스 영역(316)과 전기적으로 공통 연결된 소스 전극(320)을 형성한다.
이후, 상기 게이트 전극과 게이트(309) 간의 전기적 연결 및 p+ 소스 영역(314), n+ 소스 영역(316)과 소스 전극(320) 간의 전기적 연결을 안정화하기 위하여, n+ 기판(301)에 대해 예를 들어 450~520℃의 온도에서 약 30분 동안 열처리(alloy)를 진행할 수 있다.
도 2l을 참조하면, 연마공정, 예를 들어 그라인딩(grinding)공정 등을 이용하여 n+ 기판(301)의 하부면을 연마함으로써 n+ 기판(301)을 미리 정해진 두께로 얇게 만든다. 한편, 기판의 종류에 따라서는, n+ 불순물을 이온주입 등을 이용하여 n+ 기판(301)의 하부면에 추가로 도핑할 수 있다.
그런 다음, n+ 기판(301)의 하부면 상에 드레인 전극(321)을 위한 도전층, 예를 들어 티타늄, 니켈, 은 등의 금속층을 형성한다. 따라서 본 발명의 전력용 반도체소자의 제조공정이 완료된다.
따라서 본 발명은, 통상적으로 트렌치, 게이트, 가드링, N+, P+, 콘택, 메탈 공정으로 이루어지는 일곱 단계의 제조공정을, 게이트를 위한 다결정실리콘층을 게이트와 가드링 형성하는데 동시에 사용하고, p+ 소스 영역을 필드산화막의 선택 산화막 형성으로 n+ 소오스 영역과 구분하여 덮음으로써 다섯 단계의 공정으로 단순화할 수 있다.
한편, 본 발명은, 예시적인 실시예를 도시하고 설명하였지만, 첨부한 특허청구범위에 의해 규정한 바와 같은 본 발명의 정신 및 범위를 벗어나지 않고 유형 및 세부 사항을 다양하게 변화시킬 수 있다는 것은 당업자에게 자명하다.
게다가 본 발명의 본질적인 범위를 벗어나지 않고 본 발명의 요지에 특정한 상황이나 물질을 적용하도록 많은 수정을 할 수가 있다. 그러므로 본 발명은, 본 발명을 구현하기 위하여 안출된 가장 바람직한 실시예로서 나타낸 특정한 예시적인 실시예에 한정되지 아니 하고, 첨부한 특허청구범위의 범위에 속하는 모든 실시예를 포함한다.
301: n+ 기판
302: n- 에피택셜층
303: 초기 산화막
304: 실리콘 질화막
305: 감광막 패턴
306: 트렌치
307: 희생 산화막
308: 게이트 산화막
309: 게이트
310: 감광막 패턴
311: p- 바디 영역
312: 실리콘 질화막
313: 감광막 패턴
314: p+ 소스 영역
315: 필드산화막
316: n+ 소스 영역
317: 층간절연막
318: BPSG층
319: 소스 콘택홀
320: 소스 전극
321: 드레인 전극

Claims (9)

  1. 고농도의 제1도전형 기판 상에 저농도의 제1도전형 에피택셜층을 성장시킨 후에, 상기 제1도전형 에피택셜층의 일부분에 트렌치를 각각 형성하는 단계;
    상기 트렌치의 내부면 상에 게이트 산화막을 개재하며 도전성 게이트를 형성하는 단계;
    상기 트렌치의 양측벽에 각각 접하며 위치하도록 상기 에피택셜층의 일부분에 저농도의 제2도전형 바디영역을 형성하되, 상기 제2도전형 바디영역의 접합을 상기 트렌치의 하부면보다 낮게 형성하는 단계;
    상기 제2도전형 바디영역의 일부분에 고농도의 제2도전형 제1소스 영역을 형성하되, 상기 제2도전형 제1소스 영역의 접합을 상기 트렌치의 하부면보다 낮게 형성하는 단계; 및
    상기 제1소스 영역의 일부분 상에 자기 정렬용 필드산화막을 형성하는 단계;
    상기 필드산화막을 가운데 두고 각각 위치하며, 상기 제2도전형 바디영역과 상기 제2도전형 제1 소스 영역 상에 위치하는 제1도전형 제2 소스 영역을 자기 정렬 방식으로 형성하는 단계를 포함하는 것을 특징으로 하는 전력용 반도체소자의 제조방법.
  2. 제1항에 있어서, 상기 트렌치의 상측부의 폭을 상기 트렌치의 하측부의 폭보다 크게 하고, 상기 트렌치의 측벽의 경사도(θ)를 10~90도로 결정하며, 상기 트렌치의 하측부를, 온 저항(Rds(on)) 증가 문제를 최소화하기 위한 폭으로 결정하는 것을 특징으로 하는 전력용 반도체소자의 제조방법.
  3. 제1항에 있어서, 상기 게이트의 상부면 중앙부를 상기 제2소스 영역의 상부면보다 낮게 위치하도록 상기 게이트의 두께를 결정하는 것을 특징으로 하는 전력용 반도체소자의 제조방법.
  4. 제1항에 있어서, 상기 필드산화막의 버드빅(bird's beak)의 크기 조절에 의해 상기 제2소스 영역의 크기를 조절하는 것을 특징으로 하는 전력용 반도체소자의 제조방법.
  5. 제4항에 있어서, 상기 필드산화막을 로코스(LOCOS) 공정으로 형성하되, 상기 제2소스 영역을 위한 불순물의 이온주입을 방지하기 위한 두께로 형성하는 것을 특징으로 하는 전력용 반도체소자의 제조방법.
  6. 제1항에 있어서, 상기 트렌치를 형성하는 단계는, 상기 트렌치의 내부면에 희생 산화막을 추가로 형성하는 단계를 더 포함하되, 상기 희생 산화막의 두께를 조절함으로써 트렌치의 하부면을 평면이 포함된 원형 형태로 형성하는 것을 특징으로 하는 전력용 반도체소자의 제조방법.
  7. 제1항에 있어서,
    상기 게이트를 덮도록 상기 기판 상에 층간절연막을 증착하는 단계;
    상기 제1 소스 영역과 상기 제2 소스 영역의 콘택 부분을 공통 노출하기 위한 소스 콘택홀을 형성함과 아울러 상기 게이트의 게이트 콘택홀을 형성하는 단계;
    상기 소스 콘택홀을 통하여 상기 제1소스 영역과 상기 제2소스 영역에 공통 콘택하는 소스 전극을 형성함과 아울러 상기 게이트 콘택홀을 통하여 상기 게이트에 콘택하는 게이트 전극을 형성하는 단계; 및
    상기 기판의 하부면에 드레인 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 전력용 반도체소자의 제조방법.
  8. 제1항에 있어서, 상기 필드산화막을 형성하기 전에 가드링 영역의 가드링 실리콘 질화막을 식각하여 가드링 영역의 다결정실리콘층을 노출시키고, 상기 가드링 영역의 노출된 다결정실리콘층을 p+ 이온 주입 후에 식각하여 제거하는 것을 특징으로 하는 전력용 반도체소자의 제조방법.
  9. 제1항에 있어서, 상기 필드산화막을 형성하기 전에 가드링 영역의 가드링 실리콘 질화막을 식각하여 가드링 영역의 다결정실리콘층을 노출시키고, p+ 이온 주입 후의 필드산화막 형성 때에 상기 가드링 영역의 노출된 다결정실리콘층을 산화막으로 변환시키는 것을 특징으로 하는 전력용 반도체소자의 제조방법.
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