JP2001077358A - 炭化けい素ｕｍｏｓ半導体素子およびその製造方法 - Google Patents
炭化けい素ｕｍｏｓ半導体素子およびその製造方法Info
- Publication number
- JP2001077358A JP2001077358A JP24811599A JP24811599A JP2001077358A JP 2001077358 A JP2001077358 A JP 2001077358A JP 24811599 A JP24811599 A JP 24811599A JP 24811599 A JP24811599 A JP 24811599A JP 2001077358 A JP2001077358 A JP 2001077358A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- conductivity type
- silicon carbide
- region
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】
【課題】高耐圧で製造の容易なＳｉＣからなるトレンチ
型（Ｕ）ＭＯＳ半導体素子を提供する。 【解決手段】ｐベース領域２２の深さより浅いトレンチ
２４を形成し、そのトレンチ２４の底部に、イオン注入
および熱処理により、ｎドリフト領域２１ｂに達するｎ
底部領域２０ａを形成する。また、トレンチ２４の側壁
部分に、イオン注入および熱処理により、ｎサイドウォ
ール領域２０ｂを形成する。
型（Ｕ）ＭＯＳ半導体素子を提供する。 【解決手段】ｐベース領域２２の深さより浅いトレンチ
２４を形成し、そのトレンチ２４の底部に、イオン注入
および熱処理により、ｎドリフト領域２１ｂに達するｎ
底部領域２０ａを形成する。また、トレンチ２４の側壁
部分に、イオン注入および熱処理により、ｎサイドウォ
ール領域２０ｂを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体材料として
炭化けい素を用い、金属−酸化膜−半導体（ＭＯＳ）構
造のゲートをもつ電界効果トランジスタ（以下ＭＯＳＦ
ＥＴと記す）等のＭＯＳ半導体素子、中でもゲート電極
をトレンチに埋め込んだタイプのＵＭＯＳ半導体素子お
よびその製造方法に関する。
炭化けい素を用い、金属−酸化膜−半導体（ＭＯＳ）構
造のゲートをもつ電界効果トランジスタ（以下ＭＯＳＦ
ＥＴと記す）等のＭＯＳ半導体素子、中でもゲート電極
をトレンチに埋め込んだタイプのＵＭＯＳ半導体素子お
よびその製造方法に関する。
【０００２】
【従来の技術】炭化けい素（以下ＳｉＣと記す）は、バ
ンドギャップが広く、また最大絶縁電界がシリコン（以
下Ｓｉと記す）と比較して約一桁大きいことから、特に
高温、電力用への適用が重要と考えられている材料であ
り、次世代の電力用半導体素子として期待されている。
これまでに、４Ｈ−ＳｉＣまたは６Ｈ−ＳｉＣと呼ばれ
る単結晶ウェハを用いて様々な電子デバイスへ応用され
つつあり、特に高温、大電力用の半導体素子に適すると
考えられている。上記の結晶は閃亜鉛鉱型とウルツ鉱型
とを積層した形のアルファ相ＳｉＣである。他に３Ｃ−
ＳｉＣと称されるベータ相ＳｉＣの結晶でも半導体装置
が試作されている。最近では電力用素子としてショット
キーダイオード、縦形ＭＯＳＦＥＴ、サイリスタなど、
あるいは最も汎用的な半導体装置であるＣＭＯＳ−ＩＣ
が試作され、その特性から従来のＳｉ半導体装置と比較
して非常に特性が良好なことが確認されている。
ンドギャップが広く、また最大絶縁電界がシリコン（以
下Ｓｉと記す）と比較して約一桁大きいことから、特に
高温、電力用への適用が重要と考えられている材料であ
り、次世代の電力用半導体素子として期待されている。
これまでに、４Ｈ−ＳｉＣまたは６Ｈ−ＳｉＣと呼ばれ
る単結晶ウェハを用いて様々な電子デバイスへ応用され
つつあり、特に高温、大電力用の半導体素子に適すると
考えられている。上記の結晶は閃亜鉛鉱型とウルツ鉱型
とを積層した形のアルファ相ＳｉＣである。他に３Ｃ−
ＳｉＣと称されるベータ相ＳｉＣの結晶でも半導体装置
が試作されている。最近では電力用素子としてショット
キーダイオード、縦形ＭＯＳＦＥＴ、サイリスタなど、
あるいは最も汎用的な半導体装置であるＣＭＯＳ−ＩＣ
が試作され、その特性から従来のＳｉ半導体装置と比較
して非常に特性が良好なことが確認されている。
【０００３】中でもＳｉＣの電力用半導体素子としての
最も重要な応用例が縦形ＭＯＳＦＥＴと考えられてい
て、トレンチ型やプレーナ型の縦形ＭＯＳＦＥＴが試作
されている。ここではトレンチ型の半導体素子をＵＭＯ
Ｓ半導体素子と称する。
最も重要な応用例が縦形ＭＯＳＦＥＴと考えられてい
て、トレンチ型やプレーナ型の縦形ＭＯＳＦＥＴが試作
されている。ここではトレンチ型の半導体素子をＵＭＯ
Ｓ半導体素子と称する。
【０００４】まずこれまでのＳｉＣＵＭＯＳＦＥＴの例
を示す。図４はＳｉＣＵＭＯＳＦＥＴの単位セルの部分
断面図である［Onda, S., 他：Phys. Stat. Sol. (a),
vol.43, p.369, (1997) 参照］。
を示す。図４はＳｉＣＵＭＯＳＦＥＴの単位セルの部分
断面図である［Onda, S., 他：Phys. Stat. Sol. (a),
vol.43, p.369, (1997) 参照］。
【０００５】ｎ+ サブストレート層１１ａ上にｎドリフ
ト層１１ｂ、ｐベース層１２が積層され、そのｐベース
層１２の表面層にｎ+ ソース領域１３が形成されてい
る。ｎ + ソース領域１３の表面からｎドリフト層１１ｂ
に達するトレンチ１４が設けられ、そのトレンチ１４の
側壁部分にｎサイドウォール領域１０が形成され、更に
内側にゲート絶縁膜１５を介してゲート電極層１６が埋
め込まれている。ｎ+ ソース領域１３とｐベース層１２
とに共通に接触してソース電極１７、ｎ+ サブストレー
ト層１１ａの裏面にドレイン電極１８が設けられてい
る。図示されない部分でゲート電極層１６に接して金属
のゲート電極が設けられる。
ト層１１ｂ、ｐベース層１２が積層され、そのｐベース
層１２の表面層にｎ+ ソース領域１３が形成されてい
る。ｎ + ソース領域１３の表面からｎドリフト層１１ｂ
に達するトレンチ１４が設けられ、そのトレンチ１４の
側壁部分にｎサイドウォール領域１０が形成され、更に
内側にゲート絶縁膜１５を介してゲート電極層１６が埋
め込まれている。ｎ+ ソース領域１３とｐベース層１２
とに共通に接触してソース電極１７、ｎ+ サブストレー
ト層１１ａの裏面にドレイン電極１８が設けられてい
る。図示されない部分でゲート電極層１６に接して金属
のゲート電極が設けられる。
【０００６】この構造では、 ゲート電極またはゲート
電極層１６に電圧を印加すると、ゲート絶縁膜６を介し
てゲート電極層１６に面したｎサイドウォール領域１０
に蓄積層が形成され、ＭＯＳチャネルとなってソース電
極１７、ドレイン電極１８間が導通する。また、ゲート
電極の印加電圧を取り除くことによって、ドレイン電極
１８とソース電極１７との間が遮断されて、スイッチン
グ機能を示すことになる。電流遮断状態ではｐベース層
１２とｎドリフト層１１ｂとの間のｐｎ接合を中心にし
て空乏層が広がって、大きな電圧を維持することができ
る。以上がＵＭＯＳＦＥＴの動作の簡単な説明である。
電極層１６に電圧を印加すると、ゲート絶縁膜６を介し
てゲート電極層１６に面したｎサイドウォール領域１０
に蓄積層が形成され、ＭＯＳチャネルとなってソース電
極１７、ドレイン電極１８間が導通する。また、ゲート
電極の印加電圧を取り除くことによって、ドレイン電極
１８とソース電極１７との間が遮断されて、スイッチン
グ機能を示すことになる。電流遮断状態ではｐベース層
１２とｎドリフト層１１ｂとの間のｐｎ接合を中心にし
て空乏層が広がって、大きな電圧を維持することができ
る。以上がＵＭＯＳＦＥＴの動作の簡単な説明である。
【０００７】このＵＭＯＳＦＥＴで重要なのは、トレン
チ１４の側壁部分にｎサイドウォール領域１０が形成さ
れていることである。通常のエンハンスメント型ＭＯＳ
ＦＥＴではゲート電極の下方に反転層が誘起されてチャ
ネルとなるが、ＳｉＣでは反転層のキャリア移動度が小
さく、オン抵抗が大きくならない。その対策として、図
４の構造ではエピタキシャル成長により、トレンチ１４
の側壁部分にキャリア移動度の大きいｎサイドウォール
領域１０を形成し、特性向上をねらっているものであ
る。
チ１４の側壁部分にｎサイドウォール領域１０が形成さ
れていることである。通常のエンハンスメント型ＭＯＳ
ＦＥＴではゲート電極の下方に反転層が誘起されてチャ
ネルとなるが、ＳｉＣでは反転層のキャリア移動度が小
さく、オン抵抗が大きくならない。その対策として、図
４の構造ではエピタキシャル成長により、トレンチ１４
の側壁部分にキャリア移動度の大きいｎサイドウォール
領域１０を形成し、特性向上をねらっているものであ
る。
【０００８】ＭＯＳＦＥＴでは、また反転層の長さ（チ
ャネル長と呼ばれる）の厳密な制御が求められるが、図
４のようなＵＭＯＳＦＥＴでは、そのチャネル長がｐベ
ース領域１２の厚さによってほぼ規定されるので、容易
に制御ができるという点ですぐれている。また、トレン
チ構造では図から容易に想像できるように、表面の利用
効率が良く、チャネルを広くとることができ、かつ微細
な構造が形成できることがその特長である。
ャネル長と呼ばれる）の厳密な制御が求められるが、図
４のようなＵＭＯＳＦＥＴでは、そのチャネル長がｐベ
ース領域１２の厚さによってほぼ規定されるので、容易
に制御ができるという点ですぐれている。また、トレン
チ構造では図から容易に想像できるように、表面の利用
効率が良く、チャネルを広くとることができ、かつ微細
な構造が形成できることがその特長である。
【０００９】製造方法はさまざま考えられるが、ＳｉＣ
では熱拡散による深い不純物領域の形成が非常に困難で
あるため、ｎドリフト層１１ｂおよびｐベース層１２を
エピタキシャル成長により形成するのが一般的である。
またｎサイドウォール領域１０もエピタキシャル成長で
形成した例がある。ｐベース層１２は必ずしもエピタキ
シャル成長ではなく、ほう素（以下Ｂと記す）やアルミ
ニウム（以下Ａｌと記す）のイオン注入により形成され
ることもある。
では熱拡散による深い不純物領域の形成が非常に困難で
あるため、ｎドリフト層１１ｂおよびｐベース層１２を
エピタキシャル成長により形成するのが一般的である。
またｎサイドウォール領域１０もエピタキシャル成長で
形成した例がある。ｐベース層１２は必ずしもエピタキ
シャル成長ではなく、ほう素（以下Ｂと記す）やアルミ
ニウム（以下Ａｌと記す）のイオン注入により形成され
ることもある。
【００１０】ｎドリフト層１１ｂは、耐圧クラスによっ
て適当な不純物濃度、厚さに設定されるが、例えば１０
００Ｖクラスでは、厚さが約１０μｍ、濃度が１ｘ１０
16cm -3である。ｐベース層１２の厚さはほぼチャネル長
となるため、これも設計によるが、１〜２μm 程度で濃
度は１ｘ１０16〜５ｘ１０17cm-3である。ｎ+ ソース領
域１３はイオン注入やエピタキシャル成長のどちらでも
可能であり、不純物は窒素（以下Ｎと記す）やリン（以
下Ｐと記す）が用いられる。なお、ＳｉＣでは高温でイ
オン注入することがあるが、その場合にはイオン注入マ
スクはレジストでは耐えられないので、多結晶シリコン
膜や酸化膜、あるいは金属膜が用いられる。イオン注入
後のアニールは不純物によって異なるが、一般的には１
３００℃から１７００℃程度でおこなわれる。
て適当な不純物濃度、厚さに設定されるが、例えば１０
００Ｖクラスでは、厚さが約１０μｍ、濃度が１ｘ１０
16cm -3である。ｐベース層１２の厚さはほぼチャネル長
となるため、これも設計によるが、１〜２μm 程度で濃
度は１ｘ１０16〜５ｘ１０17cm-3である。ｎ+ ソース領
域１３はイオン注入やエピタキシャル成長のどちらでも
可能であり、不純物は窒素（以下Ｎと記す）やリン（以
下Ｐと記す）が用いられる。なお、ＳｉＣでは高温でイ
オン注入することがあるが、その場合にはイオン注入マ
スクはレジストでは耐えられないので、多結晶シリコン
膜や酸化膜、あるいは金属膜が用いられる。イオン注入
後のアニールは不純物によって異なるが、一般的には１
３００℃から１７００℃程度でおこなわれる。
【００１１】さきにも少し触れたが、このプロセスで重
要なのは、エピタキシャル成長により、厚さの厚いｐベ
ース層１２が形成できることと、ｐベース層１２の厚さ
（正確にはそれからｎ+ ソース領域１３の厚さを引いた
もの）がＭＯＳＦＥＴのチャネル長となっている点であ
り、すなわち一種のセルフアライン（自己整合）工程と
なっていて、チャネル長の制御が容易にできるという特
長である。
要なのは、エピタキシャル成長により、厚さの厚いｐベ
ース層１２が形成できることと、ｐベース層１２の厚さ
（正確にはそれからｎ+ ソース領域１３の厚さを引いた
もの）がＭＯＳＦＥＴのチャネル長となっている点であ
り、すなわち一種のセルフアライン（自己整合）工程と
なっていて、チャネル長の制御が容易にできるという特
長である。
【００１２】
【発明が解決しようとする課題】ＳｉＣ縦型ＭＯＳ半導
体素子では、非常に優れた特性が期待されるものの、実
際にはこれまであまり良好な特性が実現していないか、
または実際には製造されていない。その原因の一つはＭ
ＯＳＦＥＴの特性が非常に悪く、全体の特性を落として
しまっているからである。具体的にはＭＯＳＦＥＴの抵
抗が大きいことであった。
体素子では、非常に優れた特性が期待されるものの、実
際にはこれまであまり良好な特性が実現していないか、
または実際には製造されていない。その原因の一つはＭ
ＯＳＦＥＴの特性が非常に悪く、全体の特性を落として
しまっているからである。具体的にはＭＯＳＦＥＴの抵
抗が大きいことであった。
【００１３】図４の構造ではこれを回避するためにｎ型
導伝層７をエピ成長により形成しているが、この層を形
成するにはトレンチ溝の横方向成長など非常に高度の技
術を必要とし、製造が容易ではない。
導伝層７をエピ成長により形成しているが、この層を形
成するにはトレンチ溝の横方向成長など非常に高度の技
術を必要とし、製造が容易ではない。
【００１４】また、トレンチ構造では最大電界がトレン
チのコーナー部に集中するために、ゲート絶縁膜が破壊
するという問題がある。図４においてはトレンチ部分の
底の部分は結晶方位で酸化膜のもっとも厚く成長する方
位を選んで底の酸化膜を厚くすることでその絶縁破壊を
防止しようとしている。
チのコーナー部に集中するために、ゲート絶縁膜が破壊
するという問題がある。図４においてはトレンチ部分の
底の部分は結晶方位で酸化膜のもっとも厚く成長する方
位を選んで底の酸化膜を厚くすることでその絶縁破壊を
防止しようとしている。
【００１５】しかし、この場合においても最大電界が酸
化膜とＳｉＣの界面に生じることには変わりはなく、そ
のために高電圧印可時にはホットエレクトロンが酸化膜
へ注入されてその信頼性が劣化してしまうという課題が
ある。
化膜とＳｉＣの界面に生じることには変わりはなく、そ
のために高電圧印可時にはホットエレクトロンが酸化膜
へ注入されてその信頼性が劣化してしまうという課題が
ある。
【００１６】以上の問題に鑑み本発明の目的は、高耐圧
で、かつ容易に製造できるＳｉＣＵＭＯＳ半導体素子お
よびその製造方法を提供することにある。
で、かつ容易に製造できるＳｉＣＵＭＯＳ半導体素子お
よびその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】上記課題解決のため本発
明は、炭化けい素サブストレート上に積層された炭化け
い素からなる第一導電型ドリフト層および第二導電型ベ
ース領域と、その第二導電型ベース領域の表面層にマス
クにより選択的に互いに隔離して形成された第一導電型
ソース領域と、第一導電型ソース領域の表面から掘り下
げられたトレンチと、そのトレンチ内にゲート絶縁膜を
介して埋め込まれたゲート電極層と、第一導電型ソース
領域と第二導電型ベース領域との表面に共通に接触して
設けられたソース電極と、炭化けい素サブストレートの
裏面に設けられたドレイン電極とを有するＳｉＣＵＭＯ
Ｓ半導体素子において、トレンチの深さが、第二導電型
ベース領域より浅いものとする。
明は、炭化けい素サブストレート上に積層された炭化け
い素からなる第一導電型ドリフト層および第二導電型ベ
ース領域と、その第二導電型ベース領域の表面層にマス
クにより選択的に互いに隔離して形成された第一導電型
ソース領域と、第一導電型ソース領域の表面から掘り下
げられたトレンチと、そのトレンチ内にゲート絶縁膜を
介して埋め込まれたゲート電極層と、第一導電型ソース
領域と第二導電型ベース領域との表面に共通に接触して
設けられたソース電極と、炭化けい素サブストレートの
裏面に設けられたドレイン電極とを有するＳｉＣＵＭＯ
Ｓ半導体素子において、トレンチの深さが、第二導電型
ベース領域より浅いものとする。
【００１８】トレンチの深さより第二導電型ベース領域
が深ければ、最大電界はトレンチ底部のコーナーではな
く、第二導電型ベース領域のエッジ部分となるため、ゲ
ート絶縁膜の劣化を招くことがなくなる。また浅いトレ
ンチですむため、製造が容易である。
が深ければ、最大電界はトレンチ底部のコーナーではな
く、第二導電型ベース領域のエッジ部分となるため、ゲ
ート絶縁膜の劣化を招くことがなくなる。また浅いトレ
ンチですむため、製造が容易である。
【００１９】特に、トレンチの底面に第一導電型ドリフ
ト層に達する第一導電型ドリフト層より高不純物濃度の
第一導電型底部領域を有するものとする。
ト層に達する第一導電型ドリフト層より高不純物濃度の
第一導電型底部領域を有するものとする。
【００２０】そのような構造であれば、オン抵抗を低減
できる。
できる。
【００２１】また、トレンチの内壁表面層に第一導電型
サイドウォール領域を有するものとすることもできる。
サイドウォール領域を有するものとすることもできる。
【００２２】第一導電型サイドウォール領域は、エンハ
ンスメント型ＭＯＳ半導体素子の反転層より大幅に大き
なキャリア移動度が得られるので、チヤネル抵抗を低減
できる。
ンスメント型ＭＯＳ半導体素子の反転層より大幅に大き
なキャリア移動度が得られるので、チヤネル抵抗を低減
できる。
【００２３】トレンチの側壁が傾斜していれば、イオン
注入で第一導電型サイドウォール領域を形成する際に、
その傾斜角の制御により、注入量を調節できる。
注入で第一導電型サイドウォール領域を形成する際に、
その傾斜角の制御により、注入量を調節できる。
【００２４】上記のようなＵＭＯＳ半導体素子の製造方
法としては、トレンチ形成後そのトレンチの底面に第一
導電型不純物を注入し、熱処理して第一導電型底部領域
を形成するものとする。
法としては、トレンチ形成後そのトレンチの底面に第一
導電型不純物を注入し、熱処理して第一導電型底部領域
を形成するものとする。
【００２５】そのような製造方法をとれば、トレンチの
深さより深い第二導電型ベース領域をもつＵＭＯＳＦＥ
Ｔを容易に製造できる。
深さより深い第二導電型ベース領域をもつＵＭＯＳＦＥ
Ｔを容易に製造できる。
【００２６】第二導電型ベース層をエピタキシャル成長
により形成し、その第二導電型ベース領域より浅いトレ
ンチを形成し、そのトレンチの側壁に第一導電型不純物
を注入し、熱処理して第一導電型底部領域を形成しても
良い。
により形成し、その第二導電型ベース領域より浅いトレ
ンチを形成し、そのトレンチの側壁に第一導電型不純物
を注入し、熱処理して第一導電型底部領域を形成しても
良い。
【００２７】そのようにすれば、トレンチの側壁に第一
導電型サイドウォール領域をもつＵＭＯＳＦＥＴを容易
に製造できる。
導電型サイドウォール領域をもつＵＭＯＳＦＥＴを容易
に製造できる。
【００２８】また、トレンチを形成し、そのトレンチ内
面に酸化膜を形成後、第一導電型不純物の注入をおこな
うこともできる。
面に酸化膜を形成後、第一導電型不純物の注入をおこな
うこともできる。
【００２９】そのようにすれば、酸化速度の結晶方位依
存性を利用して、第一導電型サイドウォール領域へのイ
オン注入量を調節できる。
存性を利用して、第一導電型サイドウォール領域へのイ
オン注入量を調節できる。
【００３０】
【発明の実施の形態】以下本発明について、実施例を示
しながら詳細に説明する。ただし、図４と共通の部分、
あるいは本発明とかかわりのない部分については説明を
省略する。本発明の重要な応用例としてｎチャネルＭＯ
ＳＦＥＴを例に取っているが、導電型を逆にしたｐチャ
ネルＭＯＳＦＥＴにも本発明が適応可能なことは勿論で
ある。なお、ここで説明するＳｉＣは良く知られている
ように、多くのポリタイプが存在するが、主に６Ｈおよ
び４Ｈと呼ばれるものを対象としている。
しながら詳細に説明する。ただし、図４と共通の部分、
あるいは本発明とかかわりのない部分については説明を
省略する。本発明の重要な応用例としてｎチャネルＭＯ
ＳＦＥＴを例に取っているが、導電型を逆にしたｐチャ
ネルＭＯＳＦＥＴにも本発明が適応可能なことは勿論で
ある。なお、ここで説明するＳｉＣは良く知られている
ように、多くのポリタイプが存在するが、主に６Ｈおよ
び４Ｈと呼ばれるものを対象としている。
【００３１】［実施例１］図１は本発明第一の実施例
（以下実施例１と記す。以下同様）にかかるＳｉＣ縦型
ＭＯＳＦＥＴの単位セルの断面図である。
（以下実施例１と記す。以下同様）にかかるＳｉＣ縦型
ＭＯＳＦＥＴの単位セルの断面図である。
【００３２】ｎ+ ドレイン層２１ａ上にｎドリフト層２
１ｂ、ｐベース領域２２が積層されたウェハにおいて、
そのｐベース領域２２の表面層に選択的にｎ+ ソース領
域２３が形成されている。ｎ+ ソース領域２３の表面か
らトレンチ２４が掘り下げられ、そのトレンチ２４の側
壁部分にはｎサイドウォール領域２０ｂが、底部にはを
ｎ底部領域２０ａが形成されており、そのｎ底部領域２
０ａは、下のｎドリフト層２１ｂに達している。
１ｂ、ｐベース領域２２が積層されたウェハにおいて、
そのｐベース領域２２の表面層に選択的にｎ+ ソース領
域２３が形成されている。ｎ+ ソース領域２３の表面か
らトレンチ２４が掘り下げられ、そのトレンチ２４の側
壁部分にはｎサイドウォール領域２０ｂが、底部にはを
ｎ底部領域２０ａが形成されており、そのｎ底部領域２
０ａは、下のｎドリフト層２１ｂに達している。
【００３３】トレンチ２４内には、ゲート絶縁膜２５を
介して多結晶シリコンからなるゲート電極層２６が埋め
込まれている。ｎ+ ソース領域２３とｐベース領域２２
とに共通に接触してソース電極２７、ｎ+ ドレイン層２
１の裏面にドレイン電極２８が設けられている。図示さ
れない部分でゲート電極層２６に接して金属のゲート電
極が設けられる。
介して多結晶シリコンからなるゲート電極層２６が埋め
込まれている。ｎ+ ソース領域２３とｐベース領域２２
とに共通に接触してソース電極２７、ｎ+ ドレイン層２
１の裏面にドレイン電極２８が設けられている。図示さ
れない部分でゲート電極層２６に接して金属のゲート電
極が設けられる。
【００３４】主なディメンジョンの一例は、次のような
値である。ｎ+ ドレイン層２１ａの不純物濃度は３×１
０18cm-3、厚さ３５０μm 、ｎドリフト層２１ｂのそれ
は、１×１０16cm-3、厚さ１０μm 。ｐベース領域２２
の不純物濃度は１×１０17cm -3、厚さ２μm 、ｎ+ ソー
ス領域２３の表面不純物濃度は１×１０19cm-3、接合深
さ０．３μm で、幅は約２μm である。ゲート絶縁膜２
５の厚さは５０nm、トレンチ２４の幅は２μm 、深さ
１．８μm である。図の単位セルのピッチは約１０μm
である。
値である。ｎ+ ドレイン層２１ａの不純物濃度は３×１
０18cm-3、厚さ３５０μm 、ｎドリフト層２１ｂのそれ
は、１×１０16cm-3、厚さ１０μm 。ｐベース領域２２
の不純物濃度は１×１０17cm -3、厚さ２μm 、ｎ+ ソー
ス領域２３の表面不純物濃度は１×１０19cm-3、接合深
さ０．３μm で、幅は約２μm である。ゲート絶縁膜２
５の厚さは５０nm、トレンチ２４の幅は２μm 、深さ
１．８μm である。図の単位セルのピッチは約１０μm
である。
【００３５】図４の従来のＳｉＣ縦型ＭＯＳＦＥＴ素子
と違っている点は、トレンチ２４の深さがｐベース領域
２２の深さより浅く、トレンチ２４の底部にｎドリフト
層２１ｂに達するｎ底部領域２０ａが形成されている点
である。動作は、基本的には変わらない。すなわち、ゲ
ート電極層２６に正の電圧を印加することによって、ｎ
サイドウォール領域２０ｂに蓄積層を生じ、ドレイン電
極２８、ソース電極２７間が導通して電流が流れ、ゲー
ト電極層２６の電圧を取り除くと遮断される。
と違っている点は、トレンチ２４の深さがｐベース領域
２２の深さより浅く、トレンチ２４の底部にｎドリフト
層２１ｂに達するｎ底部領域２０ａが形成されている点
である。動作は、基本的には変わらない。すなわち、ゲ
ート電極層２６に正の電圧を印加することによって、ｎ
サイドウォール領域２０ｂに蓄積層を生じ、ドレイン電
極２８、ソース電極２７間が導通して電流が流れ、ゲー
ト電極層２６の電圧を取り除くと遮断される。
【００３６】このトレンチＭＯＳＦＥＴでは、トレンチ
２４よりも深いところにｐベース領域２２のｐｎ接合が
ある。そして電界が集中する部分は、ｐｎ接合部分とな
る。このため、トレンチ２４のコーナー部に電界が集中
することがなく、ゲート絶縁膜２５へのストレスが少な
い構造となっていて、高耐圧化が図られている。
２４よりも深いところにｐベース領域２２のｐｎ接合が
ある。そして電界が集中する部分は、ｐｎ接合部分とな
る。このため、トレンチ２４のコーナー部に電界が集中
することがなく、ゲート絶縁膜２５へのストレスが少な
い構造となっていて、高耐圧化が図られている。
【００３７】また、ｎサイドウォール領域２０ｂを従来
のようにエピタキシャル成長でなく、イオン注入で形成
すれば、不純物量、厚さなどを容易に制御可能である。
例えばｎサイドウォール領域２０ｂの厚さは、主にトレ
ンチ角度θによって制御することができる。すなわち、
トレンチ角度θが９０°に近いと、側壁には殆どｎサイ
ドウォール領域２０ｂが形成されない。しかし、トレン
チ角度θが浅くなるとｎサイドウォール領域２０ｂはだ
んだん厚くなる。
のようにエピタキシャル成長でなく、イオン注入で形成
すれば、不純物量、厚さなどを容易に制御可能である。
例えばｎサイドウォール領域２０ｂの厚さは、主にトレ
ンチ角度θによって制御することができる。すなわち、
トレンチ角度θが９０°に近いと、側壁には殆どｎサイ
ドウォール領域２０ｂが形成されない。しかし、トレン
チ角度θが浅くなるとｎサイドウォール領域２０ｂはだ
んだん厚くなる。
【００３８】図２（ａ）ないし（ｆ）は、図１のＳｉＣ
縦型ＭＯＳＦＥＴの製造方法を説明するための製造工程
順の表面近傍の部分断面図である。以下順に説明する。
製造方法は、従来のトレンチＭＯＳＦＥＴの製造方法と
ほぼ同一である。
縦型ＭＯＳＦＥＴの製造方法を説明するための製造工程
順の表面近傍の部分断面図である。以下順に説明する。
製造方法は、従来のトレンチＭＯＳＦＥＴの製造方法と
ほぼ同一である。
【００３９】先ず、ｎ+ ドレイン層２１ａとなるｎ+ サ
ブストレート上に、ｎドリフト層２１ｂとなるＰドープ
のｎ型層、ｐベース領域２２となるＢドープｐ型層、ｎ
+ ソース領域２３となる窒素ドープｎ型層をエピタキシ
ャル成長により形成した４Ｈ−ＳｉＣエピタキシャルウ
ェハを準備する［図２（ａ）］。ｎドリフト層１１ｂは
耐圧によって設計される不純物濃度、厚さに設定され
る。例えば１０００V 耐圧では厚さが約１０μm 、濃度
が１ｘ１０16cm-3である。ｐベース領域２２、ｎ + ソー
ス領域２３は、必ずしもエピ成長ではなく、ｐベース領
域２２はＢやＡｌ、ｎ+ ソース領域２３はＰやＮのイオ
ン注入により形成してもよい。
ブストレート上に、ｎドリフト層２１ｂとなるＰドープ
のｎ型層、ｐベース領域２２となるＢドープｐ型層、ｎ
+ ソース領域２３となる窒素ドープｎ型層をエピタキシ
ャル成長により形成した４Ｈ−ＳｉＣエピタキシャルウ
ェハを準備する［図２（ａ）］。ｎドリフト層１１ｂは
耐圧によって設計される不純物濃度、厚さに設定され
る。例えば１０００V 耐圧では厚さが約１０μm 、濃度
が１ｘ１０16cm-3である。ｐベース領域２２、ｎ + ソー
ス領域２３は、必ずしもエピ成長ではなく、ｐベース領
域２２はＢやＡｌ、ｎ+ ソース領域２３はＰやＮのイオ
ン注入により形成してもよい。
【００４０】次に、例えばプラズマＣＶＤ法により多結
晶シリコン膜を堆積し、フォトリソグラフィによりパタ
ーニングして第一マスクＭ１とした後、四塩化炭素と酸
素の混合ガス等を用いた反応性イオンエッチング（ＲＩ
Ｅ）によりトレンチ２４を形成する［同図（ｂ）］。ド
ライエッチングはプラズマエッチングでもよい。トレン
チ２４はｐベース領域２２を貫通しない深さとする。従
来のトレンチＭＯＳＦＥＴではトレンチ深さはかならず
ｐベース領域２２よりも深く設定されたが、本発明では
これより浅くすることが第一の特徴である。なお、ＲＩ
Ｅのときのエッチング条件、パワーやガス圧などによっ
て、トレンチ２４の側壁角度θを制御することができ
る。
晶シリコン膜を堆積し、フォトリソグラフィによりパタ
ーニングして第一マスクＭ１とした後、四塩化炭素と酸
素の混合ガス等を用いた反応性イオンエッチング（ＲＩ
Ｅ）によりトレンチ２４を形成する［同図（ｂ）］。ド
ライエッチングはプラズマエッチングでもよい。トレン
チ２４はｐベース領域２２を貫通しない深さとする。従
来のトレンチＭＯＳＦＥＴではトレンチ深さはかならず
ｐベース領域２２よりも深く設定されたが、本発明では
これより浅くすることが第一の特徴である。なお、ＲＩ
Ｅのときのエッチング条件、パワーやガス圧などによっ
て、トレンチ２４の側壁角度θを制御することができ
る。
【００４１】さらに多結晶シリコン膜のマスクＭ１を利
用して約１０００℃の高温でＮイオン５ａをイオン注入
する［同図（ｃ）］。このときトレンチ２４の側壁部分
にもＮイオン５ａが注入される。その量は、トレンチ２
４の側壁の角度θによって制御される。５ｂは注入され
たＮ原子である。加速電圧は４００keV 〜１MeV 、総ド
ーズ量は約１×１０14cm-2である。ｎ型不純物となる不
純物としてはＮの他にＰなどを用いることができる。高
温でイオン注入することにより、活性化率を向上させる
ことができる。但し、その場合には選択的なイオン注入
用のマスクはレジストでは耐えられないので、本実施例
のように多結晶シリコン膜や、酸化膜、あるいは金属膜
等の耐熱性の材料を用いねばならない。
用して約１０００℃の高温でＮイオン５ａをイオン注入
する［同図（ｃ）］。このときトレンチ２４の側壁部分
にもＮイオン５ａが注入される。その量は、トレンチ２
４の側壁の角度θによって制御される。５ｂは注入され
たＮ原子である。加速電圧は４００keV 〜１MeV 、総ド
ーズ量は約１×１０14cm-2である。ｎ型不純物となる不
純物としてはＮの他にＰなどを用いることができる。高
温でイオン注入することにより、活性化率を向上させる
ことができる。但し、その場合には選択的なイオン注入
用のマスクはレジストでは耐えられないので、本実施例
のように多結晶シリコン膜や、酸化膜、あるいは金属膜
等の耐熱性の材料を用いねばならない。
【００４２】１３００℃、１時間の熱処理をおこない、
注入した不純物濃度を活性化し、トレンチの下方のｐベ
ース領域２２をｎ型化してｎ底部領域２０ａを形成する
［同図（ｄ）］。図からわかるように、このときトレン
チ２４の側壁部分も注入されたｎ型不純物によりｎ型化
され、ｎサイドウォール領域２０ｂが形成される。その
様子は、図２（ｂ）で形成されたトレンチ側壁の角度θ
および図２（ｃ）で注入されたｎ型不純物の量に依存し
ている。先に述べたようにＳｉＣでは不純物の拡散が殆
ど起きないが、イオン注入時の加速電圧の調節により、
不純物領域の形成される深さを制御することができる。
イオン注入深さが浅いと、注入層が次の熱酸化によって
酸化してしまうので、ある程度深く注入する方が良い。
注入した不純物濃度を活性化し、トレンチの下方のｐベ
ース領域２２をｎ型化してｎ底部領域２０ａを形成する
［同図（ｄ）］。図からわかるように、このときトレン
チ２４の側壁部分も注入されたｎ型不純物によりｎ型化
され、ｎサイドウォール領域２０ｂが形成される。その
様子は、図２（ｂ）で形成されたトレンチ側壁の角度θ
および図２（ｃ）で注入されたｎ型不純物の量に依存し
ている。先に述べたようにＳｉＣでは不純物の拡散が殆
ど起きないが、イオン注入時の加速電圧の調節により、
不純物領域の形成される深さを制御することができる。
イオン注入深さが浅いと、注入層が次の熱酸化によって
酸化してしまうので、ある程度深く注入する方が良い。
【００４３】パイロジェニック法により、１１００℃で
５時間、熱酸化しトレンチ２４内面にゲート絶縁膜２５
となる厚さ３０nmの酸化膜３ａを形成した後、減圧ＣＶ
Ｄ法により多結晶シリコン膜１ｂをトレンチ２４内に形
成する［同図（ｅ）］。ｎ+ソース領域２３の上部にも
堆積する。
５時間、熱酸化しトレンチ２４内面にゲート絶縁膜２５
となる厚さ３０nmの酸化膜３ａを形成した後、減圧ＣＶ
Ｄ法により多結晶シリコン膜１ｂをトレンチ２４内に形
成する［同図（ｅ）］。ｎ+ソース領域２３の上部にも
堆積する。
【００４４】以降は従来の製造方法と同一で、ゲート電
極層２６をパターニングし、ゲート絶縁膜２５およびｎ
+ ソース領域２３を一部除去し、ソース電極２７のコン
タクト領域とする［同図（ｆ）］。
極層２６をパターニングし、ゲート絶縁膜２５およびｎ
+ ソース領域２３を一部除去し、ソース電極２７のコン
タクト領域とする［同図（ｆ）］。
【００４５】この後、アルミニウム合金膜を蒸着しパタ
ーン形成して、ｐベース領域２２およびｎ+ ソース領域
２３に共通に接触するソース電極およびゲート電極と
し、ｎ + サブストレートの裏面にもドレイン電極を設け
るなどしてプロセスを完了する。
ーン形成して、ｐベース領域２２およびｎ+ ソース領域
２３に共通に接触するソース電極およびゲート電極と
し、ｎ + サブストレートの裏面にもドレイン電極を設け
るなどしてプロセスを完了する。
【００４６】以上の製造方法によれば、トレンチ２４の
形成後にエピタキシャル成長を必要とせず、イオン注入
および熱処理だけで図１のＵＭＯＳＦＥＴを実現でき
る。
形成後にエピタキシャル成長を必要とせず、イオン注入
および熱処理だけで図１のＵＭＯＳＦＥＴを実現でき
る。
【００４７】本実施例のＳｉＣＵＭＯＳＦＥＴでは、ゲ
ート電極層２６に正の電圧が印加されるとｎサイドウォ
ール領域２０ｂに蓄積層が形成され、低いチャネル抵抗
と安定した特性が得られる。
ート電極層２６に正の電圧が印加されるとｎサイドウォ
ール領域２０ｂに蓄積層が形成され、低いチャネル抵抗
と安定した特性が得られる。
【００４８】〔実施例２〕図３は、別の製造方法のう
ち、熱酸化後イオン注入をおこなう工程の断面図であ
る。
ち、熱酸化後イオン注入をおこなう工程の断面図であ
る。
【００４９】図２（ｂ）のトレンチ形成後に、熱酸化工
程を挿入してトレンチ２４の内面に酸化膜３ｂを形成
し、更に図２（ｃ）と同様にイオン注入を実施する。
程を挿入してトレンチ２４の内面に酸化膜３ｂを形成
し、更に図２（ｃ）と同様にイオン注入を実施する。
【００５０】このようにすると側壁へのイオン注入量を
減らすことができる。このとき注意すべきことは、炭化
けい素の熱酸化速度が結晶方位によって大きく異なるこ
とである。例えば（０００１）Ｓｉ面を主表面とした場
合、パイロジェニック法により１１００℃で５時間、熱
酸化すると、（０００１）Ｓｉ面には約３０nmの厚さの
酸化膜が形成され、（０００１）Ｓｉ面に垂直な（１１
−２０）には約５００nmの厚さの酸化膜が形成される。
すなわち、（０００１）Ｓｉ面がもっとも酸化速度が遅
いので、側壁部分には底面部分より厚い酸化膜が形成さ
れる。
減らすことができる。このとき注意すべきことは、炭化
けい素の熱酸化速度が結晶方位によって大きく異なるこ
とである。例えば（０００１）Ｓｉ面を主表面とした場
合、パイロジェニック法により１１００℃で５時間、熱
酸化すると、（０００１）Ｓｉ面には約３０nmの厚さの
酸化膜が形成され、（０００１）Ｓｉ面に垂直な（１１
−２０）には約５００nmの厚さの酸化膜が形成される。
すなわち、（０００１）Ｓｉ面がもっとも酸化速度が遅
いので、側壁部分には底面部分より厚い酸化膜が形成さ
れる。
【００５１】そのため、イオン注入時に側壁部分への注
入量が制限される。従って、先に述べたトレンチの側壁
角度θだけではなく、この熱酸化膜の厚さによってもｎ
サイドウォール領域２０ｂへの注入量や注入深さを制御
することができる。
入量が制限される。従って、先に述べたトレンチの側壁
角度θだけではなく、この熱酸化膜の厚さによってもｎ
サイドウォール領域２０ｂへの注入量や注入深さを制御
することができる。
【００５２】なお、マスク材料には、熱に強い多結晶シ
リコンや窒化膜などが適している。
リコンや窒化膜などが適している。
【００５３】以上の実施例では縦型ＭＯＳＦＥＴを取り
上げたが、ＩＧＢＴ、ＭＯＳサイリスタ等の電圧駆動Ｍ
ＯＳパワー素子にも適用できる。また、横型ＭＯＳＦＥ
Ｔにも同様の技術を適用することができる。
上げたが、ＩＧＢＴ、ＭＯＳサイリスタ等の電圧駆動Ｍ
ＯＳパワー素子にも適用できる。また、横型ＭＯＳＦＥ
Ｔにも同様の技術を適用することができる。
【００５４】
【発明の効果】以上説明したように本発明によれば、Ｓ
ｉＣＵＭＯＳ半導体素子において、トレンチの深さを第
二導電型ベース領域の深さより浅くすることにより、電
界集中によるゲート絶縁膜の破壊或いは劣化か防止さ
れ、高耐圧のＵＭＯＳ半導体素子が可能となった。
ｉＣＵＭＯＳ半導体素子において、トレンチの深さを第
二導電型ベース領域の深さより浅くすることにより、電
界集中によるゲート絶縁膜の破壊或いは劣化か防止さ
れ、高耐圧のＵＭＯＳ半導体素子が可能となった。
【００５５】また、ＳｉＣＵＭＯＳ半導体素子の製造方
法としては、イオン注入によりトレンチ底部に底部領域
を、側壁部分にサイドウォール領域を形成することによ
り、エピタキシャル成長を用いず、安価でかつ安定な方
法を提供することができた。
法としては、イオン注入によりトレンチ底部に底部領域
を、側壁部分にサイドウォール領域を形成することによ
り、エピタキシャル成長を用いず、安価でかつ安定な方
法を提供することができた。
【００５６】本発明は、個別のＭＯＳＦＥＴに限らず、
ＣＭＯＳ−ＩＣや他のＳｉＣ半導体素子にも極めて有効
な方法であり、高耐圧、低損失のＳｉＣ半導体装置の製
造を容易にするものである。
ＣＭＯＳ−ＩＣや他のＳｉＣ半導体素子にも極めて有効
な方法であり、高耐圧、低損失のＳｉＣ半導体装置の製
造を容易にするものである。
【図１】本発明第一の実施例のＳｉＣＵＭＯＳＦＥＴの
部分断面図
部分断面図
【図２】（ａ）〜（ｆ）は実施例１のＳｉＣＵＭＯＳＦ
ＥＴの製造工程順の断面図
ＥＴの製造工程順の断面図
【図３】本発明第二の実施例のトレンチ型ＭＯＳＦＥＴ
の部分断面図本発明を製造する方法において、熱酸化を
行った場合についての説明図
の部分断面図本発明を製造する方法において、熱酸化を
行った場合についての説明図
【図４】従来のＳｉＣＵＭＯＳＦＥＴの部分断面図
１ａ、１ｂ 多結晶シリコン膜 ２ 窒化膜 ３ａ、３ｂ 酸化膜 ５ａ 窒素イオン ５ｂ 窒素原子 １０ ｎサイドウォール領域 １１ａ、２１ａ ｎ+ ドレイン層 １１ｂ、２１ｂ ｎドリフト層 １２、２２ ｐベース層またはｐベース領域 １３、２３ ｎ+ ソース領域 １４、２４ トレンチ １５、２５ ゲート絶縁膜 １６、２６ ゲート電極層 １７、２７ ソース電極 １８、２８ ドレイン電極 １９ 層間絶縁膜 ２０ａ ｎ底部領域 ２０ｂ ｎサイドウォール領域 Ｍ１ 第一マスク
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５３Ａ ６５８Ａ
Claims (8)
- 【請求項１】炭化けい素サブストレート上に積層された
炭化けい素からなる第一導電型ドリフト層および第二導
電型ベース領域と、その第二導電型ベース領域の表面層
の一部に互いに隔離して形成された第一導電型ソース領
域と、第一導電型ソース領域の表面から掘り下げられた
トレンチと、そのトレンチ内にゲート絶縁膜を介して埋
め込まれたゲート電極層と、第一導電型ソース領域と第
二導電型ベース領域との表面に共通に接触して設けられ
たソース電極と、炭化けい素サブストレートの裏面に設
けられたドレイン電極とを有する炭化けい素ＵＭＯＳ半
導体素子において、トレンチの深さが、第二導電型ベー
ス領域より浅いことを特徴とする炭化けい素ＵＭＯＳ半
導体素子。 - 【請求項２】トレンチの底面に第一導電型ドリフト層に
達する第一導電型ドリフト層より高不純物濃度の第一導
電型底部領域を有することを特徴とする請求項１に記載
の炭化けい素ＵＭＯＳ半導体素子。 - 【請求項３】トレンチの底部の第一導電型底部領域の不
純物濃度が、第一導電型ドリフト層のそれより高いこと
を特徴とする請求項２に記載の炭化けい素ＵＭＯＳ半導
体素子。 - 【請求項４】トレンチの内壁表面層に第一導電型サイド
ウォール領域を有することを特徴とする請求項２または
３に記載の炭化けい素ＵＭＯＳ半導体素子。 - 【請求項５】トレンチの側壁が傾斜していることを特徴
とする請求項４に記載の炭化けい素ＵＭＯＳ半導体素
子。 - 【請求項６】炭化けい素サブストレート上に積層された
炭化けい素からなる第一導電型ドリフト層および第二導
電型ベース領域と、その第二導電型ベース領域の表面層
の一部に互いに隔離して形成された第一導電型ソース領
域と、第一導電型ソース領域の表面から掘り下げられた
トレンチと、そのトレンチ内にゲート絶縁膜を介して埋
め込まれたゲート電極層と、第一導電型ソース領域と第
二導電型ベース領域との表面に共通に接触して設けられ
たソース電極と、炭化けい素サブストレートの裏面に設
けられたドレイン電極とを有する炭化けい素ＵＭＯＳ半
導体素子の製造方法において、第二導電型ベース領域を
エピタキシャル成長により形成し、その第二導電型ベー
ス領域より浅いトレンチを形成し、そのトレンチの底面
に第一導電型不純物を注入し、熱処理して第一導電型底
部領域を形成することを特徴とする炭化けい素ＵＭＯＳ
半導体素子の製造方法。 - 【請求項７】トレンチ形成後そのトレンチの側壁に第一
導電型不純物を注入し、熱処理して第一導電型底部領域
を形成することを特徴とする請求項６に記載の炭化けい
素ＵＭＯＳ半導体素子の製造方法。 - 【請求項８】トレンチを形成し、そのトレンチ内面に酸
化膜を形成後、第一導電型不純物の注入をおこなうこと
を特徴とする請求項６または７に記載の炭化けい素ＵＭ
ＯＳ半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24811599A JP4678902B2 (ja) | 1999-09-02 | 1999-09-02 | 炭化けい素ｕｍｏｓ半導体素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24811599A JP4678902B2 (ja) | 1999-09-02 | 1999-09-02 | 炭化けい素ｕｍｏｓ半導体素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001077358A true JP2001077358A (ja) | 2001-03-23 |
| JP4678902B2 JP4678902B2 (ja) | 2011-04-27 |
Family
ID=17173459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24811599A Expired - Lifetime JP4678902B2 (ja) | 1999-09-02 | 1999-09-02 | 炭化けい素ｕｍｏｓ半導体素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4678902B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006156962A (ja) * | 2004-11-08 | 2006-06-15 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
| US7227225B2 (en) * | 2003-04-23 | 2007-06-05 | Kabushiki Kaisha Toshiba | Semiconductor device having a vertical MOS trench gate structure |
| DE102009014583A1 (de) | 2008-03-24 | 2009-10-01 | Fuji Electric Device Technology Co., Ltd. | Siliziumcarbid-MOS-Halbleitervorrichtung |
| JP2013140824A (ja) * | 2011-12-28 | 2013-07-18 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
| KR101301583B1 (ko) * | 2011-12-21 | 2013-08-29 | 주식회사 에이앤디코퍼레이션 | 전력용 반도체소자의 제조방법 |
| KR101339277B1 (ko) | 2012-12-18 | 2013-12-09 | 현대자동차 주식회사 | 반도체 소자 및 그 제조 방법 |
| WO2014102994A1 (ja) * | 2012-12-28 | 2014-07-03 | 株式会社日立製作所 | 炭化珪素半導体装置及びその製造方法 |
| KR101427925B1 (ko) | 2012-11-15 | 2014-08-08 | 현대자동차 주식회사 | 반도체 소자 및 그 제조 방법 |
| KR101444080B1 (ko) | 2012-09-20 | 2014-09-26 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 |
| CN110783406A (zh) * | 2018-07-25 | 2020-02-11 | 黄智方 | 具有第iva族离子注入的mosfet的结构与制造方法 |
| CN114242769A (zh) * | 2021-11-24 | 2022-03-25 | 深圳真茂佳半导体有限公司 | 超结梯形槽碳化硅mosfet器件及制作方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6032337B1 (ja) | 2015-09-28 | 2016-11-24 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP6801323B2 (ja) | 2016-09-14 | 2020-12-16 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP6848316B2 (ja) | 2016-10-05 | 2021-03-24 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP7443924B2 (ja) | 2020-05-14 | 2024-03-06 | 富士電機株式会社 | 半導体装置 |
| JP7532921B2 (ja) | 2020-06-09 | 2024-08-14 | 富士電機株式会社 | 半導体装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0621468A (ja) * | 1992-06-29 | 1994-01-28 | Toshiba Corp | 絶縁ゲート型半導体装置 |
| JPH10308511A (ja) * | 1997-03-05 | 1998-11-17 | Denso Corp | 炭化珪素半導体装置 |
| JPH1126761A (ja) * | 1997-07-07 | 1999-01-29 | Nec Corp | ディプレッション型半導体装置及びその製造方法 |
| JPH1126758A (ja) * | 1997-07-03 | 1999-01-29 | Fuji Electric Co Ltd | トレンチ型ｍｏｓ半導体装置およびその製造方法 |
-
1999
- 1999-09-02 JP JP24811599A patent/JP4678902B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0621468A (ja) * | 1992-06-29 | 1994-01-28 | Toshiba Corp | 絶縁ゲート型半導体装置 |
| JPH10308511A (ja) * | 1997-03-05 | 1998-11-17 | Denso Corp | 炭化珪素半導体装置 |
| JPH1126758A (ja) * | 1997-07-03 | 1999-01-29 | Fuji Electric Co Ltd | トレンチ型ｍｏｓ半導体装置およびその製造方法 |
| JPH1126761A (ja) * | 1997-07-07 | 1999-01-29 | Nec Corp | ディプレッション型半導体装置及びその製造方法 |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7227225B2 (en) * | 2003-04-23 | 2007-06-05 | Kabushiki Kaisha Toshiba | Semiconductor device having a vertical MOS trench gate structure |
| US8097917B2 (en) | 2004-11-08 | 2012-01-17 | Denso Corporation | Silicon carbide semiconductor device |
| JP2006156962A (ja) * | 2004-11-08 | 2006-06-15 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
| DE102005052731B4 (de) * | 2004-11-08 | 2016-07-21 | Denso Corporation | Siliziumkarbidhalbleitervorrichtung und Verfahren zur Herstellung derselben |
| US9041006B2 (en) | 2008-03-24 | 2015-05-26 | Fuji Electric Co., Ltd. | Silicon carbide MOS semiconductor device |
| DE102009014583A1 (de) | 2008-03-24 | 2009-10-01 | Fuji Electric Device Technology Co., Ltd. | Siliziumcarbid-MOS-Halbleitervorrichtung |
| DE102009014583B4 (de) | 2008-03-24 | 2019-09-05 | Fuji Electric Co., Ltd. | Siliziumcarbid-MOS-Halbleitervorrichtung |
| KR101301583B1 (ko) * | 2011-12-21 | 2013-08-29 | 주식회사 에이앤디코퍼레이션 | 전력용 반도체소자의 제조방법 |
| JP2013140824A (ja) * | 2011-12-28 | 2013-07-18 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
| KR101444080B1 (ko) | 2012-09-20 | 2014-09-26 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 |
| KR101427925B1 (ko) | 2012-11-15 | 2014-08-08 | 현대자동차 주식회사 | 반도체 소자 및 그 제조 방법 |
| KR101339277B1 (ko) | 2012-12-18 | 2013-12-09 | 현대자동차 주식회사 | 반도체 소자 및 그 제조 방법 |
| WO2014102994A1 (ja) * | 2012-12-28 | 2014-07-03 | 株式会社日立製作所 | 炭化珪素半導体装置及びその製造方法 |
| CN110783406A (zh) * | 2018-07-25 | 2020-02-11 | 黄智方 | 具有第iva族离子注入的mosfet的结构与制造方法 |
| CN110783406B (zh) * | 2018-07-25 | 2023-09-08 | 黄智方 | 具有第iva族离子注入的mosfet的结构与制造方法 |
| CN114242769A (zh) * | 2021-11-24 | 2022-03-25 | 深圳真茂佳半导体有限公司 | 超结梯形槽碳化硅mosfet器件及制作方法 |
| CN114242769B (zh) * | 2021-11-24 | 2022-08-26 | 深圳真茂佳半导体有限公司 | 超结梯形槽碳化硅mosfet器件及制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4678902B2 (ja) | 2011-04-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7705362B2 (en) | Silicon carbide devices with hybrid well regions | |
| JP3460585B2 (ja) | 炭化けい素ｍｏｓ半導体素子の製造方法 | |
| JP5732253B2 (ja) | 絶縁ゲートバイポーラ導電トランジスタ（ｉｂｃｔ）および関連する製作方法 | |
| US6303475B1 (en) | Methods of fabricating silicon carbide power devices by controlled annealing | |
| US5506421A (en) | Power MOSFET in silicon carbide | |
| US6429041B1 (en) | Methods of fabricating silicon carbide inversion channel devices without the need to utilize P-type implantation | |
| JP5586887B2 (ja) | 半導体装置及びその製造方法 | |
| JP3666280B2 (ja) | 炭化けい素縦形ｆｅｔおよびその製造方法 | |
| EP2515336B1 (en) | Sic semiconductor element manufacturing method | |
| WO2013001677A1 (ja) | 半導体装置とその製造方法 | |
| JP2002261275A (ja) | Ｍｏｓデバイス | |
| JPH0936359A (ja) | 炭化けい素縦型ｆｅｔ | |
| WO2004036655A1 (ja) | 炭化ケイ素半導体装置及びその製造方法 | |
| TW201246537A (en) | Field effect transistor devices with low source resistance | |
| CN111009470A (zh) | 具有SiC半导体本体的半导体器件和制造半导体器件的方法 | |
| TW201007848A (en) | Method of forming a power semiconductor device and power semiconductor device | |
| JP3259485B2 (ja) | 炭化けい素たて型ｍｏｓｆｅｔ | |
| KR20050084685A (ko) | 반도체장치 및 그 반도체장치를 이용한 전력변환기, 구동용인버터, 범용 인버터, 대전력 고주파 통신기기 | |
| JP2001077358A (ja) | 炭化けい素ｕｍｏｓ半導体素子およびその製造方法 | |
| WO2012098861A1 (ja) | 半導体装置およびその製造方法 | |
| EP3637474B1 (en) | Silicon carbide switch device and manufacturing method therefor | |
| CN113130650B (zh) | 功率半导体器件及其制备工艺 | |
| WO2015111177A1 (ja) | 半導体装置，パワーモジュール，電力変換装置，および鉄道車両 | |
| JP5059989B1 (ja) | 半導体装置とその製造方法 | |
| JP7074173B2 (ja) | 半導体装置および半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040217 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050131 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060703 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060704 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070925 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071122 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071126 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20080204 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080520 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080619 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080728 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20080822 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20081216 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090219 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20091112 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110201 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4678902 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140210 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140210 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140210 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |