JP2001077358A - 炭化けい素umos半導体素子およびその製造方法 - Google Patents

炭化けい素umos半導体素子およびその製造方法

Info

Publication number
JP2001077358A
JP2001077358A JP24811599A JP24811599A JP2001077358A JP 2001077358 A JP2001077358 A JP 2001077358A JP 24811599 A JP24811599 A JP 24811599A JP 24811599 A JP24811599 A JP 24811599A JP 2001077358 A JP2001077358 A JP 2001077358A
Authority
JP
Japan
Prior art keywords
trench
conductivity type
silicon carbide
region
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP24811599A
Other languages
English (en)
Other versions
JP4678902B2 (ja
Inventor
Katsunori Ueno
勝典 上野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP24811599A priority Critical patent/JP4678902B2/ja
Publication of JP2001077358A publication Critical patent/JP2001077358A/ja
Application granted granted Critical
Publication of JP4678902B2 publication Critical patent/JP4678902B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Thyristors (AREA)

Abstract

(57)【要約】 【課題】高耐圧で製造の容易なSiCからなるトレンチ
型(U)MOS半導体素子を提供する。 【解決手段】pベース領域22の深さより浅いトレンチ
24を形成し、そのトレンチ24の底部に、イオン注入
および熱処理により、nドリフト領域21bに達するn
底部領域20aを形成する。また、トレンチ24の側壁
部分に、イオン注入および熱処理により、nサイドウォ
ール領域20bを形成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体材料として
炭化けい素を用い、金属−酸化膜−半導体(MOS)構
造のゲートをもつ電界効果トランジスタ(以下MOSF
ETと記す)等のMOS半導体素子、中でもゲート電極
をトレンチに埋め込んだタイプのUMOS半導体素子お
よびその製造方法に関する。
【0002】
【従来の技術】炭化けい素(以下SiCと記す)は、バ
ンドギャップが広く、また最大絶縁電界がシリコン(以
下Siと記す)と比較して約一桁大きいことから、特に
高温、電力用への適用が重要と考えられている材料であ
り、次世代の電力用半導体素子として期待されている。
これまでに、4H−SiCまたは6H−SiCと呼ばれ
る単結晶ウェハを用いて様々な電子デバイスへ応用され
つつあり、特に高温、大電力用の半導体素子に適すると
考えられている。上記の結晶は閃亜鉛鉱型とウルツ鉱型
とを積層した形のアルファ相SiCである。他に3C−
SiCと称されるベータ相SiCの結晶でも半導体装置
が試作されている。最近では電力用素子としてショット
キーダイオード、縦形MOSFET、サイリスタなど、
あるいは最も汎用的な半導体装置であるCMOS−IC
が試作され、その特性から従来のSi半導体装置と比較
して非常に特性が良好なことが確認されている。
【0003】中でもSiCの電力用半導体素子としての
最も重要な応用例が縦形MOSFETと考えられてい
て、トレンチ型やプレーナ型の縦形MOSFETが試作
されている。ここではトレンチ型の半導体素子をUMO
S半導体素子と称する。
【0004】まずこれまでのSiCUMOSFETの例
を示す。図4はSiCUMOSFETの単位セルの部分
断面図である[Onda, S., 他:Phys. Stat. Sol. (a),
vol.43, p.369, (1997) 参照]。
【0005】n+ サブストレート層11a上にnドリフ
ト層11b、pベース層12が積層され、そのpベース
層12の表面層にn+ ソース領域13が形成されてい
る。n + ソース領域13の表面からnドリフト層11b
に達するトレンチ14が設けられ、そのトレンチ14の
側壁部分にnサイドウォール領域10が形成され、更に
内側にゲート絶縁膜15を介してゲート電極層16が埋
め込まれている。n+ ソース領域13とpベース層12
とに共通に接触してソース電極17、n+ サブストレー
ト層11aの裏面にドレイン電極18が設けられてい
る。図示されない部分でゲート電極層16に接して金属
のゲート電極が設けられる。
【0006】この構造では、 ゲート電極またはゲート
電極層16に電圧を印加すると、ゲート絶縁膜6を介し
てゲート電極層16に面したnサイドウォール領域10
に蓄積層が形成され、MOSチャネルとなってソース電
極17、ドレイン電極18間が導通する。また、ゲート
電極の印加電圧を取り除くことによって、ドレイン電極
18とソース電極17との間が遮断されて、スイッチン
グ機能を示すことになる。電流遮断状態ではpベース層
12とnドリフト層11bとの間のpn接合を中心にし
て空乏層が広がって、大きな電圧を維持することができ
る。以上がUMOSFETの動作の簡単な説明である。
【0007】このUMOSFETで重要なのは、トレン
チ14の側壁部分にnサイドウォール領域10が形成さ
れていることである。通常のエンハンスメント型MOS
FETではゲート電極の下方に反転層が誘起されてチャ
ネルとなるが、SiCでは反転層のキャリア移動度が小
さく、オン抵抗が大きくならない。その対策として、図
4の構造ではエピタキシャル成長により、トレンチ14
の側壁部分にキャリア移動度の大きいnサイドウォール
領域10を形成し、特性向上をねらっているものであ
る。
【0008】MOSFETでは、また反転層の長さ(チ
ャネル長と呼ばれる)の厳密な制御が求められるが、図
4のようなUMOSFETでは、そのチャネル長がpベ
ース領域12の厚さによってほぼ規定されるので、容易
に制御ができるという点ですぐれている。また、トレン
チ構造では図から容易に想像できるように、表面の利用
効率が良く、チャネルを広くとることができ、かつ微細
な構造が形成できることがその特長である。
【0009】製造方法はさまざま考えられるが、SiC
では熱拡散による深い不純物領域の形成が非常に困難で
あるため、nドリフト層11bおよびpベース層12を
エピタキシャル成長により形成するのが一般的である。
またnサイドウォール領域10もエピタキシャル成長で
形成した例がある。pベース層12は必ずしもエピタキ
シャル成長ではなく、ほう素(以下Bと記す)やアルミ
ニウム(以下Alと記す)のイオン注入により形成され
ることもある。
【0010】nドリフト層11bは、耐圧クラスによっ
て適当な不純物濃度、厚さに設定されるが、例えば10
00Vクラスでは、厚さが約10μm、濃度が1x10
16cm -3である。pベース層12の厚さはほぼチャネル長
となるため、これも設計によるが、1〜2μm 程度で濃
度は1x1016〜5x1017cm-3である。n+ ソース領
域13はイオン注入やエピタキシャル成長のどちらでも
可能であり、不純物は窒素(以下Nと記す)やリン(以
下Pと記す)が用いられる。なお、SiCでは高温でイ
オン注入することがあるが、その場合にはイオン注入マ
スクはレジストでは耐えられないので、多結晶シリコン
膜や酸化膜、あるいは金属膜が用いられる。イオン注入
後のアニールは不純物によって異なるが、一般的には1
300℃から1700℃程度でおこなわれる。
【0011】さきにも少し触れたが、このプロセスで重
要なのは、エピタキシャル成長により、厚さの厚いpベ
ース層12が形成できることと、pベース層12の厚さ
(正確にはそれからn+ ソース領域13の厚さを引いた
もの)がMOSFETのチャネル長となっている点であ
り、すなわち一種のセルフアライン(自己整合)工程と
なっていて、チャネル長の制御が容易にできるという特
長である。
【0012】
【発明が解決しようとする課題】SiC縦型MOS半導
体素子では、非常に優れた特性が期待されるものの、実
際にはこれまであまり良好な特性が実現していないか、
または実際には製造されていない。その原因の一つはM
OSFETの特性が非常に悪く、全体の特性を落として
しまっているからである。具体的にはMOSFETの抵
抗が大きいことであった。
【0013】図4の構造ではこれを回避するためにn型
導伝層7をエピ成長により形成しているが、この層を形
成するにはトレンチ溝の横方向成長など非常に高度の技
術を必要とし、製造が容易ではない。
【0014】また、トレンチ構造では最大電界がトレン
チのコーナー部に集中するために、ゲート絶縁膜が破壊
するという問題がある。図4においてはトレンチ部分の
底の部分は結晶方位で酸化膜のもっとも厚く成長する方
位を選んで底の酸化膜を厚くすることでその絶縁破壊を
防止しようとしている。
【0015】しかし、この場合においても最大電界が酸
化膜とSiCの界面に生じることには変わりはなく、そ
のために高電圧印可時にはホットエレクトロンが酸化膜
へ注入されてその信頼性が劣化してしまうという課題が
ある。
【0016】以上の問題に鑑み本発明の目的は、高耐圧
で、かつ容易に製造できるSiCUMOS半導体素子お
よびその製造方法を提供することにある。
【0017】
【課題を解決するための手段】上記課題解決のため本発
明は、炭化けい素サブストレート上に積層された炭化け
い素からなる第一導電型ドリフト層および第二導電型ベ
ース領域と、その第二導電型ベース領域の表面層にマス
クにより選択的に互いに隔離して形成された第一導電型
ソース領域と、第一導電型ソース領域の表面から掘り下
げられたトレンチと、そのトレンチ内にゲート絶縁膜を
介して埋め込まれたゲート電極層と、第一導電型ソース
領域と第二導電型ベース領域との表面に共通に接触して
設けられたソース電極と、炭化けい素サブストレートの
裏面に設けられたドレイン電極とを有するSiCUMO
S半導体素子において、トレンチの深さが、第二導電型
ベース領域より浅いものとする。
【0018】トレンチの深さより第二導電型ベース領域
が深ければ、最大電界はトレンチ底部のコーナーではな
く、第二導電型ベース領域のエッジ部分となるため、ゲ
ート絶縁膜の劣化を招くことがなくなる。また浅いトレ
ンチですむため、製造が容易である。
【0019】特に、トレンチの底面に第一導電型ドリフ
ト層に達する第一導電型ドリフト層より高不純物濃度の
第一導電型底部領域を有するものとする。
【0020】そのような構造であれば、オン抵抗を低減
できる。
【0021】また、トレンチの内壁表面層に第一導電型
サイドウォール領域を有するものとすることもできる。
【0022】第一導電型サイドウォール領域は、エンハ
ンスメント型MOS半導体素子の反転層より大幅に大き
なキャリア移動度が得られるので、チヤネル抵抗を低減
できる。
【0023】トレンチの側壁が傾斜していれば、イオン
注入で第一導電型サイドウォール領域を形成する際に、
その傾斜角の制御により、注入量を調節できる。
【0024】上記のようなUMOS半導体素子の製造方
法としては、トレンチ形成後そのトレンチの底面に第一
導電型不純物を注入し、熱処理して第一導電型底部領域
を形成するものとする。
【0025】そのような製造方法をとれば、トレンチの
深さより深い第二導電型ベース領域をもつUMOSFE
Tを容易に製造できる。
【0026】第二導電型ベース層をエピタキシャル成長
により形成し、その第二導電型ベース領域より浅いトレ
ンチを形成し、そのトレンチの側壁に第一導電型不純物
を注入し、熱処理して第一導電型底部領域を形成しても
良い。
【0027】そのようにすれば、トレンチの側壁に第一
導電型サイドウォール領域をもつUMOSFETを容易
に製造できる。
【0028】また、トレンチを形成し、そのトレンチ内
面に酸化膜を形成後、第一導電型不純物の注入をおこな
うこともできる。
【0029】そのようにすれば、酸化速度の結晶方位依
存性を利用して、第一導電型サイドウォール領域へのイ
オン注入量を調節できる。
【0030】
【発明の実施の形態】以下本発明について、実施例を示
しながら詳細に説明する。ただし、図4と共通の部分、
あるいは本発明とかかわりのない部分については説明を
省略する。本発明の重要な応用例としてnチャネルMO
SFETを例に取っているが、導電型を逆にしたpチャ
ネルMOSFETにも本発明が適応可能なことは勿論で
ある。なお、ここで説明するSiCは良く知られている
ように、多くのポリタイプが存在するが、主に6Hおよ
び4Hと呼ばれるものを対象としている。
【0031】[実施例1]図1は本発明第一の実施例
(以下実施例1と記す。以下同様)にかかるSiC縦型
MOSFETの単位セルの断面図である。
【0032】n+ ドレイン層21a上にnドリフト層2
1b、pベース領域22が積層されたウェハにおいて、
そのpベース領域22の表面層に選択的にn+ ソース領
域23が形成されている。n+ ソース領域23の表面か
らトレンチ24が掘り下げられ、そのトレンチ24の側
壁部分にはnサイドウォール領域20bが、底部にはを
n底部領域20aが形成されており、そのn底部領域2
0aは、下のnドリフト層21bに達している。
【0033】トレンチ24内には、ゲート絶縁膜25を
介して多結晶シリコンからなるゲート電極層26が埋め
込まれている。n+ ソース領域23とpベース領域22
とに共通に接触してソース電極27、n+ ドレイン層2
1の裏面にドレイン電極28が設けられている。図示さ
れない部分でゲート電極層26に接して金属のゲート電
極が設けられる。
【0034】主なディメンジョンの一例は、次のような
値である。n+ ドレイン層21aの不純物濃度は3×1
18cm-3、厚さ350μm 、nドリフト層21bのそれ
は、1×1016cm-3、厚さ10μm 。pベース領域22
の不純物濃度は1×1017cm -3、厚さ2μm 、n+ ソー
ス領域23の表面不純物濃度は1×1019cm-3、接合深
さ0.3μm で、幅は約2μm である。ゲート絶縁膜2
5の厚さは50nm、トレンチ24の幅は2μm 、深さ
1.8μm である。図の単位セルのピッチは約10μm
である。
【0035】図4の従来のSiC縦型MOSFET素子
と違っている点は、トレンチ24の深さがpベース領域
22の深さより浅く、トレンチ24の底部にnドリフト
層21bに達するn底部領域20aが形成されている点
である。動作は、基本的には変わらない。すなわち、ゲ
ート電極層26に正の電圧を印加することによって、n
サイドウォール領域20bに蓄積層を生じ、ドレイン電
極28、ソース電極27間が導通して電流が流れ、ゲー
ト電極層26の電圧を取り除くと遮断される。
【0036】このトレンチMOSFETでは、トレンチ
24よりも深いところにpベース領域22のpn接合が
ある。そして電界が集中する部分は、pn接合部分とな
る。このため、トレンチ24のコーナー部に電界が集中
することがなく、ゲート絶縁膜25へのストレスが少な
い構造となっていて、高耐圧化が図られている。
【0037】また、nサイドウォール領域20bを従来
のようにエピタキシャル成長でなく、イオン注入で形成
すれば、不純物量、厚さなどを容易に制御可能である。
例えばnサイドウォール領域20bの厚さは、主にトレ
ンチ角度θによって制御することができる。すなわち、
トレンチ角度θが90°に近いと、側壁には殆どnサイ
ドウォール領域20bが形成されない。しかし、トレン
チ角度θが浅くなるとnサイドウォール領域20bはだ
んだん厚くなる。
【0038】図2(a)ないし(f)は、図1のSiC
縦型MOSFETの製造方法を説明するための製造工程
順の表面近傍の部分断面図である。以下順に説明する。
製造方法は、従来のトレンチMOSFETの製造方法と
ほぼ同一である。
【0039】先ず、n+ ドレイン層21aとなるn+
ブストレート上に、nドリフト層21bとなるPドープ
のn型層、pベース領域22となるBドープp型層、n
+ ソース領域23となる窒素ドープn型層をエピタキシ
ャル成長により形成した4H−SiCエピタキシャルウ
ェハを準備する[図2(a)]。nドリフト層11bは
耐圧によって設計される不純物濃度、厚さに設定され
る。例えば1000V 耐圧では厚さが約10μm 、濃度
が1x1016cm-3である。pベース領域22、n + ソー
ス領域23は、必ずしもエピ成長ではなく、pベース領
域22はBやAl、n+ ソース領域23はPやNのイオ
ン注入により形成してもよい。
【0040】次に、例えばプラズマCVD法により多結
晶シリコン膜を堆積し、フォトリソグラフィによりパタ
ーニングして第一マスクM1とした後、四塩化炭素と酸
素の混合ガス等を用いた反応性イオンエッチング(RI
E)によりトレンチ24を形成する[同図(b)]。ド
ライエッチングはプラズマエッチングでもよい。トレン
チ24はpベース領域22を貫通しない深さとする。従
来のトレンチMOSFETではトレンチ深さはかならず
pベース領域22よりも深く設定されたが、本発明では
これより浅くすることが第一の特徴である。なお、RI
Eのときのエッチング条件、パワーやガス圧などによっ
て、トレンチ24の側壁角度θを制御することができ
る。
【0041】さらに多結晶シリコン膜のマスクM1を利
用して約1000℃の高温でNイオン5aをイオン注入
する[同図(c)]。このときトレンチ24の側壁部分
にもNイオン5aが注入される。その量は、トレンチ2
4の側壁の角度θによって制御される。5bは注入され
たN原子である。加速電圧は400keV 〜1MeV 、総ド
ーズ量は約1×1014cm-2である。n型不純物となる不
純物としてはNの他にPなどを用いることができる。高
温でイオン注入することにより、活性化率を向上させる
ことができる。但し、その場合には選択的なイオン注入
用のマスクはレジストでは耐えられないので、本実施例
のように多結晶シリコン膜や、酸化膜、あるいは金属膜
等の耐熱性の材料を用いねばならない。
【0042】1300℃、1時間の熱処理をおこない、
注入した不純物濃度を活性化し、トレンチの下方のpベ
ース領域22をn型化してn底部領域20aを形成する
[同図(d)]。図からわかるように、このときトレン
チ24の側壁部分も注入されたn型不純物によりn型化
され、nサイドウォール領域20bが形成される。その
様子は、図2(b)で形成されたトレンチ側壁の角度θ
および図2(c)で注入されたn型不純物の量に依存し
ている。先に述べたようにSiCでは不純物の拡散が殆
ど起きないが、イオン注入時の加速電圧の調節により、
不純物領域の形成される深さを制御することができる。
イオン注入深さが浅いと、注入層が次の熱酸化によって
酸化してしまうので、ある程度深く注入する方が良い。
【0043】パイロジェニック法により、1100℃で
5時間、熱酸化しトレンチ24内面にゲート絶縁膜25
となる厚さ30nmの酸化膜3aを形成した後、減圧CV
D法により多結晶シリコン膜1bをトレンチ24内に形
成する[同図(e)]。n+ソース領域23の上部にも
堆積する。
【0044】以降は従来の製造方法と同一で、ゲート電
極層26をパターニングし、ゲート絶縁膜25およびn
+ ソース領域23を一部除去し、ソース電極27のコン
タクト領域とする[同図(f)]。
【0045】この後、アルミニウム合金膜を蒸着しパタ
ーン形成して、pベース領域22およびn+ ソース領域
23に共通に接触するソース電極およびゲート電極と
し、n + サブストレートの裏面にもドレイン電極を設け
るなどしてプロセスを完了する。
【0046】以上の製造方法によれば、トレンチ24の
形成後にエピタキシャル成長を必要とせず、イオン注入
および熱処理だけで図1のUMOSFETを実現でき
る。
【0047】本実施例のSiCUMOSFETでは、ゲ
ート電極層26に正の電圧が印加されるとnサイドウォ
ール領域20bに蓄積層が形成され、低いチャネル抵抗
と安定した特性が得られる。
【0048】〔実施例2〕図3は、別の製造方法のう
ち、熱酸化後イオン注入をおこなう工程の断面図であ
る。
【0049】図2(b)のトレンチ形成後に、熱酸化工
程を挿入してトレンチ24の内面に酸化膜3bを形成
し、更に図2(c)と同様にイオン注入を実施する。
【0050】このようにすると側壁へのイオン注入量を
減らすことができる。このとき注意すべきことは、炭化
けい素の熱酸化速度が結晶方位によって大きく異なるこ
とである。例えば(0001)Si面を主表面とした場
合、パイロジェニック法により1100℃で5時間、熱
酸化すると、(0001)Si面には約30nmの厚さの
酸化膜が形成され、(0001)Si面に垂直な(11
−20)には約500nmの厚さの酸化膜が形成される。
すなわち、(0001)Si面がもっとも酸化速度が遅
いので、側壁部分には底面部分より厚い酸化膜が形成さ
れる。
【0051】そのため、イオン注入時に側壁部分への注
入量が制限される。従って、先に述べたトレンチの側壁
角度θだけではなく、この熱酸化膜の厚さによってもn
サイドウォール領域20bへの注入量や注入深さを制御
することができる。
【0052】なお、マスク材料には、熱に強い多結晶シ
リコンや窒化膜などが適している。
【0053】以上の実施例では縦型MOSFETを取り
上げたが、IGBT、MOSサイリスタ等の電圧駆動M
OSパワー素子にも適用できる。また、横型MOSFE
Tにも同様の技術を適用することができる。
【0054】
【発明の効果】以上説明したように本発明によれば、S
iCUMOS半導体素子において、トレンチの深さを第
二導電型ベース領域の深さより浅くすることにより、電
界集中によるゲート絶縁膜の破壊或いは劣化か防止さ
れ、高耐圧のUMOS半導体素子が可能となった。
【0055】また、SiCUMOS半導体素子の製造方
法としては、イオン注入によりトレンチ底部に底部領域
を、側壁部分にサイドウォール領域を形成することによ
り、エピタキシャル成長を用いず、安価でかつ安定な方
法を提供することができた。
【0056】本発明は、個別のMOSFETに限らず、
CMOS−ICや他のSiC半導体素子にも極めて有効
な方法であり、高耐圧、低損失のSiC半導体装置の製
造を容易にするものである。
【図面の簡単な説明】
【図1】本発明第一の実施例のSiCUMOSFETの
部分断面図
【図2】(a)〜(f)は実施例1のSiCUMOSF
ETの製造工程順の断面図
【図3】本発明第二の実施例のトレンチ型MOSFET
の部分断面図本発明を製造する方法において、熱酸化を
行った場合についての説明図
【図4】従来のSiCUMOSFETの部分断面図
【符号の説明】
1a、1b 多結晶シリコン膜 2 窒化膜 3a、3b 酸化膜 5a 窒素イオン 5b 窒素原子 10 nサイドウォール領域 11a、21a n+ ドレイン層 11b、21b nドリフト層 12、22 pベース層またはpベース領域 13、23 n+ ソース領域 14、24 トレンチ 15、25 ゲート絶縁膜 16、26 ゲート電極層 17、27 ソース電極 18、28 ドレイン電極 19 層間絶縁膜 20a n底部領域 20b nサイドウォール領域 M1 第一マスク
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 29/78 653A 658A

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】炭化けい素サブストレート上に積層された
    炭化けい素からなる第一導電型ドリフト層および第二導
    電型ベース領域と、その第二導電型ベース領域の表面層
    の一部に互いに隔離して形成された第一導電型ソース領
    域と、第一導電型ソース領域の表面から掘り下げられた
    トレンチと、そのトレンチ内にゲート絶縁膜を介して埋
    め込まれたゲート電極層と、第一導電型ソース領域と第
    二導電型ベース領域との表面に共通に接触して設けられ
    たソース電極と、炭化けい素サブストレートの裏面に設
    けられたドレイン電極とを有する炭化けい素UMOS半
    導体素子において、トレンチの深さが、第二導電型ベー
    ス領域より浅いことを特徴とする炭化けい素UMOS半
    導体素子。
  2. 【請求項2】トレンチの底面に第一導電型ドリフト層に
    達する第一導電型ドリフト層より高不純物濃度の第一導
    電型底部領域を有することを特徴とする請求項1に記載
    の炭化けい素UMOS半導体素子。
  3. 【請求項3】トレンチの底部の第一導電型底部領域の不
    純物濃度が、第一導電型ドリフト層のそれより高いこと
    を特徴とする請求項2に記載の炭化けい素UMOS半導
    体素子。
  4. 【請求項4】トレンチの内壁表面層に第一導電型サイド
    ウォール領域を有することを特徴とする請求項2または
    3に記載の炭化けい素UMOS半導体素子。
  5. 【請求項5】トレンチの側壁が傾斜していることを特徴
    とする請求項4に記載の炭化けい素UMOS半導体素
    子。
  6. 【請求項6】炭化けい素サブストレート上に積層された
    炭化けい素からなる第一導電型ドリフト層および第二導
    電型ベース領域と、その第二導電型ベース領域の表面層
    の一部に互いに隔離して形成された第一導電型ソース領
    域と、第一導電型ソース領域の表面から掘り下げられた
    トレンチと、そのトレンチ内にゲート絶縁膜を介して埋
    め込まれたゲート電極層と、第一導電型ソース領域と第
    二導電型ベース領域との表面に共通に接触して設けられ
    たソース電極と、炭化けい素サブストレートの裏面に設
    けられたドレイン電極とを有する炭化けい素UMOS半
    導体素子の製造方法において、第二導電型ベース領域を
    エピタキシャル成長により形成し、その第二導電型ベー
    ス領域より浅いトレンチを形成し、そのトレンチの底面
    に第一導電型不純物を注入し、熱処理して第一導電型底
    部領域を形成することを特徴とする炭化けい素UMOS
    半導体素子の製造方法。
  7. 【請求項7】トレンチ形成後そのトレンチの側壁に第一
    導電型不純物を注入し、熱処理して第一導電型底部領域
    を形成することを特徴とする請求項6に記載の炭化けい
    素UMOS半導体素子の製造方法。
  8. 【請求項8】トレンチを形成し、そのトレンチ内面に酸
    化膜を形成後、第一導電型不純物の注入をおこなうこと
    を特徴とする請求項6または7に記載の炭化けい素UM
    OS半導体素子の製造方法。
JP24811599A 1999-09-02 1999-09-02 炭化けい素umos半導体素子およびその製造方法 Expired - Lifetime JP4678902B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP24811599A JP4678902B2 (ja) 1999-09-02 1999-09-02 炭化けい素umos半導体素子およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP24811599A JP4678902B2 (ja) 1999-09-02 1999-09-02 炭化けい素umos半導体素子およびその製造方法

Publications (2)

Publication Number Publication Date
JP2001077358A true JP2001077358A (ja) 2001-03-23
JP4678902B2 JP4678902B2 (ja) 2011-04-27

Family

ID=17173459

Family Applications (1)

Application Number Title Priority Date Filing Date
JP24811599A Expired - Lifetime JP4678902B2 (ja) 1999-09-02 1999-09-02 炭化けい素umos半導体素子およびその製造方法

Country Status (1)

Country Link
JP (1) JP4678902B2 (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006156962A (ja) * 2004-11-08 2006-06-15 Denso Corp 炭化珪素半導体装置およびその製造方法
US7227225B2 (en) * 2003-04-23 2007-06-05 Kabushiki Kaisha Toshiba Semiconductor device having a vertical MOS trench gate structure
DE102009014583A1 (de) 2008-03-24 2009-10-01 Fuji Electric Device Technology Co., Ltd. Siliziumcarbid-MOS-Halbleitervorrichtung
JP2013140824A (ja) * 2011-12-28 2013-07-18 Rohm Co Ltd 半導体装置および半導体装置の製造方法
KR101301583B1 (ko) * 2011-12-21 2013-08-29 주식회사 에이앤디코퍼레이션 전력용 반도체소자의 제조방법
KR101339277B1 (ko) 2012-12-18 2013-12-09 현대자동차 주식회사 반도체 소자 및 그 제조 방법
WO2014102994A1 (ja) * 2012-12-28 2014-07-03 株式会社日立製作所 炭化珪素半導体装置及びその製造方法
KR101427925B1 (ko) 2012-11-15 2014-08-08 현대자동차 주식회사 반도체 소자 및 그 제조 방법
KR101444080B1 (ko) 2012-09-20 2014-09-26 미쓰비시덴키 가부시키가이샤 반도체장치
CN110783406A (zh) * 2018-07-25 2020-02-11 黄智方 具有第iva族离子注入的mosfet的结构与制造方法
CN114242769A (zh) * 2021-11-24 2022-03-25 深圳真茂佳半导体有限公司 超结梯形槽碳化硅mosfet器件及制作方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6032337B1 (ja) 2015-09-28 2016-11-24 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6801323B2 (ja) 2016-09-14 2020-12-16 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6848316B2 (ja) 2016-10-05 2021-03-24 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7443924B2 (ja) 2020-05-14 2024-03-06 富士電機株式会社 半導体装置
JP7532921B2 (ja) 2020-06-09 2024-08-14 富士電機株式会社 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0621468A (ja) * 1992-06-29 1994-01-28 Toshiba Corp 絶縁ゲート型半導体装置
JPH10308511A (ja) * 1997-03-05 1998-11-17 Denso Corp 炭化珪素半導体装置
JPH1126761A (ja) * 1997-07-07 1999-01-29 Nec Corp ディプレッション型半導体装置及びその製造方法
JPH1126758A (ja) * 1997-07-03 1999-01-29 Fuji Electric Co Ltd トレンチ型mos半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0621468A (ja) * 1992-06-29 1994-01-28 Toshiba Corp 絶縁ゲート型半導体装置
JPH10308511A (ja) * 1997-03-05 1998-11-17 Denso Corp 炭化珪素半導体装置
JPH1126758A (ja) * 1997-07-03 1999-01-29 Fuji Electric Co Ltd トレンチ型mos半導体装置およびその製造方法
JPH1126761A (ja) * 1997-07-07 1999-01-29 Nec Corp ディプレッション型半導体装置及びその製造方法

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7227225B2 (en) * 2003-04-23 2007-06-05 Kabushiki Kaisha Toshiba Semiconductor device having a vertical MOS trench gate structure
US8097917B2 (en) 2004-11-08 2012-01-17 Denso Corporation Silicon carbide semiconductor device
JP2006156962A (ja) * 2004-11-08 2006-06-15 Denso Corp 炭化珪素半導体装置およびその製造方法
DE102005052731B4 (de) * 2004-11-08 2016-07-21 Denso Corporation Siliziumkarbidhalbleitervorrichtung und Verfahren zur Herstellung derselben
US9041006B2 (en) 2008-03-24 2015-05-26 Fuji Electric Co., Ltd. Silicon carbide MOS semiconductor device
DE102009014583A1 (de) 2008-03-24 2009-10-01 Fuji Electric Device Technology Co., Ltd. Siliziumcarbid-MOS-Halbleitervorrichtung
DE102009014583B4 (de) 2008-03-24 2019-09-05 Fuji Electric Co., Ltd. Siliziumcarbid-MOS-Halbleitervorrichtung
KR101301583B1 (ko) * 2011-12-21 2013-08-29 주식회사 에이앤디코퍼레이션 전력용 반도체소자의 제조방법
JP2013140824A (ja) * 2011-12-28 2013-07-18 Rohm Co Ltd 半導体装置および半導体装置の製造方法
KR101444080B1 (ko) 2012-09-20 2014-09-26 미쓰비시덴키 가부시키가이샤 반도체장치
KR101427925B1 (ko) 2012-11-15 2014-08-08 현대자동차 주식회사 반도체 소자 및 그 제조 방법
KR101339277B1 (ko) 2012-12-18 2013-12-09 현대자동차 주식회사 반도체 소자 및 그 제조 방법
WO2014102994A1 (ja) * 2012-12-28 2014-07-03 株式会社日立製作所 炭化珪素半導体装置及びその製造方法
CN110783406A (zh) * 2018-07-25 2020-02-11 黄智方 具有第iva族离子注入的mosfet的结构与制造方法
CN110783406B (zh) * 2018-07-25 2023-09-08 黄智方 具有第iva族离子注入的mosfet的结构与制造方法
CN114242769A (zh) * 2021-11-24 2022-03-25 深圳真茂佳半导体有限公司 超结梯形槽碳化硅mosfet器件及制作方法
CN114242769B (zh) * 2021-11-24 2022-08-26 深圳真茂佳半导体有限公司 超结梯形槽碳化硅mosfet器件及制作方法

Also Published As

Publication number Publication date
JP4678902B2 (ja) 2011-04-27

Similar Documents

Publication Publication Date Title
US7705362B2 (en) Silicon carbide devices with hybrid well regions
JP3460585B2 (ja) 炭化けい素mos半導体素子の製造方法
JP5732253B2 (ja) 絶縁ゲートバイポーラ導電トランジスタ(ibct)および関連する製作方法
US6303475B1 (en) Methods of fabricating silicon carbide power devices by controlled annealing
US5506421A (en) Power MOSFET in silicon carbide
US6429041B1 (en) Methods of fabricating silicon carbide inversion channel devices without the need to utilize P-type implantation
JP5586887B2 (ja) 半導体装置及びその製造方法
JP3666280B2 (ja) 炭化けい素縦形fetおよびその製造方法
EP2515336B1 (en) Sic semiconductor element manufacturing method
WO2013001677A1 (ja) 半導体装置とその製造方法
JP2002261275A (ja) Mosデバイス
JPH0936359A (ja) 炭化けい素縦型fet
WO2004036655A1 (ja) 炭化ケイ素半導体装置及びその製造方法
TW201246537A (en) Field effect transistor devices with low source resistance
CN111009470A (zh) 具有SiC半导体本体的半导体器件和制造半导体器件的方法
TW201007848A (en) Method of forming a power semiconductor device and power semiconductor device
JP3259485B2 (ja) 炭化けい素たて型mosfet
KR20050084685A (ko) 반도체장치 및 그 반도체장치를 이용한 전력변환기, 구동용인버터, 범용 인버터, 대전력 고주파 통신기기
JP2001077358A (ja) 炭化けい素umos半導体素子およびその製造方法
WO2012098861A1 (ja) 半導体装置およびその製造方法
EP3637474B1 (en) Silicon carbide switch device and manufacturing method therefor
CN113130650B (zh) 功率半导体器件及其制备工艺
WO2015111177A1 (ja) 半導体装置,パワーモジュール,電力変換装置,および鉄道車両
JP5059989B1 (ja) 半導体装置とその製造方法
JP7074173B2 (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040217

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050131

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20060703

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20060704

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070925

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071122

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071126

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20080204

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080520

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080619

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20080728

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20080822

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20081216

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20090219

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20091112

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110201

R150 Certificate of patent or registration of utility model

Ref document number: 4678902

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140210

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140210

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140210

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term