JP2002261275A - Ｍｏｓデバイス - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Abstract
(57)【要約】
【課題】チャネル移動度を高めたＭＯＳデバイスを提供
する。 【解決手段】本発明に係るＭＯＳデバイスは、４Ｈ型Ｓ
ｉＣの上面に酸化膜が積層され、酸化膜の上面に金属電
極が設けられたＭＯＳデバイスにおいて、酸化膜が積層
された４Ｈ型ＳｉＣの面は、｛０３−３８｝面、又は、
｛０３−３８｝面に対して１０°以内のオフ角αを有す
る。
する。 【解決手段】本発明に係るＭＯＳデバイスは、４Ｈ型Ｓ
ｉＣの上面に酸化膜が積層され、酸化膜の上面に金属電
極が設けられたＭＯＳデバイスにおいて、酸化膜が積層
された４Ｈ型ＳｉＣの面は、｛０３−３８｝面、又は、
｛０３−３８｝面に対して１０°以内のオフ角αを有す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、４Ｈ型ＳｉＣを用
いたＭＯＳデバイスに関する。
いたＭＯＳデバイスに関する。
【０００２】
【従来の技術】近年、炭化珪素（ＳｉＣ）あるいは窒化
ガリウム（ＧａＮ）等の軽元素で構成される化合物半導
体の研究が盛んに行なわれている。これらの化合物半導
体は軽元素で構成されているため、結合エネルギーが強
く、エネルギーの禁制帯幅（バンドギャップ）、絶縁破
壊電界、熱伝導度が大きいという特徴がある。このワイ
ドバンドギャップの特徴を活かした、高効率・高耐圧パ
ワーデバイス、高周波パワーデバイス、高温動作デバイ
スが注目を集めている。特に、パワーＭＯＳデバイスに
おいては、ＳｉＣの高い絶縁破壊電圧を十分に生かすこ
とができる。
ガリウム（ＧａＮ）等の軽元素で構成される化合物半導
体の研究が盛んに行なわれている。これらの化合物半導
体は軽元素で構成されているため、結合エネルギーが強
く、エネルギーの禁制帯幅（バンドギャップ）、絶縁破
壊電界、熱伝導度が大きいという特徴がある。このワイ
ドバンドギャップの特徴を活かした、高効率・高耐圧パ
ワーデバイス、高周波パワーデバイス、高温動作デバイ
スが注目を集めている。特に、パワーＭＯＳデバイスに
おいては、ＳｉＣの高い絶縁破壊電圧を十分に生かすこ
とができる。
【０００３】
【発明が解決しようとする課題】しかしながら、ＳｉＣ
の｛０００１｝面及び｛０００１｝面に対して１０°以
内のオフ角を有する面方位をＭＯＳ界面に利用した従来
のＭＯＳデバイスでは、チャネル移動度が低い（約１０
ｃｍ2／Ｖｓ）という問題点があった。
の｛０００１｝面及び｛０００１｝面に対して１０°以
内のオフ角を有する面方位をＭＯＳ界面に利用した従来
のＭＯＳデバイスでは、チャネル移動度が低い（約１０
ｃｍ2／Ｖｓ）という問題点があった。
【０００４】そこで、本発明は上記課題を解決し、チャ
ネル移動度を高めたＭＯＳデバイスを提供することを目
的とする。
ネル移動度を高めたＭＯＳデバイスを提供することを目
的とする。
【０００５】
【課題を解決するための手段】本発明に係るＭＯＳデバ
イスは、４Ｈ型ＳｉＣの上面に酸化膜が積層され、酸化
膜の上面に金属電極が設けられたＭＯＳデバイスにおい
て、酸化膜が積層された４Ｈ型ＳｉＣの面は、｛０３−
３８｝面、又は、｛０３−３８｝面に対して１０°以内
のオフ角αを有する面であることを特徴とする。
イスは、４Ｈ型ＳｉＣの上面に酸化膜が積層され、酸化
膜の上面に金属電極が設けられたＭＯＳデバイスにおい
て、酸化膜が積層された４Ｈ型ＳｉＣの面は、｛０３−
３８｝面、又は、｛０３−３８｝面に対して１０°以内
のオフ角αを有する面であることを特徴とする。
【０００６】このように、｛０３−３８｝面、又は｛０
３−３８｝面に対して１０°以内のオフ角を有するＳｉ
Ｃの面に酸化膜を積層することにより、ＭＯＳデバイス
のチャネル移動度を高めることができる。これは、Ｓｉ
Ｃの｛０００１｝面は六方最密面であることから、構成
原子の単位面積あたりの未結合手の密度が高く、界面準
位が増加して電子の移動が妨げられるのに対し、｛０３
−３８｝面は六方最密面からずれているため、電子が移
動しやすいためであると考えられる。また、｛０３−３
８｝面において、特に高いチャネル移動度が得られるの
は、最密面から離れた面でありながら、原子の結合手が
比較的周期的に表面に現れているためと考えられる。
３−３８｝面に対して１０°以内のオフ角を有するＳｉ
Ｃの面に酸化膜を積層することにより、ＭＯＳデバイス
のチャネル移動度を高めることができる。これは、Ｓｉ
Ｃの｛０００１｝面は六方最密面であることから、構成
原子の単位面積あたりの未結合手の密度が高く、界面準
位が増加して電子の移動が妨げられるのに対し、｛０３
−３８｝面は六方最密面からずれているため、電子が移
動しやすいためであると考えられる。また、｛０３−３
８｝面において、特に高いチャネル移動度が得られるの
は、最密面から離れた面でありながら、原子の結合手が
比較的周期的に表面に現れているためと考えられる。
【０００７】また、上記ＭＯＳデバイスにおいて、オフ
角αは５°以内であることが好ましい。さらに、オフ角
αは３°以内であることが好ましい。面方位が｛０３−
３８｝面に近くなるほど、ＭＯＳデバイスのチャネル移
動度が高くなる。
角αは５°以内であることが好ましい。さらに、オフ角
αは３°以内であることが好ましい。面方位が｛０３−
３８｝面に近くなるほど、ＭＯＳデバイスのチャネル移
動度が高くなる。
【０００８】
【発明の実施の形態】以下、図面と共に本発明に係るＭ
ＯＳデバイスの好適な実施形態について詳細に説明す
る。以下の説明においては、ＭＯＳデバイスの例として
ＭＯＳＦＥＴを取り上げて説明する。ここで、格子面の
記号の説明をすると、負の指数については、結晶学
上、”−”（バー）を数字の上に付けることになってい
るが、明細書作成の都合上、数字の前に負号を付けるこ
とにする。なお、図面の説明においては同一要素には同
一符号を付し、重複する説明を省略する。
ＯＳデバイスの好適な実施形態について詳細に説明す
る。以下の説明においては、ＭＯＳデバイスの例として
ＭＯＳＦＥＴを取り上げて説明する。ここで、格子面の
記号の説明をすると、負の指数については、結晶学
上、”−”（バー）を数字の上に付けることになってい
るが、明細書作成の都合上、数字の前に負号を付けるこ
とにする。なお、図面の説明においては同一要素には同
一符号を付し、重複する説明を省略する。
【０００９】（第１実施形態）図１は、本発明の第１実
施形態に係るＭＯＳＦＥＴ１０の構成を示す断面図であ
る。ＭＯＳＦＥＴ１０は、ｐ型ＳｉＣ基板１１と、ｐ型
ＳｉＣ基板１１上に積層されたｐ型ＳｉＣ成長層１２
と、ｐ型ＳｉＣ成長層１２上に積層された酸化膜１３
と、酸化膜１３上に設けられたゲート電極１８と、ゲー
ト電極１８を挟むようにして設けられたソース電極１６
及びドレイン電極１７とを有している。ｐ型ＳｉＣ成長
層１２と酸化膜１３との界面におけるｐ型ＳｉＣ成長層
１２の面方位は｛０３−３８｝となっている。ｐ型Ｓｉ
Ｃ成長層１２には、Ｎイオンが注入されたソース領域１
４及びドレイン領域１５が形成されている。ソース電極
１６、及びドレイン電極１７は酸化膜１３を貫通して、
ソース領域１４及びドレイン領域１５にそれぞれ接して
いる。ＭＯＳＦＥＴ１０のチャネル長は５０μｍ、チャ
ネル幅は２００μｍである。
施形態に係るＭＯＳＦＥＴ１０の構成を示す断面図であ
る。ＭＯＳＦＥＴ１０は、ｐ型ＳｉＣ基板１１と、ｐ型
ＳｉＣ基板１１上に積層されたｐ型ＳｉＣ成長層１２
と、ｐ型ＳｉＣ成長層１２上に積層された酸化膜１３
と、酸化膜１３上に設けられたゲート電極１８と、ゲー
ト電極１８を挟むようにして設けられたソース電極１６
及びドレイン電極１７とを有している。ｐ型ＳｉＣ成長
層１２と酸化膜１３との界面におけるｐ型ＳｉＣ成長層
１２の面方位は｛０３−３８｝となっている。ｐ型Ｓｉ
Ｃ成長層１２には、Ｎイオンが注入されたソース領域１
４及びドレイン領域１５が形成されている。ソース電極
１６、及びドレイン電極１７は酸化膜１３を貫通して、
ソース領域１４及びドレイン領域１５にそれぞれ接して
いる。ＭＯＳＦＥＴ１０のチャネル長は５０μｍ、チャ
ネル幅は２００μｍである。
【００１０】次に、ＭＯＳＦＥＴ１０の製造方法につい
て説明する。まず、改良レーリー法によって成長したイ
ンゴットをスライスし、鏡面研磨することによって作製
されたｐ型ＳｉＣ基板１１上に、ＣＶＤ法によってホウ
素ドープｐ型ＳｉＣ成長層１２をエピタキシャル成長さ
せる。ここで用いられるｐ型ＳｉＣ基板１１は、｛０３
−３８｝面が露出した４Ｈ型ポリタイプ（“Ｈ”は六方
晶系、“４”は原子積層が４層で一周期となる結晶構造
を意味する）のＳｉＣ単結晶であり、ショットキー障壁
の容量電圧特性から求めた実効アクセプタ密度は１〜６
×１０18／ｃｍ 3、厚さは３６０〜４２０μｍである。
て説明する。まず、改良レーリー法によって成長したイ
ンゴットをスライスし、鏡面研磨することによって作製
されたｐ型ＳｉＣ基板１１上に、ＣＶＤ法によってホウ
素ドープｐ型ＳｉＣ成長層１２をエピタキシャル成長さ
せる。ここで用いられるｐ型ＳｉＣ基板１１は、｛０３
−３８｝面が露出した４Ｈ型ポリタイプ（“Ｈ”は六方
晶系、“４”は原子積層が４層で一周期となる結晶構造
を意味する）のＳｉＣ単結晶であり、ショットキー障壁
の容量電圧特性から求めた実効アクセプタ密度は１〜６
×１０18／ｃｍ 3、厚さは３６０〜４２０μｍである。
【００１１】ＣＶＤ法によるｐ型ＳｉＣ成長層１２の主
な成長条件は、以下の通りである。導入する気体流量
を、ＳｉＨ4については０．５ｓｃｃｍ、Ｃ3Ｈ8につい
ては０．６６ｓｃｃｍ、Ｂ2Ｈ6については１×１０-5ｓ
ｃｃｍ、Ｈ2については３．０ｓｌｍとし、基板温度１
５００℃で１００分間成長させる。このような成長条件
によって成長されたｐ型ＳｉＣ成長層１２のアクセプタ
密度は５〜８×１０15／ｃｍ3、膜厚は４μｍである。
な成長条件は、以下の通りである。導入する気体流量
を、ＳｉＨ4については０．５ｓｃｃｍ、Ｃ3Ｈ8につい
ては０．６６ｓｃｃｍ、Ｂ2Ｈ6については１×１０-5ｓ
ｃｃｍ、Ｈ2については３．０ｓｌｍとし、基板温度１
５００℃で１００分間成長させる。このような成長条件
によって成長されたｐ型ＳｉＣ成長層１２のアクセプタ
密度は５〜８×１０15／ｃｍ3、膜厚は４μｍである。
【００１２】次に、ｐ型ＳｉＣ成長層１２に窒素（Ｎ）
イオンを注入して、ソース領域１４及びドレイン領域１
５を形成する。Ｎイオン注入は１４０ｋｅＶ、８０ｋｅ
Ｖ、５０ｋｅＶ、２５ｋｅＶの４段階で行い、総ドーズ
量は８×１０14／ｃｍ2である。イオン注入は室温で行
い、注入イオン活性化のための熱処理はアルゴンガス雰
囲気中で、１５５０℃、３０分の条件で行う。
イオンを注入して、ソース領域１４及びドレイン領域１
５を形成する。Ｎイオン注入は１４０ｋｅＶ、８０ｋｅ
Ｖ、５０ｋｅＶ、２５ｋｅＶの４段階で行い、総ドーズ
量は８×１０14／ｃｍ2である。イオン注入は室温で行
い、注入イオン活性化のための熱処理はアルゴンガス雰
囲気中で、１５５０℃、３０分の条件で行う。
【００１３】続いて、上記各工程によって加工された基
板をＲＣＡ洗浄した後、ＨＦデイップする。その後、ウ
ェット酸化により、ｐ型ＳｉＣ成長層１２上に酸化膜１
３を形成する。酸化条件は、１１５０℃、１５分であ
る。形成されるゲート酸化膜１３の厚さは４８〜５４ｎ
ｍである。
板をＲＣＡ洗浄した後、ＨＦデイップする。その後、ウ
ェット酸化により、ｐ型ＳｉＣ成長層１２上に酸化膜１
３を形成する。酸化条件は、１１５０℃、１５分であ
る。形成されるゲート酸化膜１３の厚さは４８〜５４ｎ
ｍである。
【００１４】次に、ｐ型ＳｉＣ成長層１２に形成された
ソース領域１４及びドレイン領域１５のそれぞれに接す
るように、酸化膜１３を貫通させてソース電極１６及び
ドレイン電極１７を取り付ける。また、ゲート電極１８
をソース電極１６とドレイン電極１７との間の酸化膜１
３上に取り付ける。ソース電極１６及びドレイン電極１
７には、チタン/アルミ（Ｔｉ:３０ｎｍ、Ａｌ:２５０
ｎｍ）を用い、８００℃で６０分間の熱処理を施す。ゲ
ート電極１８にはＡｌ（厚さ２００ｎｍ）を用い、ゲー
ト電極１８形成後、フォーミングガス（Ｈ2／Ｎ2）中で
４５０℃、１０分間の熱処理を行う。これらの選択的イ
オン注入用マスクや電極金属のパターニングには、フォ
トリソグラフィ技術を用いる。
ソース領域１４及びドレイン領域１５のそれぞれに接す
るように、酸化膜１３を貫通させてソース電極１６及び
ドレイン電極１７を取り付ける。また、ゲート電極１８
をソース電極１６とドレイン電極１７との間の酸化膜１
３上に取り付ける。ソース電極１６及びドレイン電極１
７には、チタン/アルミ（Ｔｉ:３０ｎｍ、Ａｌ:２５０
ｎｍ）を用い、８００℃で６０分間の熱処理を施す。ゲ
ート電極１８にはＡｌ（厚さ２００ｎｍ）を用い、ゲー
ト電極１８形成後、フォーミングガス（Ｈ2／Ｎ2）中で
４５０℃、１０分間の熱処理を行う。これらの選択的イ
オン注入用マスクや電極金属のパターニングには、フォ
トリソグラフィ技術を用いる。
【００１５】以下、上記製造方法によって製造されたＭ
ＯＳＦＥＴ１０の特性に関する実験結果について説明す
る。ｐ型ＳｉＣ成長層１２の｛０３−３８｝面に酸化膜
が積層されたＭＯＳＦＥＴ（以下、「４ＨＳｉＣ｛０３
−３８｝ＭＯＳＦＥＴ」という）１０の特性を、ＳｉＣ
成長層の｛０００１｝面から８°傾いた面に酸化膜が積
層されたＭＯＳＦＥＴ（以下、「４ＨＳｉＣ｛０００
１｝ＭＯＳＦＥＴ」という）の特性と比較して説明す
る。なお、４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴの製造
方法は、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ１０の
製造方法と基本的に同じであるが、ｐ型ＳｉＣ成長層１
２を成長させる際に導入するＢ2Ｈ6の流量が４×１０-6
ｓｃｃｍである点と、酸化膜１３を形成するための酸化
時間が２時間である点が異なる。酸化膜を形成するため
の酸化時間が異なるのは、ＳｉＣ｛０３−３８｝面のＳ
ｉＣ成長層１２の方がＳｉＣ｛０００１｝面のＳｉＣ成
長層より酸化速度が速いためである。
ＯＳＦＥＴ１０の特性に関する実験結果について説明す
る。ｐ型ＳｉＣ成長層１２の｛０３−３８｝面に酸化膜
が積層されたＭＯＳＦＥＴ（以下、「４ＨＳｉＣ｛０３
−３８｝ＭＯＳＦＥＴ」という）１０の特性を、ＳｉＣ
成長層の｛０００１｝面から８°傾いた面に酸化膜が積
層されたＭＯＳＦＥＴ（以下、「４ＨＳｉＣ｛０００
１｝ＭＯＳＦＥＴ」という）の特性と比較して説明す
る。なお、４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴの製造
方法は、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ１０の
製造方法と基本的に同じであるが、ｐ型ＳｉＣ成長層１
２を成長させる際に導入するＢ2Ｈ6の流量が４×１０-6
ｓｃｃｍである点と、酸化膜１３を形成するための酸化
時間が２時間である点が異なる。酸化膜を形成するため
の酸化時間が異なるのは、ＳｉＣ｛０３−３８｝面のＳ
ｉＣ成長層１２の方がＳｉＣ｛０００１｝面のＳｉＣ成
長層より酸化速度が速いためである。
【００１６】図２は、それぞれのＭＯＳＦＥＴ１０のゲ
ート特性（ドレイン電圧０．１Ｖの線形領域）を示す図
である。図２に示されるように、いずれのＭＯＳＦＥＴ
についても、ドレイン特性には明確な線形領域と飽和領
域が見られ、ＭＯＳＦＥＴとしての動作が確認できる。
４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴは９．４Ｖという
高いしきい値電圧を示し、かつゲート電圧を１５Ｖまで
高めてもドレイン電流が1μＡ以下に留まっている。一
方、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ１０は、し
きい値電圧が４．３Ｖと低く、ゲート電圧の増大に対し
てドレイン電流が急峻に立ち上がる良好な特性が得られ
た。このゲート特性から求めた線形領域での実効チャネ
ル移動度は、４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴで
５．４ｃｍ 2／Ｖｓ、４ＨＳｉＣ｛０３−３８｝ＭＯＳ
ＦＥＴ１０で８６ｃｍ2／Ｖｓとなり、４ＨＳｉＣ｛０
３−３８｝を用いることによって１５倍以上の高いチャ
ネル移動度を達成することができた。飽和領域で求めた
電界効果移動度も４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴ
で４．２ｃｍ2／Ｖｓ、４ＨＳｉＣ｛０３−３８｝ＭＯ
ＳＦＥＴで７１ｃｍ2／Ｖｓとなり、大きな違いが見ら
れた。
ート特性（ドレイン電圧０．１Ｖの線形領域）を示す図
である。図２に示されるように、いずれのＭＯＳＦＥＴ
についても、ドレイン特性には明確な線形領域と飽和領
域が見られ、ＭＯＳＦＥＴとしての動作が確認できる。
４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴは９．４Ｖという
高いしきい値電圧を示し、かつゲート電圧を１５Ｖまで
高めてもドレイン電流が1μＡ以下に留まっている。一
方、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ１０は、し
きい値電圧が４．３Ｖと低く、ゲート電圧の増大に対し
てドレイン電流が急峻に立ち上がる良好な特性が得られ
た。このゲート特性から求めた線形領域での実効チャネ
ル移動度は、４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴで
５．４ｃｍ 2／Ｖｓ、４ＨＳｉＣ｛０３−３８｝ＭＯＳ
ＦＥＴ１０で８６ｃｍ2／Ｖｓとなり、４ＨＳｉＣ｛０
３−３８｝を用いることによって１５倍以上の高いチャ
ネル移動度を達成することができた。飽和領域で求めた
電界効果移動度も４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴ
で４．２ｃｍ2／Ｖｓ、４ＨＳｉＣ｛０３−３８｝ＭＯ
ＳＦＥＴで７１ｃｍ2／Ｖｓとなり、大きな違いが見ら
れた。
【００１７】次に、それぞれのＭＯＳＦＥＴの特性の温
度による変化を１００Ｋ〜６００Ｋの範囲で評価した。
測定には、ドライポンプによって真空に排気できる高温
プローバを用いた。まず、ドレイン特性を調べたとこ
ろ、ドレイン特性が面方位に大きく依存することが分か
った。４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴでは、温度
上昇と共にドレイン電流が単調に増大した。同様の温度
特性が他の研究機関からも報告されているように、これ
は熱暴走の原因となり、デバイス応用上望ましくない。
一方、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ１０では
高温になるほどドレイン電流が減少するという、ＳｉＭ
ＯＳＦＥＴと同様の特性が得られた。図３は、ゲート特
性の温度変化を求め、線形領域の実効チャネル移動度の
温度特性を求めた結果を示す図である。４ＨＳｉＣ｛０
００１｝ＭＯＳＦＥＴのチャネル移動度は、温度上昇と
共に単調に増大した。これは、ＭＯＳ界面近傍に多数存
在する欠陥（準位、トラップなど）に捕獲された反転層
の電子が温度上昇と共に導電帯に放出されるためである
と推測される。一方、４ＨＳｉＣ｛０３−３８｝ＭＯＳ
ＦＥＴ１０のチャネル移動度は、その絶対値が高く、２
００Ｋ以上の温度領域では温度とともに減少するという
半導体デバイス本来の特性が得られた。この結果は、４
ＨＳｉＣ｛０３−３８｝ＭＯＳ１０の界面の欠陥密度が
低いことを示唆している。図４は、しきい値電圧の温度
依存性を示す図である。４ＨＳｉＣ｛０００１｝ＭＯＳ
ＦＥＴのしきい値電圧は温度上昇に伴って大幅に減少
し、室温で９．４Ｖだったものが６００Ｋでは０．４Ｖ
まで下がった。このようなしきい値電圧の大きな温度変
化は、回路・システムを構成する上で大きな問題とな
る。一方、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ１０
のしきい値電圧は、広い温度範囲において約４Ｖで一定
という優れた結果が得られた。この結果も、４ＨＳｉＣ
｛０３−３８｝ＭＯＳ１０の界面の欠陥密度が低いこと
を示している。
度による変化を１００Ｋ〜６００Ｋの範囲で評価した。
測定には、ドライポンプによって真空に排気できる高温
プローバを用いた。まず、ドレイン特性を調べたとこ
ろ、ドレイン特性が面方位に大きく依存することが分か
った。４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴでは、温度
上昇と共にドレイン電流が単調に増大した。同様の温度
特性が他の研究機関からも報告されているように、これ
は熱暴走の原因となり、デバイス応用上望ましくない。
一方、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ１０では
高温になるほどドレイン電流が減少するという、ＳｉＭ
ＯＳＦＥＴと同様の特性が得られた。図３は、ゲート特
性の温度変化を求め、線形領域の実効チャネル移動度の
温度特性を求めた結果を示す図である。４ＨＳｉＣ｛０
００１｝ＭＯＳＦＥＴのチャネル移動度は、温度上昇と
共に単調に増大した。これは、ＭＯＳ界面近傍に多数存
在する欠陥（準位、トラップなど）に捕獲された反転層
の電子が温度上昇と共に導電帯に放出されるためである
と推測される。一方、４ＨＳｉＣ｛０３−３８｝ＭＯＳ
ＦＥＴ１０のチャネル移動度は、その絶対値が高く、２
００Ｋ以上の温度領域では温度とともに減少するという
半導体デバイス本来の特性が得られた。この結果は、４
ＨＳｉＣ｛０３−３８｝ＭＯＳ１０の界面の欠陥密度が
低いことを示唆している。図４は、しきい値電圧の温度
依存性を示す図である。４ＨＳｉＣ｛０００１｝ＭＯＳ
ＦＥＴのしきい値電圧は温度上昇に伴って大幅に減少
し、室温で９．４Ｖだったものが６００Ｋでは０．４Ｖ
まで下がった。このようなしきい値電圧の大きな温度変
化は、回路・システムを構成する上で大きな問題とな
る。一方、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ１０
のしきい値電圧は、広い温度範囲において約４Ｖで一定
という優れた結果が得られた。この結果も、４ＨＳｉＣ
｛０３−３８｝ＭＯＳ１０の界面の欠陥密度が低いこと
を示している。
【００１８】このように、４ＨＳｉＣ｛０３−３８｝面
という面方位では、界面における原子配列、結合ボンド
密度とボンド角度、表面ポテンシャルが異なるので、界
面準位やトラップが減少し、優れたＭＯＳＦＥＴ特性が
得られると考えられる。また、４ＨＳｉＣ｛０３−３
８｝ＭＯＳＦＥＴ１０の方が表面、界面の平坦性に優れ
ることも、優れたＭＯＳＦＥＴ特性に寄与していると推
測される。
という面方位では、界面における原子配列、結合ボンド
密度とボンド角度、表面ポテンシャルが異なるので、界
面準位やトラップが減少し、優れたＭＯＳＦＥＴ特性が
得られると考えられる。また、４ＨＳｉＣ｛０３−３
８｝ＭＯＳＦＥＴ１０の方が表面、界面の平坦性に優れ
ることも、優れたＭＯＳＦＥＴ特性に寄与していると推
測される。
【００１９】（第２実施形態）次に、第２実施形態に係
るＭＯＳＦＥＴについて説明する。第２実施形態に係る
ＭＯＳＦＥＴは、第１実施形態に係るＭＯＳＦＥＴ１０
と基本的な構成は同一であるが、酸化膜がＳｉＯ2膜で
ある点が異なる。第２実施形態に係るＭＯＳＦＥＴの製
造方法についてもＳｉＯ2膜の堆積方法を除いては、第
１実施形態に係るＭＯＳＦＥＴ１０の製造方法と同様で
ある。ＳｉＯ2膜は、減圧ＣＶＤ法によってｐ型ＳｉＣ
成長層上に堆積させる。減圧ＣＶＤ法では、導入する気
体流量を、ＳｉＨ4については２．０ｓｃｃｍ、Ｏ2につ
いては１５ｓｃｃｍ、Ｈ2については２００ｓｃｃｍと
し、基板温度６２０℃、圧力１２Ｔｏｒｒで３分間堆積
させる。このような条件で堆積されたＳｉＯ2膜の厚さ
は、６５ｎｍである。ＳｉＯ2膜堆積後に、ウェット酸
素の雰囲気で９２０℃、１時間の再酸化処理を行なう。
るＭＯＳＦＥＴについて説明する。第２実施形態に係る
ＭＯＳＦＥＴは、第１実施形態に係るＭＯＳＦＥＴ１０
と基本的な構成は同一であるが、酸化膜がＳｉＯ2膜で
ある点が異なる。第２実施形態に係るＭＯＳＦＥＴの製
造方法についてもＳｉＯ2膜の堆積方法を除いては、第
１実施形態に係るＭＯＳＦＥＴ１０の製造方法と同様で
ある。ＳｉＯ2膜は、減圧ＣＶＤ法によってｐ型ＳｉＣ
成長層上に堆積させる。減圧ＣＶＤ法では、導入する気
体流量を、ＳｉＨ4については２．０ｓｃｃｍ、Ｏ2につ
いては１５ｓｃｃｍ、Ｈ2については２００ｓｃｃｍと
し、基板温度６２０℃、圧力１２Ｔｏｒｒで３分間堆積
させる。このような条件で堆積されたＳｉＯ2膜の厚さ
は、６５ｎｍである。ＳｉＯ2膜堆積後に、ウェット酸
素の雰囲気で９２０℃、１時間の再酸化処理を行なう。
【００２０】以下、上記製造方法によって製造されたＭ
ＯＳＦＥＴの特性に関する実験結果について説明する。
第１実施形態の場合と同様に、ＳｉＣ成長層の｛０００
１｝から８°傾いた面に酸化膜を積層して製造したＭＯ
ＳＦＥＴと比較する（第１実施形態の場合と同様に、そ
れぞれを「４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴ」「４
ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ」という）。第２
実施形態に係るＭＯＳＦＥＴのドレイン特性は、明確な
線形領域と飽和領域が見られ、ＭＯＳＦＥＴとしての動
作が確認された。ＭＯＳＦＥＴのゲート特性（ドレイン
電圧０．１Ｖの線形領域）から求めた４ＨＳｉＣ｛０３
−３８｝ＭＯＳＦＥＴの実効チャネル移動度は７６．１
ｃｍ2／Ｖｓ、しきい値電圧は３．３Ｖであり、４ＨＳ
ｉＣ｛０００１｝ＭＯＳＦＥＴの実効チャネル移動度は
１２．４ｃｍ2／Ｖｓ、しきい値電圧は９．７Ｖであ
る。
ＯＳＦＥＴの特性に関する実験結果について説明する。
第１実施形態の場合と同様に、ＳｉＣ成長層の｛０００
１｝から８°傾いた面に酸化膜を積層して製造したＭＯ
ＳＦＥＴと比較する（第１実施形態の場合と同様に、そ
れぞれを「４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴ」「４
ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ」という）。第２
実施形態に係るＭＯＳＦＥＴのドレイン特性は、明確な
線形領域と飽和領域が見られ、ＭＯＳＦＥＴとしての動
作が確認された。ＭＯＳＦＥＴのゲート特性（ドレイン
電圧０．１Ｖの線形領域）から求めた４ＨＳｉＣ｛０３
−３８｝ＭＯＳＦＥＴの実効チャネル移動度は７６．１
ｃｍ2／Ｖｓ、しきい値電圧は３．３Ｖであり、４ＨＳ
ｉＣ｛０００１｝ＭＯＳＦＥＴの実効チャネル移動度は
１２．４ｃｍ2／Ｖｓ、しきい値電圧は９．７Ｖであ
る。
【００２１】このように４ＨＳｉＣ｛０００１｝ＭＯＳ
ＦＥＴは、１０Ｖ程度の高いしきい値電圧と１５ｃｍ2
／Ｖｓ以下の低いチャネル移動度を示したのに対し、４
ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴは、しきい値電圧
が約３Ｖと低く、チャネル移動度が７０〜８０ｃｍ2／
Ｖｓと非常に良好な特性を示した。従って、減圧ＣＶＤ
法によって堆積した酸化膜を用いた場合でも、４ＨＳｉ
Ｃ｛０３−３８｝面を活用すれば優れたデバイス特性が
得られることが分かった。なお、第２実施形態では、酸
化膜としてＳｉＯ2膜を用いることとしたが、ＳｉＯＮ
膜を用いても良い。ＳｉＯＮ膜を堆積する場合は、導入
する気体流量を、ＳｉＨ4については２．０ｓｃｃｍ、
Ｎ2Ｏについては４０ｓｃｃｍ、Ｈ2については２００ｓ
ｃｃｍとし、基板温度８６０℃、圧力１５Ｔｏｒｒで５
分間堆積させる。この条件によって堆積されるＳｉＯＮ
膜の膜厚は５７ｎｍである。
ＦＥＴは、１０Ｖ程度の高いしきい値電圧と１５ｃｍ2
／Ｖｓ以下の低いチャネル移動度を示したのに対し、４
ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴは、しきい値電圧
が約３Ｖと低く、チャネル移動度が７０〜８０ｃｍ2／
Ｖｓと非常に良好な特性を示した。従って、減圧ＣＶＤ
法によって堆積した酸化膜を用いた場合でも、４ＨＳｉ
Ｃ｛０３−３８｝面を活用すれば優れたデバイス特性が
得られることが分かった。なお、第２実施形態では、酸
化膜としてＳｉＯ2膜を用いることとしたが、ＳｉＯＮ
膜を用いても良い。ＳｉＯＮ膜を堆積する場合は、導入
する気体流量を、ＳｉＨ4については２．０ｓｃｃｍ、
Ｎ2Ｏについては４０ｓｃｃｍ、Ｈ2については２００ｓ
ｃｃｍとし、基板温度８６０℃、圧力１５Ｔｏｒｒで５
分間堆積させる。この条件によって堆積されるＳｉＯＮ
膜の膜厚は５７ｎｍである。
【００２２】また、ＳｉＯ2膜に代えて、ＣＶＤ法によ
って形成したＳｉＮ膜、あるいはＣＶＤ法やＭＢＥ法で
形成したＡｌＮ薄膜をゲート酸化膜に用いることも有望
であると考えられる。
って形成したＳｉＮ膜、あるいはＣＶＤ法やＭＢＥ法で
形成したＡｌＮ薄膜をゲート酸化膜に用いることも有望
であると考えられる。
【００２３】（第３実施形態）次に、第３実施形態に係
るＭＯＳＦＥＴ３０について説明する。図５は、第３実
施形態に係るＭＯＳＦＥＴ３０を示す断面図である。第
３実施形態に係るＭＯＳＦＥＴ３０は、ｐ型ＳｉＣ基板
３１と、ｐ型ＳｉＣ基板３１上に積層されたｐ型ＳｉＣ
成長層３２と、ｐ型ＳｉＣ成長層３２の表層に形成され
たｎ型ＳｉＣ成長層３９と、ｎ型ＳｉＣ成長層３９上に
積層された酸化膜３３と、酸化膜３３上に設けられたゲ
ート電極３８と、ゲート電極３８を挟むようにして設け
られたソース電極３６及びドレイン電極３７とを有して
いる。ｎ型ＳｉＣ成長層３９と酸化膜３３との界面にお
けるｎ型ＳｉＣ成長層３９の面方位は｛０３−３８｝と
なっている。ｎ型ＳｉＣ成長層３９の表層からｎ型Ｓｉ
Ｃ成長層３９を貫いてｐ型ＳｉＣ成長層３２に達する領
域に、Ｐイオンが注入されたソース領域３４及びドレイ
ン領域３５が形成されている。ソース電極３６、及びド
レイン電極３７は酸化膜３３を貫通して、ソース領域３
４及びドレイン領域３５にそれぞれ接している。なお、
ＭＯＳＦＥＴ３０のチャネル長は、３０μｍ、チャネル
幅は２００μｍである。
るＭＯＳＦＥＴ３０について説明する。図５は、第３実
施形態に係るＭＯＳＦＥＴ３０を示す断面図である。第
３実施形態に係るＭＯＳＦＥＴ３０は、ｐ型ＳｉＣ基板
３１と、ｐ型ＳｉＣ基板３１上に積層されたｐ型ＳｉＣ
成長層３２と、ｐ型ＳｉＣ成長層３２の表層に形成され
たｎ型ＳｉＣ成長層３９と、ｎ型ＳｉＣ成長層３９上に
積層された酸化膜３３と、酸化膜３３上に設けられたゲ
ート電極３８と、ゲート電極３８を挟むようにして設け
られたソース電極３６及びドレイン電極３７とを有して
いる。ｎ型ＳｉＣ成長層３９と酸化膜３３との界面にお
けるｎ型ＳｉＣ成長層３９の面方位は｛０３−３８｝と
なっている。ｎ型ＳｉＣ成長層３９の表層からｎ型Ｓｉ
Ｃ成長層３９を貫いてｐ型ＳｉＣ成長層３２に達する領
域に、Ｐイオンが注入されたソース領域３４及びドレイ
ン領域３５が形成されている。ソース電極３６、及びド
レイン電極３７は酸化膜３３を貫通して、ソース領域３
４及びドレイン領域３５にそれぞれ接している。なお、
ＭＯＳＦＥＴ３０のチャネル長は、３０μｍ、チャネル
幅は２００μｍである。
【００２４】次に、ＭＯＳＦＥＴ３０の製造方法につい
て説明する。まず、改良レーリー法によって成長したイ
ンゴットをスライスし、鏡面研磨することによって作製
されたｐ型ＳｉＣ基板３１上に、ＣＶＤ法によってＡｌ
ドープｐ型ＳｉＣ層３２、Ｎドープｎ型ＳｉＣ層３９を
連続してエピタキシャル成長させる。ここで用いられる
ｐ型ＳｉＣ基板３１は、｛０３−３８｝面が露出した４
Ｈ型ポリタイプのＳｉＣ単結晶であり、ショットキー障
壁の容量電圧特性から求めた実効アクセプタ密度は２〜
４×１０18／ｃｍ3、厚さは３８０〜４２０μｍであ
る。ＣＶＤ法によるｐ型ＳｉＣ成長層３２の主な成長条
件は、以下の通りである。導入する気体流量を、ＳｉＨ
4については０．３ｓｃｃｍ、Ｃ3Ｈ8については０．２
５ｓｃｃｍ、Ａｌ(ＣＨ3)3については８×１０-3ｓｃｃ
ｍ、Ｈ2については３．０ｓｌｍとし、基板温度１５２
０℃で１２０分間堆積させる。このような成長条件によ
って成長されたｐ型ＳｉＣ成長層３２のアクセプタ密度
は７〜９×１０16／ｃｍ3、膜厚は５μｍである。ま
た、ＣＶＤ法によるｎ型ＳｉＣ成長層３９の主な成長条
件は、以下の通りである。導入する気体流量を、ＳｉＨ
4については０．１５ｓｃｃｍ、Ｃ3Ｈ8については０．
１０ｓｃｃｍ、Ｎ2については４×１０-3ｓｃｃｍ、Ｈ2
については３．０ｓｌｍとし、基板温度１５２０℃で１
５分間堆積させる。ｎ型ＳｉＣ成長層３９のドナー密度
は、２×１０-16／ｃｍ3、膜厚は０．３μｍである。ノ
ーマリーオフを実現するためには、ゲートがゼロバイア
ス状態において、このｎ型ＳｉＣ成長層３９が完全に空
乏化するように設計することが好ましい。
て説明する。まず、改良レーリー法によって成長したイ
ンゴットをスライスし、鏡面研磨することによって作製
されたｐ型ＳｉＣ基板３１上に、ＣＶＤ法によってＡｌ
ドープｐ型ＳｉＣ層３２、Ｎドープｎ型ＳｉＣ層３９を
連続してエピタキシャル成長させる。ここで用いられる
ｐ型ＳｉＣ基板３１は、｛０３−３８｝面が露出した４
Ｈ型ポリタイプのＳｉＣ単結晶であり、ショットキー障
壁の容量電圧特性から求めた実効アクセプタ密度は２〜
４×１０18／ｃｍ3、厚さは３８０〜４２０μｍであ
る。ＣＶＤ法によるｐ型ＳｉＣ成長層３２の主な成長条
件は、以下の通りである。導入する気体流量を、ＳｉＨ
4については０．３ｓｃｃｍ、Ｃ3Ｈ8については０．２
５ｓｃｃｍ、Ａｌ(ＣＨ3)3については８×１０-3ｓｃｃ
ｍ、Ｈ2については３．０ｓｌｍとし、基板温度１５２
０℃で１２０分間堆積させる。このような成長条件によ
って成長されたｐ型ＳｉＣ成長層３２のアクセプタ密度
は７〜９×１０16／ｃｍ3、膜厚は５μｍである。ま
た、ＣＶＤ法によるｎ型ＳｉＣ成長層３９の主な成長条
件は、以下の通りである。導入する気体流量を、ＳｉＨ
4については０．１５ｓｃｃｍ、Ｃ3Ｈ8については０．
１０ｓｃｃｍ、Ｎ2については４×１０-3ｓｃｃｍ、Ｈ2
については３．０ｓｌｍとし、基板温度１５２０℃で１
５分間堆積させる。ｎ型ＳｉＣ成長層３９のドナー密度
は、２×１０-16／ｃｍ3、膜厚は０．３μｍである。ノ
ーマリーオフを実現するためには、ゲートがゼロバイア
ス状態において、このｎ型ＳｉＣ成長層３９が完全に空
乏化するように設計することが好ましい。
【００２５】次に、ｎ型ＳｉＣ成長層３９にＰイオンを
注入して、ソース領域３４及びドレイン領域３５を形成
する。Ｐイオン注入は１８０ｋｅＶ、１１０ｋｅＶ、６
０ｋｅＶ、３０ｋｅＶの４段階で行い、総ドーズ量は２
×１０15／ｃｍ2である。イオン注入は室温で行い、注
入イオン活性化のための熱処理はアルゴンガス雰囲気中
で、１６００℃、３０分の条件で行う。
注入して、ソース領域３４及びドレイン領域３５を形成
する。Ｐイオン注入は１８０ｋｅＶ、１１０ｋｅＶ、６
０ｋｅＶ、３０ｋｅＶの４段階で行い、総ドーズ量は２
×１０15／ｃｍ2である。イオン注入は室温で行い、注
入イオン活性化のための熱処理はアルゴンガス雰囲気中
で、１６００℃、３０分の条件で行う。
【００２６】続いて、以上の工程によって加工された基
板をＲＣＡ洗浄した後、ＨＦデイップする。その後、ド
ライ酸化により、ｎ型ＳｉＣ成長層３９上に酸化膜３３
を形成する。酸化膜３３を形成するための酸化条件は、
１１５０℃、２５分であり、形成されるゲート酸化膜３
３の厚さは４６〜５２ｎｍである。
板をＲＣＡ洗浄した後、ＨＦデイップする。その後、ド
ライ酸化により、ｎ型ＳｉＣ成長層３９上に酸化膜３３
を形成する。酸化膜３３を形成するための酸化条件は、
１１５０℃、２５分であり、形成されるゲート酸化膜３
３の厚さは４６〜５２ｎｍである。
【００２７】次に、ソース領域３４及びドレイン領域３
４のそれぞれに接するようにして、酸化膜３３を貫通す
るソース電極３６及びドレイン電極３７を取り付ける。
また、ゲート電極３８をソース電極３６とドレイン電極
３７の間の酸化膜３３上に取り付ける。ソース電極３６
及びドレイン電極３７には、チタン/アルミ（Ｔｉ:３０
ｎｍ、Ａｌ:２５０ｎｍ）を用い、８００℃で３０分間
の熱処理を施した。ゲート電極３８にはＡｌ（厚さ２０
０ｎｍ）を用い、ゲート電極３８形成後、フォーミング
ガス（Ｈ2／Ｎ2）中で４５０℃、１０分間の熱処理を行
った。これらの選択的イオン注入用マスクや電極金属の
パターニングには、フォトリソグラフィ技術を用いる。
４のそれぞれに接するようにして、酸化膜３３を貫通す
るソース電極３６及びドレイン電極３７を取り付ける。
また、ゲート電極３８をソース電極３６とドレイン電極
３７の間の酸化膜３３上に取り付ける。ソース電極３６
及びドレイン電極３７には、チタン/アルミ（Ｔｉ:３０
ｎｍ、Ａｌ:２５０ｎｍ）を用い、８００℃で３０分間
の熱処理を施した。ゲート電極３８にはＡｌ（厚さ２０
０ｎｍ）を用い、ゲート電極３８形成後、フォーミング
ガス（Ｈ2／Ｎ2）中で４５０℃、１０分間の熱処理を行
った。これらの選択的イオン注入用マスクや電極金属の
パターニングには、フォトリソグラフィ技術を用いる。
【００２８】以下、上記製造方法によって製造されたＭ
ＯＳＦＥＴ３０の特性に関する実験結果について説明す
る。第１実施形態の場合と同様に、ＳｉＣ成長層の｛０
００１｝面から８°傾いた面を積層して製造したＭＯＳ
ＦＥＴと比較する（第１実施形態の場合と同様に、それ
ぞれを「４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴ」「４Ｈ
ＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ」という）。なお、
４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴの製造方法は、４
ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ３０の製造方法と
基本的に同じであるが、ｐ型ＳｉＣ成長層を成長させる
際に導入するＡｌ(ＣＨ3)3の流量が１×１０-3ｓｃｃｍ
である点、ｎ型成長層を成長させる際に導入するＮ2の
流量が２×１０-2ｓｃｃｍである点、酸化膜の酸化時間
が３時間である点が異なる。
ＯＳＦＥＴ３０の特性に関する実験結果について説明す
る。第１実施形態の場合と同様に、ＳｉＣ成長層の｛０
００１｝面から８°傾いた面を積層して製造したＭＯＳ
ＦＥＴと比較する（第１実施形態の場合と同様に、それ
ぞれを「４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴ」「４Ｈ
ＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ」という）。なお、
４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴの製造方法は、４
ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ３０の製造方法と
基本的に同じであるが、ｐ型ＳｉＣ成長層を成長させる
際に導入するＡｌ(ＣＨ3)3の流量が１×１０-3ｓｃｃｍ
である点、ｎ型成長層を成長させる際に導入するＮ2の
流量が２×１０-2ｓｃｃｍである点、酸化膜の酸化時間
が３時間である点が異なる。
【００２９】図６は、それぞれのＭＯＳＦＥＴのドレイ
ン特性を示す図である。図６に示されるように、いずれ
のＭＯＳＦＥＴについてもドレイン特性には明確な線形
領域と飽和領域が見られ、ＭＯＳＦＥＴとしての動作が
確認された。図７は、ゲート特性から求めた線形領域で
の実効チャネル移動度のゲート電圧依存性を示す図であ
る。４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴでは、蓄積型
の構造にすることによってチャネル移動度が反転型のＭ
ＯＳＦＥＴ（例えば、第１実施形態に係るＭＯＳＦＥ
Ｔ）の５〜１０ｃｍ2／Ｖｓ程度から、４０〜６０ｃｍ2
／Ｖｓにまで増大した。しかしながら、このときのしき
い値電圧は０．６Ｖと小さかった。また、このＭＯＳＦ
ＥＴのしきい値電圧を１５０℃の高温において測定する
と、しきい値電圧は−１．５Ｖと負にシフトし、ノーマ
リーオンの特性になった。実際のデバイスは自己発熱に
よって１００℃以上の温度に加熱されるので、この高温
におけるノーマリーオン特性は実用上、大きな問題とな
る。一方、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ３０
ではチャネル移動度が１００〜１２０ｃｍ2／Ｖｓと高
く、室温でのしきい値電圧は１．８Ｖとなった。また、
この４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ３０を１５
０℃に昇温しても、しきい値電圧は１．４Ｖと正に留ま
っており、実用上問題のない優れた特性が得られた。
ン特性を示す図である。図６に示されるように、いずれ
のＭＯＳＦＥＴについてもドレイン特性には明確な線形
領域と飽和領域が見られ、ＭＯＳＦＥＴとしての動作が
確認された。図７は、ゲート特性から求めた線形領域で
の実効チャネル移動度のゲート電圧依存性を示す図であ
る。４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴでは、蓄積型
の構造にすることによってチャネル移動度が反転型のＭ
ＯＳＦＥＴ（例えば、第１実施形態に係るＭＯＳＦＥ
Ｔ）の５〜１０ｃｍ2／Ｖｓ程度から、４０〜６０ｃｍ2
／Ｖｓにまで増大した。しかしながら、このときのしき
い値電圧は０．６Ｖと小さかった。また、このＭＯＳＦ
ＥＴのしきい値電圧を１５０℃の高温において測定する
と、しきい値電圧は−１．５Ｖと負にシフトし、ノーマ
リーオンの特性になった。実際のデバイスは自己発熱に
よって１００℃以上の温度に加熱されるので、この高温
におけるノーマリーオン特性は実用上、大きな問題とな
る。一方、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ３０
ではチャネル移動度が１００〜１２０ｃｍ2／Ｖｓと高
く、室温でのしきい値電圧は１．８Ｖとなった。また、
この４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ３０を１５
０℃に昇温しても、しきい値電圧は１．４Ｖと正に留ま
っており、実用上問題のない優れた特性が得られた。
【００３０】（第４実施形態）次に、第４実施形態に係
るＭＯＳＦＥＴ４０について説明する。図８は、ＭＯＳ
ＦＥＴ４０の構成を示す断面図である。ＭＯＳＦＥＴ４
０は、ｎチャネル横型ＲＥＳＵＲＦ（Reduced Surface
Field）ＭＯＳＦＥＴである。ＲＥＳＵＲＦ構造はＳｉ
の横型パワーＭＯＳＦＥＴの分野で広く使われているも
ので、表面の薄いドリフト層（ＲＥＳＵＲＦ領域）を空
乏化させることによって電界分布を均一化させ、横型デ
バイスでも容易に高い耐圧を達成できるものである。Ｍ
ＯＳＦＥＴ４０は、ｐ型ＳｉＣ基板４１と、ｐ型ＳｉＣ
基板４１上に積層されたｐ型ＳｉＣ成長層４２と、ｐ型
成長層４２上に積層された酸化膜４３と、酸化膜４３上
に設けられたゲート電極４８と、ゲート電極４８を挟む
ようにして設けられたソース電極４６及びドレイン電極
４７とを有している。ｐ型ＳｉＣ成長層４２と酸化膜４
３との界面におけるｐ型ＳｉＣ成長層４２の面方位は
｛０３−３８｝となっている。ｐ型ＳｉＣ成長層４２の
表層付近には、Ｐイオンが注入されたソース領域４４、
ドレイン領域４５が形成されている。そして、ドレイン
領域４５を取り囲むようにして、Ｎイオンを注入したＮ
イオン注入領域（ＲＥＳＵＲＦ領域）４９が形成されて
いる。ソース電極４６及びドレイン電極４７は、Ｎｉ／
Ａｌによって構成され、ゲート電極４８はＡｌによって
構成されている。ソース電極４６及びドレイン電極４７
は、それぞれ酸化膜４３を貫通してソース領域４４及び
ドレイン領域４５に接している。
るＭＯＳＦＥＴ４０について説明する。図８は、ＭＯＳ
ＦＥＴ４０の構成を示す断面図である。ＭＯＳＦＥＴ４
０は、ｎチャネル横型ＲＥＳＵＲＦ（Reduced Surface
Field）ＭＯＳＦＥＴである。ＲＥＳＵＲＦ構造はＳｉ
の横型パワーＭＯＳＦＥＴの分野で広く使われているも
ので、表面の薄いドリフト層（ＲＥＳＵＲＦ領域）を空
乏化させることによって電界分布を均一化させ、横型デ
バイスでも容易に高い耐圧を達成できるものである。Ｍ
ＯＳＦＥＴ４０は、ｐ型ＳｉＣ基板４１と、ｐ型ＳｉＣ
基板４１上に積層されたｐ型ＳｉＣ成長層４２と、ｐ型
成長層４２上に積層された酸化膜４３と、酸化膜４３上
に設けられたゲート電極４８と、ゲート電極４８を挟む
ようにして設けられたソース電極４６及びドレイン電極
４７とを有している。ｐ型ＳｉＣ成長層４２と酸化膜４
３との界面におけるｐ型ＳｉＣ成長層４２の面方位は
｛０３−３８｝となっている。ｐ型ＳｉＣ成長層４２の
表層付近には、Ｐイオンが注入されたソース領域４４、
ドレイン領域４５が形成されている。そして、ドレイン
領域４５を取り囲むようにして、Ｎイオンを注入したＮ
イオン注入領域（ＲＥＳＵＲＦ領域）４９が形成されて
いる。ソース電極４６及びドレイン電極４７は、Ｎｉ／
Ａｌによって構成され、ゲート電極４８はＡｌによって
構成されている。ソース電極４６及びドレイン電極４７
は、それぞれ酸化膜４３を貫通してソース領域４４及び
ドレイン領域４５に接している。
【００３１】次に、ＭＯＳＦＥＴ４０の製造方法につい
て説明する。まず、改良レーリー法によって成長したイ
ンゴットをスライスし、鏡面研磨することによって作製
されたｐ型ＳｉＣ基板上４１に、ＣＶＤ法によってアル
ミドープｐ型ＳｉＣ層をエピタキシャル成長させる。こ
こで用いられるｐ型ＳｉＣ基板４１は、｛０３−３８｝
面が露出した４Ｈ型ポリタイプのＳｉＣ単結晶であり、
ショットキー障壁の容量電圧特性から求めた実効アクセ
プタ密度は５〜８×１０18／ｃｍ3、厚さは３２０〜４
００μｍである。ＣＶＤ法によるエピタキシャル成長
は、導入する気体流量をＳｉＨ4については０．７５ｓ
ｃｃｍ、Ｃ3Ｈ8については０．７５ｓｃｃｍ、Ａｌ(Ｃ
Ｈ3)3については２×１０-3ｓｃｃｍ、Ｈ2については
６．０ｓｌｍとし、基板温度１５５０℃で１６０分間行
う。このような条件によって成長されたｐ型ＳｉＣ成長
層４２のアクセプタ密度は５〜６×１０15／ｃｍ3、膜
厚は１５μｍである。
て説明する。まず、改良レーリー法によって成長したイ
ンゴットをスライスし、鏡面研磨することによって作製
されたｐ型ＳｉＣ基板上４１に、ＣＶＤ法によってアル
ミドープｐ型ＳｉＣ層をエピタキシャル成長させる。こ
こで用いられるｐ型ＳｉＣ基板４１は、｛０３−３８｝
面が露出した４Ｈ型ポリタイプのＳｉＣ単結晶であり、
ショットキー障壁の容量電圧特性から求めた実効アクセ
プタ密度は５〜８×１０18／ｃｍ3、厚さは３２０〜４
００μｍである。ＣＶＤ法によるエピタキシャル成長
は、導入する気体流量をＳｉＨ4については０．７５ｓ
ｃｃｍ、Ｃ3Ｈ8については０．７５ｓｃｃｍ、Ａｌ(Ｃ
Ｈ3)3については２×１０-3ｓｃｃｍ、Ｈ2については
６．０ｓｌｍとし、基板温度１５５０℃で１６０分間行
う。このような条件によって成長されたｐ型ＳｉＣ成長
層４２のアクセプタ密度は５〜６×１０15／ｃｍ3、膜
厚は１５μｍである。
【００３２】次に、ＲＥＳＵＲＦ領域形成のために、ｐ
型ＳｉＣ成長層４２にＮイオンを注入して深さ０．５μ
ｍ、ドナー密度約１×１０17／ｃｍ3のｎ型領域４９を
作製する。Ｎイオン注入は２６０ｋｅＶ、１８０ｋｅ
Ｖ、１１０ｋｅＶ、６０ｋｅＶ、３０ｋｅＶ、１０ｋｅ
Ｖの６段階で行い、総ドーズ量は４．５×１０12／ｃｍ
2である。
型ＳｉＣ成長層４２にＮイオンを注入して深さ０．５μ
ｍ、ドナー密度約１×１０17／ｃｍ3のｎ型領域４９を
作製する。Ｎイオン注入は２６０ｋｅＶ、１８０ｋｅ
Ｖ、１１０ｋｅＶ、６０ｋｅＶ、３０ｋｅＶ、１０ｋｅ
Ｖの６段階で行い、総ドーズ量は４．５×１０12／ｃｍ
2である。
【００３３】続いて、ｐ型ＳｉＣ成長層４２にＰイオン
を注入してソース領域４４を形成し、ＲＥＳＵＲＦ領域
４９にＰイオンを注入してドレイン領域４５を形成す
る。Ｐイオン注入は１８０ｋｅＶ、１１０ｋｅＶ、６０
ｋｅＶ、３０ｋｅＶの４段階で行い、総ドーズ量は２×
１０15／ｃｍ2である。Ｎイオン及びＰイオンの注入は
ともに室温で行う。イオン注入のマスクには、Ａｌ（厚
さ４μｍ）、あるいはＣＶＤにより形成したＳｉＯ2膜
(厚さ５μｍ)を用いる。注入イオン活性化のための熱処
理はアルゴンガス雰囲気中１５００℃、３０分の条件で
行う。ＲＥＳＵＲＦ領域の長さは１０μｍ、チャネル長
は２μｍである。
を注入してソース領域４４を形成し、ＲＥＳＵＲＦ領域
４９にＰイオンを注入してドレイン領域４５を形成す
る。Ｐイオン注入は１８０ｋｅＶ、１１０ｋｅＶ、６０
ｋｅＶ、３０ｋｅＶの４段階で行い、総ドーズ量は２×
１０15／ｃｍ2である。Ｎイオン及びＰイオンの注入は
ともに室温で行う。イオン注入のマスクには、Ａｌ（厚
さ４μｍ）、あるいはＣＶＤにより形成したＳｉＯ2膜
(厚さ５μｍ)を用いる。注入イオン活性化のための熱処
理はアルゴンガス雰囲気中１５００℃、３０分の条件で
行う。ＲＥＳＵＲＦ領域の長さは１０μｍ、チャネル長
は２μｍである。
【００３４】続いて、ソース領域４４及びドレイン領域
４５が形成された基板をＲＣＡ洗浄した後、ＨＦデイッ
プする。その後、ウェット酸化により、ゲート酸化膜４
３を形成する。酸化膜４３を形成するための酸化条件
は、１１５０℃、１５分であり、形成されるゲート酸化
膜の厚さは４８〜５４ｎｍである。ゲート酸化のあと、
減圧ＣＶＤ法によって基板温度８５０℃で厚さ約１μｍ
のフィールド酸化膜（ＳｉＯ2）を堆積させる。
４５が形成された基板をＲＣＡ洗浄した後、ＨＦデイッ
プする。その後、ウェット酸化により、ゲート酸化膜４
３を形成する。酸化膜４３を形成するための酸化条件
は、１１５０℃、１５分であり、形成されるゲート酸化
膜の厚さは４８〜５４ｎｍである。ゲート酸化のあと、
減圧ＣＶＤ法によって基板温度８５０℃で厚さ約１μｍ
のフィールド酸化膜（ＳｉＯ2）を堆積させる。
【００３５】次に、酸化膜４３を貫通させ、ソース領域
４４及びドレイン領域４５のそれぞれに接するようにし
て、ソース電極４６及びドレイン電極４７を取り付け
る。また、ゲート電極４８をソース電極４６とドレイン
電極４７の間の酸化膜４３上に取り付ける。ソース電極
４６及びドレイン電極４７には、ニッケル/アルミ（Ｎ
ｉ：２００ｎｍＡｌ: ８５０ｎｍ)を用い、９００℃で
１５分間の熱処理を施す。ゲート電極４８にはＡｌ（厚
さ３００ｎｍ）を用い、各電極４６〜４８形成後、フォ
ーミングガス（Ｈ2／Ｎ2）中で４５０℃、１０分間の熱
処理を行う。なお、ゲート電極４８の端部、およびドレ
イン電極４７の端部における電界集中を緩和させるため
に、酸化膜４３の上に電極４７，４８を一部重ねるフィ
ールドプレート構造を採用した（図８参照）。酸化膜４
３上の電極重なり領域の幅は、それぞれ約２μｍであ
る。これらの選択的イオン注入用マスクや電極金属のパ
ターニングには、フォトリソグラフィ技術を用いる。こ
の横型ＭＯＳＦＥＴ４０の総チャネル幅は３．２ｍｍ、
活性領域の面積は６×１０-4／ｃｍ2である。
４４及びドレイン領域４５のそれぞれに接するようにし
て、ソース電極４６及びドレイン電極４７を取り付け
る。また、ゲート電極４８をソース電極４６とドレイン
電極４７の間の酸化膜４３上に取り付ける。ソース電極
４６及びドレイン電極４７には、ニッケル/アルミ（Ｎ
ｉ：２００ｎｍＡｌ: ８５０ｎｍ)を用い、９００℃で
１５分間の熱処理を施す。ゲート電極４８にはＡｌ（厚
さ３００ｎｍ）を用い、各電極４６〜４８形成後、フォ
ーミングガス（Ｈ2／Ｎ2）中で４５０℃、１０分間の熱
処理を行う。なお、ゲート電極４８の端部、およびドレ
イン電極４７の端部における電界集中を緩和させるため
に、酸化膜４３の上に電極４７，４８を一部重ねるフィ
ールドプレート構造を採用した（図８参照）。酸化膜４
３上の電極重なり領域の幅は、それぞれ約２μｍであ
る。これらの選択的イオン注入用マスクや電極金属のパ
ターニングには、フォトリソグラフィ技術を用いる。こ
の横型ＭＯＳＦＥＴ４０の総チャネル幅は３．２ｍｍ、
活性領域の面積は６×１０-4／ｃｍ2である。
【００３６】以下、上記製造方法によって製造されたＭ
ＯＳＦＥＴ４０の特性に関する実験結果について説明す
る。第１実施形態の場合と同様に、ＳｉＣ成長層の｛０
００１｝面から８°傾いた面に酸化膜を積層して製造し
たＭＯＳＦＥＴと比較する（第１実施形態の場合と同様
に、それぞれを「４ＨＳｉＣ｛０００１｝ＭＯＳＦＥ
Ｔ」「４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ」とい
う）。なお、４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴの製
造方法は、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ４０
の製造方法と基本的に同じであるが、ｐ型ＳｉＣ成長層
４２を成長させる際に導入するＡｌ(ＣＨ3)3の流量が４
×１０-4ｓｃｃｍである点、酸化膜４３の酸化時間が２
時間である点が異なる。
ＯＳＦＥＴ４０の特性に関する実験結果について説明す
る。第１実施形態の場合と同様に、ＳｉＣ成長層の｛０
００１｝面から８°傾いた面に酸化膜を積層して製造し
たＭＯＳＦＥＴと比較する（第１実施形態の場合と同様
に、それぞれを「４ＨＳｉＣ｛０００１｝ＭＯＳＦＥ
Ｔ」「４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ」とい
う）。なお、４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴの製
造方法は、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ４０
の製造方法と基本的に同じであるが、ｐ型ＳｉＣ成長層
４２を成長させる際に導入するＡｌ(ＣＨ3)3の流量が４
×１０-4ｓｃｃｍである点、酸化膜４３の酸化時間が２
時間である点が異なる。
【００３７】図９は、低ドレイン電圧領域におけるＭＯ
ＳＦＥＴの典型的なドレイン特性を示す図、図１０は、
高ドレイン電圧領域におけるにＭＯＳＦＥＴの典型的な
ドレイン特性を示す図である。４ＨＳｉＣ｛０３−３
８｝ＭＯＳＦＥＴ４０、４ＨＳｉＣ｛０００１｝ＭＯＳ
ＦＥＴは共に明確な線形領域と飽和領域が見られ、ＭＯ
ＳＦＥＴとして動作することが確認されたが、その特性
に大きな差が見られた。４ＨＳｉＣ｛０００１｝ＭＯＳ
ＦＥＴは、ゲート電圧を１５Ｖまで増してもドレイン電
流が１ｍＡ以下に留まっている。一方、４ＨＳｉＣ｛０
３−３８｝ＭＯＳＦＥＴ４０は、比較的小さいゲート電
圧、ドレイン電圧で６０ｍＡ（１００Ａ／ｃｍ2）以上
のドレイン電流が流れ、ゲート電圧１５Ｖのときには、
ドレイン電圧４．８Ｖで６０ｍＡ（１００Ａ／ｃｍ2）
のドレイン電流が流れた。この特性からオン抵抗を見積
もると４８ｍΩｃｍ2となり、非常に良好な値が得られ
た。ちなみに、４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴで
は、オン抵抗が１３００ｍΩｃｍ2と大きかった。この
ようなオン抵抗の差異は、４ＨＳｉＣ｛０３−３８｝を
用いることによってＭＯＳチャネル移動度が大幅に向上
したことに起因するものである。すなわち、４ＨＳｉＣ
｛０００１｝ＭＯＳＦＥＴではチャネル移動度が極めて
低いために、オン抵抗がドリフト領域（この場合はＲＥ
ＳＵＲＦ領域）の抵抗ではなく、チャネル抵抗によって
支配されてしまう。
ＳＦＥＴの典型的なドレイン特性を示す図、図１０は、
高ドレイン電圧領域におけるにＭＯＳＦＥＴの典型的な
ドレイン特性を示す図である。４ＨＳｉＣ｛０３−３
８｝ＭＯＳＦＥＴ４０、４ＨＳｉＣ｛０００１｝ＭＯＳ
ＦＥＴは共に明確な線形領域と飽和領域が見られ、ＭＯ
ＳＦＥＴとして動作することが確認されたが、その特性
に大きな差が見られた。４ＨＳｉＣ｛０００１｝ＭＯＳ
ＦＥＴは、ゲート電圧を１５Ｖまで増してもドレイン電
流が１ｍＡ以下に留まっている。一方、４ＨＳｉＣ｛０
３−３８｝ＭＯＳＦＥＴ４０は、比較的小さいゲート電
圧、ドレイン電圧で６０ｍＡ（１００Ａ／ｃｍ2）以上
のドレイン電流が流れ、ゲート電圧１５Ｖのときには、
ドレイン電圧４．８Ｖで６０ｍＡ（１００Ａ／ｃｍ2）
のドレイン電流が流れた。この特性からオン抵抗を見積
もると４８ｍΩｃｍ2となり、非常に良好な値が得られ
た。ちなみに、４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴで
は、オン抵抗が１３００ｍΩｃｍ2と大きかった。この
ようなオン抵抗の差異は、４ＨＳｉＣ｛０３−３８｝を
用いることによってＭＯＳチャネル移動度が大幅に向上
したことに起因するものである。すなわち、４ＨＳｉＣ
｛０００１｝ＭＯＳＦＥＴではチャネル移動度が極めて
低いために、オン抵抗がドリフト領域（この場合はＲＥ
ＳＵＲＦ領域）の抵抗ではなく、チャネル抵抗によって
支配されてしまう。
【００３８】次に、ゲート電圧０Ｖ時（オフ状態）のド
レイン耐圧に着目すると、図１０に示されるように、４
ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴで８４０Ｖ、４ＨＳ
ｉＣ｛０３−３８｝ＭＯＳＦＥＴ４０で１０８０Ｖであ
り、４ＨＳｉＣＭＯＳＦＥＴの方が特性が優れていた。
これは、４ＨＳｉＣ｛０３−３８｝を用いることによっ
てデバイス活性領域となるＳｉＣエピタキシャル成長層
中の欠陥密度が低減されたからであると考えられる。実
際、ゲート電圧０Ｖ、ドレイン電圧６００Ｖ時のドレイ
ン漏れ電流は、４ＨＳｉＣ｛０００１｝で３５μA、４
ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ４０で０．６２μ
Ａであった。
レイン耐圧に着目すると、図１０に示されるように、４
ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴで８４０Ｖ、４ＨＳ
ｉＣ｛０３−３８｝ＭＯＳＦＥＴ４０で１０８０Ｖであ
り、４ＨＳｉＣＭＯＳＦＥＴの方が特性が優れていた。
これは、４ＨＳｉＣ｛０３−３８｝を用いることによっ
てデバイス活性領域となるＳｉＣエピタキシャル成長層
中の欠陥密度が低減されたからであると考えられる。実
際、ゲート電圧０Ｖ、ドレイン電圧６００Ｖ時のドレイ
ン漏れ電流は、４ＨＳｉＣ｛０００１｝で３５μA、４
ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ４０で０．６２μ
Ａであった。
【００３９】（第５実施形態）次に、第５実施形態に係
るＭＯＳＦＥＴ５０について説明する。図１１は、第５
実施形態に係るＭＯＳＦＥＴ５０を示す断面図である。
第５実施形態に係るＭＯＳＦＥＴ５０は、ｎチャネル縦
型ＤＩ(Double Implanted)ＭＯＳＦＥＴである。
るＭＯＳＦＥＴ５０について説明する。図１１は、第５
実施形態に係るＭＯＳＦＥＴ５０を示す断面図である。
第５実施形態に係るＭＯＳＦＥＴ５０は、ｎチャネル縦
型ＤＩ(Double Implanted)ＭＯＳＦＥＴである。
【００４０】次に、ＭＯＳＦＥＴ５０の製造方法につい
て説明する。縦型のＳｉパワーＭＯＳＦＥＴは二重拡散
などのプロセスによって作製されるが、ＳｉＣではドー
パント不純物の拡散係数が極めて小さいので、イオン注
入によってｐ型ウェル、n型ソースなどを形成する必要
がある。この構造では、イオン注入によって形成したｐ
型領域とエピタキシャル成長によって形成したn型ドリ
フト層のｐｎ接合によって耐圧を維持する。
て説明する。縦型のＳｉパワーＭＯＳＦＥＴは二重拡散
などのプロセスによって作製されるが、ＳｉＣではドー
パント不純物の拡散係数が極めて小さいので、イオン注
入によってｐ型ウェル、n型ソースなどを形成する必要
がある。この構造では、イオン注入によって形成したｐ
型領域とエピタキシャル成長によって形成したn型ドリ
フト層のｐｎ接合によって耐圧を維持する。
【００４１】まず、改良レーリー法によって成長したイ
ンゴットをスライスし、鏡面研磨することによって作製
されたｎ型ＳｉＣ基板５１上に、ＣＶＤ法によって窒素
ドープｎ型ＳｉＣ層５２をエピタキシャル成長させる。
ＳｉＣ成長層５２はバッファ層５２ａとドリフト層５２
ｂからなり、バッファ層５２ａはドナー密度１〜５×１
０17／ｃｍ3、膜厚は２μm、ドリフト層５２ｂはドナー
密度５〜６×１０15／ｃｍ3、膜厚は１５μmである。こ
こで用いられるｎ型ＳｉＣ基板５１は、｛０３−３８｝
面が露出した４Ｈ型ポリタイプのＳｉＣ単結晶であり、
ホール効果測定によって求めたキャリア密度は８〜９×
１０18／ｃｍ3、厚さは１６０〜２１０μｍである。こ
のデバイスでは縦方向に電流を流すため、基板の抵抗を
下げ、かつ薄い基板を用いるのが有効である。ここで、
ＣＶＤ法によるｎ型ＳｉＣ成長層（バッファ層）５２ａ
の主な成長条件は、以下の通りである。導入する気体流
量を、ＳｉＨ4については０．３ｓｃｃｍ、Ｃ3Ｈ8につ
いては０．３０ｓｃｃｍ、Ｎ2については１×１０-2ｓ
ｃｃｍ、Ｈ2については３．０ｓｌｍとし、基板温度１
５５０℃で４５分間堆積させる。また、ＣＶＤ法による
ｎ型ＳｉＣ成長層（ドリフト層）５２ｂの主な成長条件
は、以下の通りである。導入する気体流量を、ＳｉＨ4
については０．５０ｓｃｃｍ、Ｃ3Ｈ8については０．５
０ｓｃｃｍ、Ｎ2については２×１０-4ｓｃｃｍ、Ｈ2に
ついては３．０ｓｌｍとし、基板温度１５５０℃、で２
８０分間堆積させる。
ンゴットをスライスし、鏡面研磨することによって作製
されたｎ型ＳｉＣ基板５１上に、ＣＶＤ法によって窒素
ドープｎ型ＳｉＣ層５２をエピタキシャル成長させる。
ＳｉＣ成長層５２はバッファ層５２ａとドリフト層５２
ｂからなり、バッファ層５２ａはドナー密度１〜５×１
０17／ｃｍ3、膜厚は２μm、ドリフト層５２ｂはドナー
密度５〜６×１０15／ｃｍ3、膜厚は１５μmである。こ
こで用いられるｎ型ＳｉＣ基板５１は、｛０３−３８｝
面が露出した４Ｈ型ポリタイプのＳｉＣ単結晶であり、
ホール効果測定によって求めたキャリア密度は８〜９×
１０18／ｃｍ3、厚さは１６０〜２１０μｍである。こ
のデバイスでは縦方向に電流を流すため、基板の抵抗を
下げ、かつ薄い基板を用いるのが有効である。ここで、
ＣＶＤ法によるｎ型ＳｉＣ成長層（バッファ層）５２ａ
の主な成長条件は、以下の通りである。導入する気体流
量を、ＳｉＨ4については０．３ｓｃｃｍ、Ｃ3Ｈ8につ
いては０．３０ｓｃｃｍ、Ｎ2については１×１０-2ｓ
ｃｃｍ、Ｈ2については３．０ｓｌｍとし、基板温度１
５５０℃で４５分間堆積させる。また、ＣＶＤ法による
ｎ型ＳｉＣ成長層（ドリフト層）５２ｂの主な成長条件
は、以下の通りである。導入する気体流量を、ＳｉＨ4
については０．５０ｓｃｃｍ、Ｃ3Ｈ8については０．５
０ｓｃｃｍ、Ｎ2については２×１０-4ｓｃｃｍ、Ｈ2に
ついては３．０ｓｌｍとし、基板温度１５５０℃、で２
８０分間堆積させる。
【００４２】次に、ｐ型ウェル領域５３を形成するため
にＡｌイオンを注入して深さ０．７μｍ、アクセプタ密
度約０．５〜３×１０17／ｃｍ3のｐ型ウェル領域５３
を形成する。Ａｌイオン注入は５６０ｋｅＶ、４２０ｋ
ｅＶ、３００ｋｅＶ、１８０ｋｅＶ、１００ｋｅＶ、５
０ｋｅＶの６段階で行い、総ドーズ量は１．４×１０ 13
／ｃｍ2である。このとき、ｐ型ウェル領域５３の深い
領域は接合近傍での電界集中を緩和するために１０17／
ｃｍ3以上の密度、浅い領域はｎ型反転層を得るための
しきい値電圧を低減し、かつ高いチャネル移動度を得る
ために１０16／ｃｍ3台のドーパント密度になるように
設計して作製する。次に、ｐ型ウェル領域５３にＰイオ
ンを注入してソース領域５４及びドレイン領域５５を形
成する。Ｐイオン注入は１８０ｋｅＶ、１１０ｋｅＶ、
６０ｋｅＶ、３０ｋｅＶの４段階で行い、総ドーズ量は
２×１０15／ｃｍ2である。Ａｌイオン及びＰイオンの
注入は、ともに室温で行う。また、デバイス端部での絶
縁破壊を抑制するために、活性領域の周囲に幅１５０μ
ｍ、深さ０．７μｍのｐ型ガードリングを設けた。ガー
ドリングはホウ素（Ｂ）イオン注入により形成した。Ｂ
イオン注入のエネルギーは３０〜３６０ｋｅＶで総ドー
ズ量は１．２×１０13／ｃｍ2である。イオン注入のマ
スクには、Ａｌ（厚さ５μｍ）、あるいはＣＶＤにより
形成したＳｉＯ2膜(厚さ６μｍ)を用いた。注入イオン
活性化のための熱処理はアルゴンガス雰囲気中１６００
℃、３０分の条件で行った。チャネル長は２μｍ、セル
ピッチ（ストライプ構造）は２２μｍである。
にＡｌイオンを注入して深さ０．７μｍ、アクセプタ密
度約０．５〜３×１０17／ｃｍ3のｐ型ウェル領域５３
を形成する。Ａｌイオン注入は５６０ｋｅＶ、４２０ｋ
ｅＶ、３００ｋｅＶ、１８０ｋｅＶ、１００ｋｅＶ、５
０ｋｅＶの６段階で行い、総ドーズ量は１．４×１０ 13
／ｃｍ2である。このとき、ｐ型ウェル領域５３の深い
領域は接合近傍での電界集中を緩和するために１０17／
ｃｍ3以上の密度、浅い領域はｎ型反転層を得るための
しきい値電圧を低減し、かつ高いチャネル移動度を得る
ために１０16／ｃｍ3台のドーパント密度になるように
設計して作製する。次に、ｐ型ウェル領域５３にＰイオ
ンを注入してソース領域５４及びドレイン領域５５を形
成する。Ｐイオン注入は１８０ｋｅＶ、１１０ｋｅＶ、
６０ｋｅＶ、３０ｋｅＶの４段階で行い、総ドーズ量は
２×１０15／ｃｍ2である。Ａｌイオン及びＰイオンの
注入は、ともに室温で行う。また、デバイス端部での絶
縁破壊を抑制するために、活性領域の周囲に幅１５０μ
ｍ、深さ０．７μｍのｐ型ガードリングを設けた。ガー
ドリングはホウ素（Ｂ）イオン注入により形成した。Ｂ
イオン注入のエネルギーは３０〜３６０ｋｅＶで総ドー
ズ量は１．２×１０13／ｃｍ2である。イオン注入のマ
スクには、Ａｌ（厚さ５μｍ）、あるいはＣＶＤにより
形成したＳｉＯ2膜(厚さ６μｍ)を用いた。注入イオン
活性化のための熱処理はアルゴンガス雰囲気中１６００
℃、３０分の条件で行った。チャネル長は２μｍ、セル
ピッチ（ストライプ構造）は２２μｍである。
【００４３】次に、上記工程によって加工された基板を
ＲＣＡ洗浄し、ＨＦデイップした後、ドライ酸化により
ゲート酸化膜５８を形成する。酸化条件は、１１５０
℃、２５分であり、ゲート酸化膜５８の厚さは、４４〜
５１ｎｍである。このゲート酸化膜５８を形成した後、
減圧ＣＶＤ法によって基板温度８５０℃で厚さ約１μｍ
の多結晶Ｓｉを堆積し、燐を８５０℃の拡散によりドー
ピングし、低抵抗ｎ型多結晶Ｓｉを形成する。
ＲＣＡ洗浄し、ＨＦデイップした後、ドライ酸化により
ゲート酸化膜５８を形成する。酸化条件は、１１５０
℃、２５分であり、ゲート酸化膜５８の厚さは、４４〜
５１ｎｍである。このゲート酸化膜５８を形成した後、
減圧ＣＶＤ法によって基板温度８５０℃で厚さ約１μｍ
の多結晶Ｓｉを堆積し、燐を８５０℃の拡散によりドー
ピングし、低抵抗ｎ型多結晶Ｓｉを形成する。
【００４４】次に、反応性イオンエッチングによってこ
の多結晶Ｓｉを部分的にエッチングしてゲート電極５９
を作製する。続いて、ゲート・ドレイン間の絶縁用のＳ
ｉＯ 2膜（厚さ約０．８μｍ）５８を基板温度５００℃
のプラズマＣＶＤ法によって堆積する。この後、裏面全
面にニッケル（Ｎｉ：２００ｎｍ）を蒸着し、ドレイン
電極６０を作製する。表面側のソース電極５６にはニッ
ケル/アルミ（Ｎｉ：１００ｎｍ／Ａｌ：４００ｎｍ）
を用い、両方の電極を９５０℃で１５分間の熱処理を施
すことによって良好なオーミック接触を得ることができ
る。これらの選択的イオン注入用マスクや電極金属のパ
ターニングには、フォトリソグラフィ技術を用いる。
の多結晶Ｓｉを部分的にエッチングしてゲート電極５９
を作製する。続いて、ゲート・ドレイン間の絶縁用のＳ
ｉＯ 2膜（厚さ約０．８μｍ）５８を基板温度５００℃
のプラズマＣＶＤ法によって堆積する。この後、裏面全
面にニッケル（Ｎｉ：２００ｎｍ）を蒸着し、ドレイン
電極６０を作製する。表面側のソース電極５６にはニッ
ケル/アルミ（Ｎｉ：１００ｎｍ／Ａｌ：４００ｎｍ）
を用い、両方の電極を９５０℃で１５分間の熱処理を施
すことによって良好なオーミック接触を得ることができ
る。これらの選択的イオン注入用マスクや電極金属のパ
ターニングには、フォトリソグラフィ技術を用いる。
【００４５】以下、上記製造方法によって製造されたＭ
ＯＳＦＥＴ５０の特性に関する実験結果について説明す
る。第１実施形態の場合と同様に、ＳｉＣ成長層の｛０
００１｝面を利用して製造したＭＯＳＦＥＴと比較する
（第１実施形態の場合と同様に、それぞれを「４ＨＳｉ
Ｃ｛０００１｝ＭＯＳＦＥＴ」「４ＨＳｉＣ｛０３−３
８｝ＭＯＳＦＥＴ」という）。なお、４ＨＳｉＣ｛００
０１｝ＭＯＳＦＥＴの製造方法は、４ＨＳｉＣ｛０３−
３８｝ＭＯＳＦＥＴ５０の製造方法と基本的に同じであ
るが、ｎ型ＳｉＣ成長層（バッファ層）５２ａを成長さ
せる際に導入するＮ2の流量が８×１０-3ｓｃｃｍであ
る点、ｎ型成長層（ドリフト層）５２ｂを成長させる際
に導入するＮ2の流量が２×１０-3ｓｃｃｍである点、
酸化膜５８の酸化時間が３時間である点が異なる。
ＯＳＦＥＴ５０の特性に関する実験結果について説明す
る。第１実施形態の場合と同様に、ＳｉＣ成長層の｛０
００１｝面を利用して製造したＭＯＳＦＥＴと比較する
（第１実施形態の場合と同様に、それぞれを「４ＨＳｉ
Ｃ｛０００１｝ＭＯＳＦＥＴ」「４ＨＳｉＣ｛０３−３
８｝ＭＯＳＦＥＴ」という）。なお、４ＨＳｉＣ｛００
０１｝ＭＯＳＦＥＴの製造方法は、４ＨＳｉＣ｛０３−
３８｝ＭＯＳＦＥＴ５０の製造方法と基本的に同じであ
るが、ｎ型ＳｉＣ成長層（バッファ層）５２ａを成長さ
せる際に導入するＮ2の流量が８×１０-3ｓｃｃｍであ
る点、ｎ型成長層（ドリフト層）５２ｂを成長させる際
に導入するＮ2の流量が２×１０-3ｓｃｃｍである点、
酸化膜５８の酸化時間が３時間である点が異なる。
【００４６】ここでは、縦型ＭＯＳＦＥＴの活性領域の
面積を４×１０-4ｃｍ2（２００μｍ角）から９×１０
-2ｃｍ-2（３ｍｍ角）まで変化させて特性を比較した。
図１２は低ドレイン電圧領域における縦型ＤＩＭＯＳＦ
ＥＴ（４００μｍ角）の典型的なドレイン特性を示す
図、図１３は高ドレイン電圧領域における縦型ＤＩＭＯ
ＳＦＥＴ（４００μｍ角）の典型的なドレイン特性を示
す図である。４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴ、４
ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ５０のドレイン特
性には、ともに明確な線形領域と飽和領域が見られ、Ｍ
ＯＳＦＥＴとして動作することが確認されたが、その特
性には大きな差が見られた。図１２に見られるように、
４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴは、ゲート電圧を
１５Ｖまで増してもドレイン電流が１０ｍＡ以下に留ま
っている。一方、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥ
Ｔ５０は、比較的小さいゲート電圧、ドレイン電圧で１
６０ｍＡ（１００Ａ／ｃｍ2）以上のドレイン電流が流
れ、ゲート電圧１５Ｖのときには、ドレイン電圧３．２
Ｖで１６０ｍＡ（１００Ａ／ｃｍ2）のドレイン電流が
流れた。この特性からオン抵抗を見積もると３２ｍΩｃ
ｍ2となり、非常に良好な値が得られた。４ＨＳｉＣ
｛０００１｝ＭＯＳＦＥＴでは、オン抵抗が９８０ｍΩ
ｃｍ2と大きかったのに対し、４ＨＳｉＣ｛０３−３
８｝ＭＯＳＦＥＴ５０のオン抵抗が小さかったのは、４
ＨＳｉＣ｛０３−３８｝を用いることによってＭＯＳチ
ャネル移動度が大幅に向上したためである。すなわち、
チャネル移動度が極めて低い４ＨＳｉＣ｛０００１｝Ｍ
ＯＳＦＥＴでは、オン抵抗がドリフト領域の抵抗ではな
く、ＭＯＳチャネル抵抗によって支配されてしまうこと
となっていたが、チャネル移動度の高い４ＨＳｉＣ｛０
３−３８｝ＭＯＳＦＥＴ５０ではそのようなことがない
からである。
面積を４×１０-4ｃｍ2（２００μｍ角）から９×１０
-2ｃｍ-2（３ｍｍ角）まで変化させて特性を比較した。
図１２は低ドレイン電圧領域における縦型ＤＩＭＯＳＦ
ＥＴ（４００μｍ角）の典型的なドレイン特性を示す
図、図１３は高ドレイン電圧領域における縦型ＤＩＭＯ
ＳＦＥＴ（４００μｍ角）の典型的なドレイン特性を示
す図である。４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴ、４
ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ５０のドレイン特
性には、ともに明確な線形領域と飽和領域が見られ、Ｍ
ＯＳＦＥＴとして動作することが確認されたが、その特
性には大きな差が見られた。図１２に見られるように、
４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴは、ゲート電圧を
１５Ｖまで増してもドレイン電流が１０ｍＡ以下に留ま
っている。一方、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥ
Ｔ５０は、比較的小さいゲート電圧、ドレイン電圧で１
６０ｍＡ（１００Ａ／ｃｍ2）以上のドレイン電流が流
れ、ゲート電圧１５Ｖのときには、ドレイン電圧３．２
Ｖで１６０ｍＡ（１００Ａ／ｃｍ2）のドレイン電流が
流れた。この特性からオン抵抗を見積もると３２ｍΩｃ
ｍ2となり、非常に良好な値が得られた。４ＨＳｉＣ
｛０００１｝ＭＯＳＦＥＴでは、オン抵抗が９８０ｍΩ
ｃｍ2と大きかったのに対し、４ＨＳｉＣ｛０３−３
８｝ＭＯＳＦＥＴ５０のオン抵抗が小さかったのは、４
ＨＳｉＣ｛０３−３８｝を用いることによってＭＯＳチ
ャネル移動度が大幅に向上したためである。すなわち、
チャネル移動度が極めて低い４ＨＳｉＣ｛０００１｝Ｍ
ＯＳＦＥＴでは、オン抵抗がドリフト領域の抵抗ではな
く、ＭＯＳチャネル抵抗によって支配されてしまうこと
となっていたが、チャネル移動度の高い４ＨＳｉＣ｛０
３−３８｝ＭＯＳＦＥＴ５０ではそのようなことがない
からである。
【００４７】次に、この４００μｍ角のＤＩＭＯＳＦＥ
Ｔにつき、ゲート電圧０Ｖ時（オフ状態）のドレイン耐
圧を調べたところ、図１３に示されるように、４Ｈ-Ｓ
ｉＣ｛０００１｝ＭＯＳＦＥＴで２１４０Ｖ、４ＨＳｉ
Ｃ｛０３−３８｝ＭＯＳＦＥＴ５０で２２５０Ｖであ
り、大きな差は見られなかった。しかしながら、デバイ
ス面積の大きい素子では、ドレイン耐圧に明確な差が観
測された。図１４は、様々な面積を有するＤＩＭＯＳＦ
ＥＴの耐圧（平均値）のデバイス面積依存性を示す図で
ある。４ＨＳｉＣ｛０００１｝ＤＩＭＯＳＦＥＴでは、
面積が２．５×１０-3ｃｍ2（５００μｍ角）を越える
と急激に耐圧が低下する。このような比較的サイズの大
きいデバイスでも、２０００Ｖ以上の高い耐圧が得られ
るものもあったが、８００〜１５００Ｖ程度の低いドレ
イン電圧で破壊してしまうデバイスの頻度が増大した。
面積９×１０-2ｃｍ2（３ｍｍ角）のデバイスでは、平
均耐圧が１０６０Ｖまで低下した。これに対して ４Ｈ
ＳｉＣ｛０３−３８｝ＤＩＭＯＳＦＥＴ５０では、９×
１０-2／ｃｍ2（３ｍｍ角）までスケールアップしても
平均耐圧が１７００Ｖを越えている。これは、４ＨＳｉ
Ｃ｛０３−３８｝を用いることによってデバイス活性領
域となるＳｉＣエピタキシャル成長層中の欠陥密度、特
にマイクロパイプ密度が低減されたからであると考えら
れる。この３ｍｍ角の４Ｈ-ＳｉＣ｛０３−３８｝ＤＩ
ＭＯＳＦＥＴ５０では、ゲート電圧１５Ｖ、ドレイン電
圧４．５Ｖで５Ａ以上のオン電流を流すことができた。
Ｔにつき、ゲート電圧０Ｖ時（オフ状態）のドレイン耐
圧を調べたところ、図１３に示されるように、４Ｈ-Ｓ
ｉＣ｛０００１｝ＭＯＳＦＥＴで２１４０Ｖ、４ＨＳｉ
Ｃ｛０３−３８｝ＭＯＳＦＥＴ５０で２２５０Ｖであ
り、大きな差は見られなかった。しかしながら、デバイ
ス面積の大きい素子では、ドレイン耐圧に明確な差が観
測された。図１４は、様々な面積を有するＤＩＭＯＳＦ
ＥＴの耐圧（平均値）のデバイス面積依存性を示す図で
ある。４ＨＳｉＣ｛０００１｝ＤＩＭＯＳＦＥＴでは、
面積が２．５×１０-3ｃｍ2（５００μｍ角）を越える
と急激に耐圧が低下する。このような比較的サイズの大
きいデバイスでも、２０００Ｖ以上の高い耐圧が得られ
るものもあったが、８００〜１５００Ｖ程度の低いドレ
イン電圧で破壊してしまうデバイスの頻度が増大した。
面積９×１０-2ｃｍ2（３ｍｍ角）のデバイスでは、平
均耐圧が１０６０Ｖまで低下した。これに対して ４Ｈ
ＳｉＣ｛０３−３８｝ＤＩＭＯＳＦＥＴ５０では、９×
１０-2／ｃｍ2（３ｍｍ角）までスケールアップしても
平均耐圧が１７００Ｖを越えている。これは、４ＨＳｉ
Ｃ｛０３−３８｝を用いることによってデバイス活性領
域となるＳｉＣエピタキシャル成長層中の欠陥密度、特
にマイクロパイプ密度が低減されたからであると考えら
れる。この３ｍｍ角の４Ｈ-ＳｉＣ｛０３−３８｝ＤＩ
ＭＯＳＦＥＴ５０では、ゲート電圧１５Ｖ、ドレイン電
圧４．５Ｖで５Ａ以上のオン電流を流すことができた。
【００４８】（第６実施形態）次に、第６実施形態に係
るＭＯＳＦＥＴ７０について説明する。第６実施形態に
係るＭＯＳＦＥＴ７０は、ドライエッチングにより形成
されたＵ型のトレンチ溝の側壁にチャネルを設けた構造
となっている。トレンチ型のＵＭＯＳＦＥＴは、単位面
積あたりのチャネル幅を大きくできるので、低オン抵抗
化に有利である。本実施形態に係るＭＯＳＦＥＴ７０の
チャネル長は約２μｍ、セルピッチは１８μｍ、活性領
域の面積は１×１０-2ｃｍ2（１ｍｍ角）、総チャネル
幅は約１１ｃｍである。
るＭＯＳＦＥＴ７０について説明する。第６実施形態に
係るＭＯＳＦＥＴ７０は、ドライエッチングにより形成
されたＵ型のトレンチ溝の側壁にチャネルを設けた構造
となっている。トレンチ型のＵＭＯＳＦＥＴは、単位面
積あたりのチャネル幅を大きくできるので、低オン抵抗
化に有利である。本実施形態に係るＭＯＳＦＥＴ７０の
チャネル長は約２μｍ、セルピッチは１８μｍ、活性領
域の面積は１×１０-2ｃｍ2（１ｍｍ角）、総チャネル
幅は約１１ｃｍである。
【００４９】次に、第６実施形態に係るＭＯＳＦＥＴ７
０の製造方法について説明する。まず、改良レーリー法
によって成長したインゴットをスライスし、鏡面研磨す
ることによって作製されたｎ型ＳｉＣ基板７１上に、Ｃ
ＶＤ法によって窒素ドープｎ型ＳｉＣ層７２、アルミド
ープｐ型ＳｉＣ層７４を連続してエピタキシャル成長さ
せる。ここで用いられるｐ型ＳｉＣ基板７１は、｛０３
−３８｝面が露出した４Ｈ型ポリタイプのＳｉＣ単結晶
であり、ホール効果測定によって求めたキャリア密度は
８〜９×１０18／ｃｍ3、厚さは１８０〜２１０μｍで
ある。このデバイスでは、縦方向に電流を流すため、基
板の抵抗を下げると共に薄い基板を用いることが有効で
ある。
０の製造方法について説明する。まず、改良レーリー法
によって成長したインゴットをスライスし、鏡面研磨す
ることによって作製されたｎ型ＳｉＣ基板７１上に、Ｃ
ＶＤ法によって窒素ドープｎ型ＳｉＣ層７２、アルミド
ープｐ型ＳｉＣ層７４を連続してエピタキシャル成長さ
せる。ここで用いられるｐ型ＳｉＣ基板７１は、｛０３
−３８｝面が露出した４Ｈ型ポリタイプのＳｉＣ単結晶
であり、ホール効果測定によって求めたキャリア密度は
８〜９×１０18／ｃｍ3、厚さは１８０〜２１０μｍで
ある。このデバイスでは、縦方向に電流を流すため、基
板の抵抗を下げると共に薄い基板を用いることが有効で
ある。
【００５０】ＣＶＤ法によって形成される各成長層は、
ｎ型バッファ層（ドナー密度１〜５×１０17／ｃｍ3、
膜厚２μｍ）７２ａ、ｎ型ドリフト層（ドナー密度３×
１０1 5／ｃｍ3、膜厚４５μｍ）７２ｂ、ｐ型ベース層
（アクセプタ密度３×１０17／ｃｍ3、膜厚２．５μ
ｍ）７４である。ここで、ＣＶＤ法による各成長層の主
な成長条件は、以下の通りである。まず、バッファ層７
２ａは、導入する気体流量を、ＳｉＨ4については３．
０ｓｃｃｍ、Ｃ3Ｈ8については１．２ｓｃｃｍ、Ｎ2に
ついては５×１０-2ｓｃｃｍ、Ｈ2については３．０ｓ
ｌｍとし、基板温度１７００℃、圧力１００Ｔｏｒｒで
３５分間成長させる。ドリフト層７２ｂは、導入する気
体流量を、ＳｉＨ4については１５ｓｃｃｍ、Ｃ3Ｈ8に
ついては３．６ｓｃｃｍ、Ｎ2については５×１０-4ｓ
ｃｃｍ、Ｈ2については３．０ｓｌｍとし、基板温度１
７００℃、圧力１００Ｔｏｒｒで１５０分間成長させ
る。ベース層７４は、導入する気体流量を、ＳｉＨ4に
ついては３．０ｓｃｃｍ、Ｃ3Ｈ8については２．０ｓｃ
ｃｍ、Ａｌ(ＣＨ3)3については６×１０-2ｓｃｃｍ、Ｈ
2については３．０ｓｌｍとし、基板温度１７００℃、
圧力１００Ｔｏｒｒで４５分間成長させる。
ｎ型バッファ層（ドナー密度１〜５×１０17／ｃｍ3、
膜厚２μｍ）７２ａ、ｎ型ドリフト層（ドナー密度３×
１０1 5／ｃｍ3、膜厚４５μｍ）７２ｂ、ｐ型ベース層
（アクセプタ密度３×１０17／ｃｍ3、膜厚２．５μ
ｍ）７４である。ここで、ＣＶＤ法による各成長層の主
な成長条件は、以下の通りである。まず、バッファ層７
２ａは、導入する気体流量を、ＳｉＨ4については３．
０ｓｃｃｍ、Ｃ3Ｈ8については１．２ｓｃｃｍ、Ｎ2に
ついては５×１０-2ｓｃｃｍ、Ｈ2については３．０ｓ
ｌｍとし、基板温度１７００℃、圧力１００Ｔｏｒｒで
３５分間成長させる。ドリフト層７２ｂは、導入する気
体流量を、ＳｉＨ4については１５ｓｃｃｍ、Ｃ3Ｈ8に
ついては３．６ｓｃｃｍ、Ｎ2については５×１０-4ｓ
ｃｃｍ、Ｈ2については３．０ｓｌｍとし、基板温度１
７００℃、圧力１００Ｔｏｒｒで１５０分間成長させ
る。ベース層７４は、導入する気体流量を、ＳｉＨ4に
ついては３．０ｓｃｃｍ、Ｃ3Ｈ8については２．０ｓｃ
ｃｍ、Ａｌ(ＣＨ3)3については６×１０-2ｓｃｃｍ、Ｈ
2については３．０ｓｌｍとし、基板温度１７００℃、
圧力１００Ｔｏｒｒで４５分間成長させる。
【００５１】次に、ｐ型ベース層７４にＮイオンを注入
して低抵抗のｎ型ソース領域７５を形成する。Ｎイオン
注入は、１４０ｋｅＶ、１００ｋｅＶ、７０ｋｅＶ、４
０ｋｅＶ、２０ｋｅＶの５段階で行い、総ドーズ量は４
×１０15／ｃｍ2である。イオン注入は、５００℃で行
う。
して低抵抗のｎ型ソース領域７５を形成する。Ｎイオン
注入は、１４０ｋｅＶ、１００ｋｅＶ、７０ｋｅＶ、４
０ｋｅＶ、２０ｋｅＶの５段階で行い、総ドーズ量は４
×１０15／ｃｍ2である。イオン注入は、５００℃で行
う。
【００５２】続いて、蒸着、フォトリソグラフィによっ
て作製したニッケル／チタン（Ｔｉ：１０ｎｍ／Ｎｉ：
８００ｎｍ）をマスクとして用いて、反応性イオンエッ
チングによって深さ４μｍのトレンチ溝を形成する。反
応性イオンエッチングにおいて、ＣＦ4とＯ2ガスの高周
波プラズマを用いたチタン／ニッケルマスクを自己整合
（セルフアライン）的に利用して、Ａｌイオンを注入
し、トレンチ溝の底部にｐ型領域７９を形成する。トレ
ンチ溝の底部に形成されるｐ型領域７９は、トレンチ底
部での酸化膜７８の絶縁破壊を抑制すると共に、デバイ
スの周囲においては端部での電界集中を緩和するガード
リングとしても作用する。ｐ型領域７９形成時のＡｌイ
オン注入のエネルギーは、３０〜１８０ｋｅＶで、総ド
ーズ量は１．０×１０13／ｃｍ2、接合深さは０．４μ
ｍである。なお、Ａｌイオン活性化のための熱処理は、
Ａｒガス雰囲気１６５０℃、３０分間の条件で行う。
て作製したニッケル／チタン（Ｔｉ：１０ｎｍ／Ｎｉ：
８００ｎｍ）をマスクとして用いて、反応性イオンエッ
チングによって深さ４μｍのトレンチ溝を形成する。反
応性イオンエッチングにおいて、ＣＦ4とＯ2ガスの高周
波プラズマを用いたチタン／ニッケルマスクを自己整合
（セルフアライン）的に利用して、Ａｌイオンを注入
し、トレンチ溝の底部にｐ型領域７９を形成する。トレ
ンチ溝の底部に形成されるｐ型領域７９は、トレンチ底
部での酸化膜７８の絶縁破壊を抑制すると共に、デバイ
スの周囲においては端部での電界集中を緩和するガード
リングとしても作用する。ｐ型領域７９形成時のＡｌイ
オン注入のエネルギーは、３０〜１８０ｋｅＶで、総ド
ーズ量は１．０×１０13／ｃｍ2、接合深さは０．４μ
ｍである。なお、Ａｌイオン活性化のための熱処理は、
Ａｒガス雰囲気１６５０℃、３０分間の条件で行う。
【００５３】続いて、ＲＩＥ時やイオン注入後の高温ア
ニールによる表面ダメージを除去するためにＣＦ4とＯ2
ガスの高周波プラズマを用いたプラズマエッチングによ
って表面層を約０．１μｍエッチングし、かつ１１００
℃、２時間の犠牲酸化を行って、酸化膜をＨＦにより除
去する。
ニールによる表面ダメージを除去するためにＣＦ4とＯ2
ガスの高周波プラズマを用いたプラズマエッチングによ
って表面層を約０．１μｍエッチングし、かつ１１００
℃、２時間の犠牲酸化を行って、酸化膜をＨＦにより除
去する。
【００５４】次に、犠牲酸化がなされた後の基板をＲＣ
Ａ洗浄し、ＨＦディップした後、ドライ酸化によりゲー
ト酸化膜７８を形成する。この際の酸化条件は、１１５
０℃、３０分である。ゲート酸化膜７８形成後、同じ温
度で炉の雰囲気をアルゴン（Ａｒ）に切り替え、３０分
間のアニールを行う。
Ａ洗浄し、ＨＦディップした後、ドライ酸化によりゲー
ト酸化膜７８を形成する。この際の酸化条件は、１１５
０℃、３０分である。ゲート酸化膜７８形成後、同じ温
度で炉の雰囲気をアルゴン（Ａｒ）に切り替え、３０分
間のアニールを行う。
【００５５】次に、減圧ＣＶＤ法によって、基板温度８
５０℃で厚さ１μｍの多結晶Ｓｉを堆積し、堆積された
多結晶Ｓｉに燐（Ｐ）を８５０℃の拡散によってドープ
し、低抵抗のｎ型多結晶Ｓｉを形成する。続いて、反応
性イオンエッチングによって多結晶Ｓｉを部分的にエッ
チングしてゲート電極７７を形成する。
５０℃で厚さ１μｍの多結晶Ｓｉを堆積し、堆積された
多結晶Ｓｉに燐（Ｐ）を８５０℃の拡散によってドープ
し、低抵抗のｎ型多結晶Ｓｉを形成する。続いて、反応
性イオンエッチングによって多結晶Ｓｉを部分的にエッ
チングしてゲート電極７７を形成する。
【００５６】次に、ｎ型ＳｉＣ基板７１の裏面全体にニ
ッケル（Ｎｉ：２００ｎｍ）を蒸着し、ドレイン電極８
０を形成する。表面のソース電極７６には、ニッケル／
アルミ（Ｎｉ：１００ｎｍ／Ａｌ：４００ｎｍ）を用い
る。良好なオーミック接触を得るために、両方の電極７
６，８０に９５０℃で１５分間の熱処理を施す。これら
の選択的イオン注入用マスクや電極金属のパターニング
には、フォトリソグラフィ技術を用いる。
ッケル（Ｎｉ：２００ｎｍ）を蒸着し、ドレイン電極８
０を形成する。表面のソース電極７６には、ニッケル／
アルミ（Ｎｉ：１００ｎｍ／Ａｌ：４００ｎｍ）を用い
る。良好なオーミック接触を得るために、両方の電極７
６，８０に９５０℃で１５分間の熱処理を施す。これら
の選択的イオン注入用マスクや電極金属のパターニング
には、フォトリソグラフィ技術を用いる。
【００５７】以下、上記製造方法によって製造されたＭ
ＯＳＦＥＴ７０の特性に関する実験結果について説明す
る。第１実施形態の場合と同様に、ＳｉＣ成長層の｛０
００１｝面を利用して製造したＭＯＳＦＥＴと比較する
（第１実施形態の場合と同様に、それぞれを「４ＨＳｉ
Ｃ｛０００１｝ＭＯＳＦＥＴ」「４ＨＳｉＣ｛０３−３
８｝ＭＯＳＦＥＴ」という）。なお、４ＨＳｉＣ｛００
０１｝ＭＯＳＦＥＴの製造方法は、４ＨＳｉＣ｛０３−
３８｝ＭＯＳＦＥＴ７０の製造方法と基本的に同じであ
るが、バッファ層７２ａを成長させる際に導入するＮ2
の流量が３×１０-1ｓｃｃｍである点、ドリフト層７２
ｂを成長させる際に導入するＮ2の流量が６×１０-3ｓ
ｃｃｍである点、ベース層７４を成長させる際に導入す
るＡｌ(ＣＨ3)3の流量が９×１０-3ｓｃｃｍである点、
酸化膜７８の酸化時間が３時間である点が異なる。
ＯＳＦＥＴ７０の特性に関する実験結果について説明す
る。第１実施形態の場合と同様に、ＳｉＣ成長層の｛０
００１｝面を利用して製造したＭＯＳＦＥＴと比較する
（第１実施形態の場合と同様に、それぞれを「４ＨＳｉ
Ｃ｛０００１｝ＭＯＳＦＥＴ」「４ＨＳｉＣ｛０３−３
８｝ＭＯＳＦＥＴ」という）。なお、４ＨＳｉＣ｛００
０１｝ＭＯＳＦＥＴの製造方法は、４ＨＳｉＣ｛０３−
３８｝ＭＯＳＦＥＴ７０の製造方法と基本的に同じであ
るが、バッファ層７２ａを成長させる際に導入するＮ2
の流量が３×１０-1ｓｃｃｍである点、ドリフト層７２
ｂを成長させる際に導入するＮ2の流量が６×１０-3ｓ
ｃｃｍである点、ベース層７４を成長させる際に導入す
るＡｌ(ＣＨ3)3の流量が９×１０-3ｓｃｃｍである点、
酸化膜７８の酸化時間が３時間である点が異なる。
【００５８】４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴ、４
ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ共に、ＭＯＳチャ
ネルを形成するトレンチ溝の側壁が（１１−２０）ある
いは（１１−２０）からのずれが１０°以内となるよう
に作製することが望ましい。（１１−２０）面に近い面
にＭＯＳチャネルを形成することにより、高いチャネル
移動度が得られる。
ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ共に、ＭＯＳチャ
ネルを形成するトレンチ溝の側壁が（１１−２０）ある
いは（１１−２０）からのずれが１０°以内となるよう
に作製することが望ましい。（１１−２０）面に近い面
にＭＯＳチャネルを形成することにより、高いチャネル
移動度が得られる。
【００５９】まず、ＭＯＳＦＥＴのトレンチ溝近傍の断
面を走査型電子顕微鏡（ＳＥＭ）によって観察した。４
ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴでは、酸化膜の厚さ
がトレンチ溝の側壁（ゲート部）で１５３〜１６８ｎ
ｍ、トレンチ溝の底部で４４〜５１ｎｍであり、酸化膜
厚に大きな違いが見られた。一方、４ＨＳｉＣ｛０３−
３８｝ＭＯＳＦＥＴ７０では、酸化膜７８の厚さがトレ
ンチ溝の側壁、底部共に４６〜５３ｎｍであり、非常に
均一が酸化膜７８が形成されていることとが分かった。
これは、ＳｉＣ｛０００１｝面は特異面であり、この面
上では酸化速度が遅いが、この面から離れると酸化速度
の面方位依存性が比較的小さくなることに基づくと考え
られる。
面を走査型電子顕微鏡（ＳＥＭ）によって観察した。４
ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴでは、酸化膜の厚さ
がトレンチ溝の側壁（ゲート部）で１５３〜１６８ｎ
ｍ、トレンチ溝の底部で４４〜５１ｎｍであり、酸化膜
厚に大きな違いが見られた。一方、４ＨＳｉＣ｛０３−
３８｝ＭＯＳＦＥＴ７０では、酸化膜７８の厚さがトレ
ンチ溝の側壁、底部共に４６〜５３ｎｍであり、非常に
均一が酸化膜７８が形成されていることとが分かった。
これは、ＳｉＣ｛０００１｝面は特異面であり、この面
上では酸化速度が遅いが、この面から離れると酸化速度
の面方位依存性が比較的小さくなることに基づくと考え
られる。
【００６０】図１６は低ドレイン電圧領域におけるＭＯ
ＳＦＥＴのドレイン特性を示す図、図１７は高ドレイン
電圧領域におけるＭＯＳＦＥＴのドレイン特性を示す図
である。図１６を参照すると、４ＨＳｉＣ｛０００１｝
ＭＯＳＦＥＴ、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ
７０共に、ドレイン特性に明確な線形領域と飽和領域と
が見られ、ＭＯＳＦＥＴとして動作することが確認でき
るが、そのドレイン特性には大きな違いが見られる。４
ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴは、ゲート電圧を１
５Ｖまで増加させても、ドレイン電流は１００ｍＡ以下
に留まっている。一方、４ＨＳｉＣ｛０３−３８｝ＭＯ
ＳＦＥＴ７０は、比較的小さいゲート電圧、ドレイン電
圧で１Ａ（１００Ａ／ｃｍ2）以上のドレイン電流が流
れ、ゲート電圧１５Ｖのときは、ドレイン電圧３．８Ｖ
で１Ａ（１００Ａ／ｃｍ2）のドレイン電流が流れた。
この特性からオン抵抗を見積もると、３５ｍΩｃｍ2と
なり、非常に良好な値が得られた。一方、４ＨＳｉＣ
｛０００１｝ＭＯＳＦＥＴでは、オン抵抗が７５２ｍΩ
ｃｍ2と大きかった。これは、トレンチ側壁のゲート酸
化膜が厚いためＭＯＳＦＥＴ自体の電流駆動力が低いた
めであると考えられる。４ＨＳｉＣ｛０３−３８｝面を
用いることにより、トレンチ側壁のゲート酸化膜の厚さ
を制度良く制御することができるので、電流駆動力の高
い最適なＭＯＳＦＥＴ特性を実現することができる。
ＳＦＥＴのドレイン特性を示す図、図１７は高ドレイン
電圧領域におけるＭＯＳＦＥＴのドレイン特性を示す図
である。図１６を参照すると、４ＨＳｉＣ｛０００１｝
ＭＯＳＦＥＴ、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ
７０共に、ドレイン特性に明確な線形領域と飽和領域と
が見られ、ＭＯＳＦＥＴとして動作することが確認でき
るが、そのドレイン特性には大きな違いが見られる。４
ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴは、ゲート電圧を１
５Ｖまで増加させても、ドレイン電流は１００ｍＡ以下
に留まっている。一方、４ＨＳｉＣ｛０３−３８｝ＭＯ
ＳＦＥＴ７０は、比較的小さいゲート電圧、ドレイン電
圧で１Ａ（１００Ａ／ｃｍ2）以上のドレイン電流が流
れ、ゲート電圧１５Ｖのときは、ドレイン電圧３．８Ｖ
で１Ａ（１００Ａ／ｃｍ2）のドレイン電流が流れた。
この特性からオン抵抗を見積もると、３５ｍΩｃｍ2と
なり、非常に良好な値が得られた。一方、４ＨＳｉＣ
｛０００１｝ＭＯＳＦＥＴでは、オン抵抗が７５２ｍΩ
ｃｍ2と大きかった。これは、トレンチ側壁のゲート酸
化膜が厚いためＭＯＳＦＥＴ自体の電流駆動力が低いた
めであると考えられる。４ＨＳｉＣ｛０３−３８｝面を
用いることにより、トレンチ側壁のゲート酸化膜の厚さ
を制度良く制御することができるので、電流駆動力の高
い最適なＭＯＳＦＥＴ特性を実現することができる。
【００６１】次に、ＵＭＯＳＦＥＴのゲート電圧０Ｖ時
（オフ状態）のドレイン耐圧（平均値）を調べたとこ
ろ、４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴで１３６０
Ｖ、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ７０で４６
４０Ｖとなり、大きな差が見られた。得られた最高耐圧
は、図１７に示すように、４ＨＳｉＣ｛０００１｝ＭＯ
ＳＦＥＴで１７１０Ｖ、４ＨＳｉＣ｛０３−３８｝ＭＯ
ＳＦＥＴ７０で５１２０Ｖであった。この差異の原因の
一つは、トレンチ溝周辺での酸化膜厚分布によると考え
られる。すなわち、４ＨＳｉＣ｛０００１｝ＭＯＳＦＥ
Ｔでは、ＭＯＳＦＥＴのオフ時に電界強度が高くなるト
レンチ溝の底部における酸化膜が薄いので、酸化膜の絶
縁破壊が生じてしまう。一方で、４ＨＳｉＣ｛０３−３
８｝ＭＯＳＦＥＴ７０は、トレンチ溝の底部でも酸化膜
厚が均一で、酸化膜の絶縁破壊が起こりにくいので、Ｓ
ｉＣ本来の優れた絶縁破壊特性を発揮することができ
る。また、４ＨＳｉＣ｛０３−３８｝面を用いることに
よって、デバイス活性領域となるＳｉＣエピタキシャル
成長層中の欠陥密度、特にマイクロパイプ密度が低減さ
れるため、高い耐圧を再現性良く達成できるようになっ
た。
（オフ状態）のドレイン耐圧（平均値）を調べたとこ
ろ、４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴで１３６０
Ｖ、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ７０で４６
４０Ｖとなり、大きな差が見られた。得られた最高耐圧
は、図１７に示すように、４ＨＳｉＣ｛０００１｝ＭＯ
ＳＦＥＴで１７１０Ｖ、４ＨＳｉＣ｛０３−３８｝ＭＯ
ＳＦＥＴ７０で５１２０Ｖであった。この差異の原因の
一つは、トレンチ溝周辺での酸化膜厚分布によると考え
られる。すなわち、４ＨＳｉＣ｛０００１｝ＭＯＳＦＥ
Ｔでは、ＭＯＳＦＥＴのオフ時に電界強度が高くなるト
レンチ溝の底部における酸化膜が薄いので、酸化膜の絶
縁破壊が生じてしまう。一方で、４ＨＳｉＣ｛０３−３
８｝ＭＯＳＦＥＴ７０は、トレンチ溝の底部でも酸化膜
厚が均一で、酸化膜の絶縁破壊が起こりにくいので、Ｓ
ｉＣ本来の優れた絶縁破壊特性を発揮することができ
る。また、４ＨＳｉＣ｛０３−３８｝面を用いることに
よって、デバイス活性領域となるＳｉＣエピタキシャル
成長層中の欠陥密度、特にマイクロパイプ密度が低減さ
れるため、高い耐圧を再現性良く達成できるようになっ
た。
【００６２】（第７実施形態）次に、第７実施形態に係
るＭＯＳＦＥＴ９０について説明する。第７実施形態に
係るＭＯＳＦＥＴは、多層ｐｎ接合を活用したスーパー
ジャンクション（ＳＪ）構造の高耐圧ＭＯＳＦＥＴ（Ｓ
Ｊ−ＭＯＳＦＥＴ）であり、第５実施形態に係るＤＩＭ
ＯＳＦＥＴ５０のｎ型ドリフト領域５２ｂにＳＪ構造を
導入した構成となっている。ＭＯＳＦＥＴ９０のチャネ
ル長は１．６μｍ、セルピッチは８μｍ、活性領域は９
×１０-2／ｃｍ2（３ｍｍ角）、総チャネル幅は１４０
ｃｍである。
るＭＯＳＦＥＴ９０について説明する。第７実施形態に
係るＭＯＳＦＥＴは、多層ｐｎ接合を活用したスーパー
ジャンクション（ＳＪ）構造の高耐圧ＭＯＳＦＥＴ（Ｓ
Ｊ−ＭＯＳＦＥＴ）であり、第５実施形態に係るＤＩＭ
ＯＳＦＥＴ５０のｎ型ドリフト領域５２ｂにＳＪ構造を
導入した構成となっている。ＭＯＳＦＥＴ９０のチャネ
ル長は１．６μｍ、セルピッチは８μｍ、活性領域は９
×１０-2／ｃｍ2（３ｍｍ角）、総チャネル幅は１４０
ｃｍである。
【００６３】次に、第７実施形態に係るＭＯＳＦＥＴ９
０の製造方法について説明する。まず、改良レーリー法
によって成長したインゴットをスライスし、鏡面研磨す
ることによって作製されたｎ型ＳｉＣ基板９１上に、Ｃ
ＶＤ法によって第１の窒素ドープｎ型ＳｉＣ層（以下、
「第１成長層」という）９２をエピタキシャル成長させ
る。ここで用いられるｎ型ＳｉＣ基板９１は、｛０３−
３８｝面が露出した４Ｈ型ポリタイプのＳｉＣ単結晶で
あり、ホール効果測定によって求めたキャリア密度は８
〜９×１０18／ｃｍ3、厚さは１７０〜２１０μｍであ
る。このデバイスでは縦方向に電流を流すため、基板の
抵抗を下げ、かつ薄い基板を用いるのが有効である。第
１成長層９２は、バッファ層９３とドリフト層９４とか
らなり、バッファ層９３はドナー密度１〜５×１０17／
ｃｍ3、膜厚は２μm、ドリフト層９４はドナー密度４×
１０16／ｃｍ3、膜厚は３．５μｍである。ここで、Ｃ
ＶＤ法による第１成長層９２の主な成長条件は、以下の
通りである。まず、バッファ層９３は、導入する気体流
量を、ＳｉＨ4については０．３０ｓｃｃｍ、Ｃ3Ｈ 8に
ついては０．３０ｓｃｃｍ、Ｎ2については１．０×１
０-2ｓｃｃｍ、Ｈ2については３．０ｓｌｍとし、基板
温度１５２０℃で４５分間成長させる。ドリフト層９４
は、導入する気体流量を、ＳｉＨ4については０．５０
ｓｃｃｍ、Ｃ3Ｈ 8については０．５０ｓｃｃｍ、Ｎ2に
ついては２×１０-3ｓｃｃｍ、Ｈ2については３．０ｓ
ｌｍとし、基板温度１５２０℃、６０分間成長させる。
０の製造方法について説明する。まず、改良レーリー法
によって成長したインゴットをスライスし、鏡面研磨す
ることによって作製されたｎ型ＳｉＣ基板９１上に、Ｃ
ＶＤ法によって第１の窒素ドープｎ型ＳｉＣ層（以下、
「第１成長層」という）９２をエピタキシャル成長させ
る。ここで用いられるｎ型ＳｉＣ基板９１は、｛０３−
３８｝面が露出した４Ｈ型ポリタイプのＳｉＣ単結晶で
あり、ホール効果測定によって求めたキャリア密度は８
〜９×１０18／ｃｍ3、厚さは１７０〜２１０μｍであ
る。このデバイスでは縦方向に電流を流すため、基板の
抵抗を下げ、かつ薄い基板を用いるのが有効である。第
１成長層９２は、バッファ層９３とドリフト層９４とか
らなり、バッファ層９３はドナー密度１〜５×１０17／
ｃｍ3、膜厚は２μm、ドリフト層９４はドナー密度４×
１０16／ｃｍ3、膜厚は３．５μｍである。ここで、Ｃ
ＶＤ法による第１成長層９２の主な成長条件は、以下の
通りである。まず、バッファ層９３は、導入する気体流
量を、ＳｉＨ4については０．３０ｓｃｃｍ、Ｃ3Ｈ 8に
ついては０．３０ｓｃｃｍ、Ｎ2については１．０×１
０-2ｓｃｃｍ、Ｈ2については３．０ｓｌｍとし、基板
温度１５２０℃で４５分間成長させる。ドリフト層９４
は、導入する気体流量を、ＳｉＨ4については０．５０
ｓｃｃｍ、Ｃ3Ｈ 8については０．５０ｓｃｃｍ、Ｎ2に
ついては２×１０-3ｓｃｃｍ、Ｈ2については３．０ｓ
ｌｍとし、基板温度１５２０℃、６０分間成長させる。
【００６４】続いて、ドリフト層９４の上面に減圧ＣＶ
Ｄ法によって厚さ６μｍのＳｉＯ2膜を堆積する。堆積
されたＳｉＯ2膜上にＡｌを蒸着し、フォトリソグラフ
ィによって幅２μｍのストライプ状のパターンを形成す
る。そして、ＡｌパターンをマスクとしてＣＦ4とＯ2ガ
スを用いた反応性イオンエッチングによってＳｉＯ2膜
を選択的にエッチングする。
Ｄ法によって厚さ６μｍのＳｉＯ2膜を堆積する。堆積
されたＳｉＯ2膜上にＡｌを蒸着し、フォトリソグラフ
ィによって幅２μｍのストライプ状のパターンを形成す
る。そして、ＡｌパターンをマスクとしてＣＦ4とＯ2ガ
スを用いた反応性イオンエッチングによってＳｉＯ2膜
を選択的にエッチングする。
【００６５】次に、ストライプ状のパターンに加工され
たＳｉＯ2膜をマスクとして高エネルギーイオン注入を
行ってドリフト層９４の一部をｐ型に変換し、ドリフト
層９４を貫通する深いｐ型領域９４ｂを形成する。この
際に注入するイオンをＡｌイオンであり、注入エネルギ
ーは３０ｋｅＶ〜６５００ｋｅＶの１５段階で、総ドー
ズ量は３×１０12／ｃｍ-2である。イオン注入時の試料
加熱は行わない。また、注入イオン活性化のための熱処
理はアルゴンガス雰囲気中１６００℃、３０分の条件で
行う。このイオン注入によって、幅約２μｍのストライ
プ状の注入領域はアクセプタ密度が約４×１０16／ｃｍ
3のｐ型（深さ約３．５μｍ）となり、ＳＪ構造が形成
される。
たＳｉＯ2膜をマスクとして高エネルギーイオン注入を
行ってドリフト層９４の一部をｐ型に変換し、ドリフト
層９４を貫通する深いｐ型領域９４ｂを形成する。この
際に注入するイオンをＡｌイオンであり、注入エネルギ
ーは３０ｋｅＶ〜６５００ｋｅＶの１５段階で、総ドー
ズ量は３×１０12／ｃｍ-2である。イオン注入時の試料
加熱は行わない。また、注入イオン活性化のための熱処
理はアルゴンガス雰囲気中１６００℃、３０分の条件で
行う。このイオン注入によって、幅約２μｍのストライ
プ状の注入領域はアクセプタ密度が約４×１０16／ｃｍ
3のｐ型（深さ約３．５μｍ）となり、ＳＪ構造が形成
される。
【００６６】次に、ＳＪ構造が形成されたウエハ上に、
ＣＶＤ法によって第２の窒素ドープｎ型ＳｉＣ層（以
下、「第２成長層」という）９５をエピタキシャル成長
させる。主な成長条件は、以下の通りである。導入する
気体流量を、ＳｉＨ4については０．１５ｓｃｃｍ、Ｃ3
Ｈ8については０．１５ｓｃｃｍ、Ｎ2については８×１
０-3ｓｃｃｍ、Ｈ2については３．０ｓｌｍとし、基板
温度１５２０℃で３０分間成長させる。このような成長
条件によって形成される第２成長層９５のドナー密度は
２×１０17／ｃｍ3、膜厚は０．６μｍである。
ＣＶＤ法によって第２の窒素ドープｎ型ＳｉＣ層（以
下、「第２成長層」という）９５をエピタキシャル成長
させる。主な成長条件は、以下の通りである。導入する
気体流量を、ＳｉＨ4については０．１５ｓｃｃｍ、Ｃ3
Ｈ8については０．１５ｓｃｃｍ、Ｎ2については８×１
０-3ｓｃｃｍ、Ｈ2については３．０ｓｌｍとし、基板
温度１５２０℃で３０分間成長させる。このような成長
条件によって形成される第２成長層９５のドナー密度は
２×１０17／ｃｍ3、膜厚は０．６μｍである。
【００６７】次に、第２成長層９５にアルミ（Ａｌ）イ
オンを注入して深さ０．６μｍ、アクセプタ密度約２〜
３×１０17／ｃｍ3のｐ型ウェル領域９５ｂを形成す
る。Ａｌイオン注入は、５２０ｋｅＶ、４００ｋｅＶ、
２８０ｋｅＶ、１８０ｋｅＶ、１００ｋｅＶ、５０ｋｅ
Ｖの６段階で行い、総ドーズ量は１．６×１０13／ｃｍ
2である。
オンを注入して深さ０．６μｍ、アクセプタ密度約２〜
３×１０17／ｃｍ3のｐ型ウェル領域９５ｂを形成す
る。Ａｌイオン注入は、５２０ｋｅＶ、４００ｋｅＶ、
２８０ｋｅＶ、１８０ｋｅＶ、１００ｋｅＶ、５０ｋｅ
Ｖの６段階で行い、総ドーズ量は１．６×１０13／ｃｍ
2である。
【００６８】続いて、燐（Ｐ）イオンを注入して低抵抗
のソース領域９６、ドレイン領域９７を形成する。Ｐイ
オン注入は、１８０ｋｅＶ、１１０ｋｅＶ、６０ｋｅ
Ｖ、３０ｋｅＶの４段階で行い、総ドーズ量は２×１０
15／ｃｍ2である。Ａｌイオン及びＰイオンの注入は、
共に室温で行う。また、デバイス端部での絶縁破壊を抑
制するために、活性領域の周囲に幅約１５０μｍ、深さ
０．７ミクロンのｐ型ガードリングを設ける。ガードリ
ングは、ホウ素（Ｂ）イオンを注入することにより形成
する。Ｂイオン注入のエネルギーは、３０〜３６０ｋｅ
Ｖで総ドーズ量は、１．２×１０13／ｃｍ2である。イ
オン注入の際のマスクには、Ａｌ（厚さ５μｍ）、ある
いはＣＶＤによって形成したＳｉＯ2膜（厚さ４μｍ）
を用いる。注入イオン活性化のための熱処理は、アルゴ
ンガス雰囲気中１６００℃、３０分の条件で行う。
のソース領域９６、ドレイン領域９７を形成する。Ｐイ
オン注入は、１８０ｋｅＶ、１１０ｋｅＶ、６０ｋｅ
Ｖ、３０ｋｅＶの４段階で行い、総ドーズ量は２×１０
15／ｃｍ2である。Ａｌイオン及びＰイオンの注入は、
共に室温で行う。また、デバイス端部での絶縁破壊を抑
制するために、活性領域の周囲に幅約１５０μｍ、深さ
０．７ミクロンのｐ型ガードリングを設ける。ガードリ
ングは、ホウ素（Ｂ）イオンを注入することにより形成
する。Ｂイオン注入のエネルギーは、３０〜３６０ｋｅ
Ｖで総ドーズ量は、１．２×１０13／ｃｍ2である。イ
オン注入の際のマスクには、Ａｌ（厚さ５μｍ）、ある
いはＣＶＤによって形成したＳｉＯ2膜（厚さ４μｍ）
を用いる。注入イオン活性化のための熱処理は、アルゴ
ンガス雰囲気中１６００℃、３０分の条件で行う。
【００６９】次に、上記工程によって加工された基板を
ＲＣＡ洗浄し、ＨＦディップをした後、ウェット酸化に
よりゲート酸化膜９９を形成する。酸化条件は１１００
℃、２５分であり、形成されたゲート酸化膜９９の厚さ
は４２〜４９ｎｍである。
ＲＣＡ洗浄し、ＨＦディップをした後、ウェット酸化に
よりゲート酸化膜９９を形成する。酸化条件は１１００
℃、２５分であり、形成されたゲート酸化膜９９の厚さ
は４２〜４９ｎｍである。
【００７０】ゲート酸化膜９９を形成した後に、減圧Ｃ
ＶＤ法によって基板温度８５０℃で厚さ約１μｍの多結
晶Ｓｉを堆積し、燐（Ｐ）を８５０℃の拡散によってド
ーピングし、低抵抗ｎ型多結晶Ｓｉを形成する。続い
て、反応イオンエッチングによって多結晶Ｓｉを部分的
にエッチングしてゲート電極１００を作製する。作製さ
れたゲート電極１００とドレイン電極１０２との間を絶
縁するためのＳｉＯ2膜（厚さ約０．８μｍ）を基板温
度５００℃のプラズマＣＶＤ法によって堆積する。
ＶＤ法によって基板温度８５０℃で厚さ約１μｍの多結
晶Ｓｉを堆積し、燐（Ｐ）を８５０℃の拡散によってド
ーピングし、低抵抗ｎ型多結晶Ｓｉを形成する。続い
て、反応イオンエッチングによって多結晶Ｓｉを部分的
にエッチングしてゲート電極１００を作製する。作製さ
れたゲート電極１００とドレイン電極１０２との間を絶
縁するためのＳｉＯ2膜（厚さ約０．８μｍ）を基板温
度５００℃のプラズマＣＶＤ法によって堆積する。
【００７１】次に、ｎ型ＳｉＣ基板９１の裏面全体にニ
ッケル（Ｎｉ：２００ｎｍ）を蒸着し、ドレイン電極１
０２を作製する。表面側のソース電極１０１にはニッケ
ル／アルミ（Ｎｉ：１００ｎｍ／Ａｌ：４００ｎｍ）を
用いる。続いて、ソース電極１０１及びドレイン電極１
０２のオーミック接触を良好にするため、ソース電極１
０１及びドレイン電極１０２に９５０℃で１５分間の熱
処理を施す。
ッケル（Ｎｉ：２００ｎｍ）を蒸着し、ドレイン電極１
０２を作製する。表面側のソース電極１０１にはニッケ
ル／アルミ（Ｎｉ：１００ｎｍ／Ａｌ：４００ｎｍ）を
用いる。続いて、ソース電極１０１及びドレイン電極１
０２のオーミック接触を良好にするため、ソース電極１
０１及びドレイン電極１０２に９５０℃で１５分間の熱
処理を施す。
【００７２】これらの選択的イオン注入用マスクや電極
金属のパターニングには、フォトリソグラフィ技術を用
いる。
金属のパターニングには、フォトリソグラフィ技術を用
いる。
【００７３】以下、上記製造方法によって製造されたＳ
Ｊ−ＭＯＳＦＥＴの特性に関する実験結果について説明
する。第１実施形態の場合と同様に、ＳｉＣ成長層の
｛０００１｝面を利用して製造したＭＯＳＦＥＴと比較
する（第１実施形態の場合と同様に、それぞれを「４Ｈ
ＳｉＣ｛０００１｝ＭＯＳＦＥＴ」「４ＨＳｉＣ｛０３
−３８｝ＭＯＳＦＥＴ」という）。なお、４ＨＳｉＣ
｛０００１｝ＭＯＳＦＥＴの製造方法は、４ＨＳｉＣ
｛０３−３８｝ＭＯＳＦＥＴ９０の製造方法と基本的に
同じであるが、第１成長層９２のバッファ層９３を成長
させる際に導入するＮ 2の流量が８×１０-2ｓｃｃｍで
ある点、第１成長層９２のドリフト層９４を成長させる
際に導入するＮ2の流量が１×１０-2ｓｃｃｍである
点、第２成長層９５を成長させる際に導入するＮ2の流
量が６×１０-2ｓｃｃｍである点、酸化膜９９の酸化時
間が３時間である点が異なる。
Ｊ−ＭＯＳＦＥＴの特性に関する実験結果について説明
する。第１実施形態の場合と同様に、ＳｉＣ成長層の
｛０００１｝面を利用して製造したＭＯＳＦＥＴと比較
する（第１実施形態の場合と同様に、それぞれを「４Ｈ
ＳｉＣ｛０００１｝ＭＯＳＦＥＴ」「４ＨＳｉＣ｛０３
−３８｝ＭＯＳＦＥＴ」という）。なお、４ＨＳｉＣ
｛０００１｝ＭＯＳＦＥＴの製造方法は、４ＨＳｉＣ
｛０３−３８｝ＭＯＳＦＥＴ９０の製造方法と基本的に
同じであるが、第１成長層９２のバッファ層９３を成長
させる際に導入するＮ 2の流量が８×１０-2ｓｃｃｍで
ある点、第１成長層９２のドリフト層９４を成長させる
際に導入するＮ2の流量が１×１０-2ｓｃｃｍである
点、第２成長層９５を成長させる際に導入するＮ2の流
量が６×１０-2ｓｃｃｍである点、酸化膜９９の酸化時
間が３時間である点が異なる。
【００７４】図１９は低ドレイン電圧領域におけるＭＯ
ＳＦＥＴのドレイン特性を示す図、図２０は高ドレイン
電圧領域におけるＭＯＳＦＥＴのドレイン特性を示す図
である。図１９に見られるように、４ＨＳｉＣ｛０００
１｝ＭＯＳＦＥＴ、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦ
ＥＴ９０のドレイン特性には、ともに明確な線形領域と
飽和領域とが見られ、ＭＯＳＦＥＴとしての動作が確認
された。しかしながら、そのドレイン特性には大きな差
が見られた。
ＳＦＥＴのドレイン特性を示す図、図２０は高ドレイン
電圧領域におけるＭＯＳＦＥＴのドレイン特性を示す図
である。図１９に見られるように、４ＨＳｉＣ｛０００
１｝ＭＯＳＦＥＴ、４ＨＳｉＣ｛０３−３８｝ＭＯＳＦ
ＥＴ９０のドレイン特性には、ともに明確な線形領域と
飽和領域とが見られ、ＭＯＳＦＥＴとしての動作が確認
された。しかしながら、そのドレイン特性には大きな差
が見られた。
【００７５】４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴは、
ゲート電圧を１５Ｖにまで増加してもドレイン電流は１
００ｍＡ以下に留まっている。一方、４ＨＳｉＣ｛０３
−３８｝ＭＯＳＦＥＴ９０は、比較的小さいゲート電
圧、ドレイン電圧で５Ａ（５５Ａ／ｃｍ2）以上のドレ
イン電流が流れ、ゲート電圧が１５Ｖのときにはドレイ
ン電圧１．２Ｖで９Ａ（１００Ａ／ｃｍ2）のドレイン
電流が流れた。このドレイン特性から計算されるオン抵
抗は１１ｍΩｃｍ２であり、非常に良好な値が得られ
た。４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴでは、オン抵
抗が７４１ｍΩｃｍ２と大きかったのに対し、４ＨＳｉ
Ｃ｛０３−３８｝ＭＯＳＦＥＴ９０のオン抵抗が小さか
ったのは、４ＨＳｉＣ｛０３−３８｝を用いることによ
ってＭＯＳチャネル移動度が大幅に向上したためであ
る。すなわち、チャネル移動度が極めて低い４ＨＳｉＣ
｛０００１｝ＭＯＳＦＥＴでは、オン抵抗がドリフト領
域の抵抗ではなく、ＭＯＳチャネル抵抗によって支配さ
れてしまうこととなっていたが、チャネル移動度の高い
４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ９０ではそのよ
うなことがないからである。
ゲート電圧を１５Ｖにまで増加してもドレイン電流は１
００ｍＡ以下に留まっている。一方、４ＨＳｉＣ｛０３
−３８｝ＭＯＳＦＥＴ９０は、比較的小さいゲート電
圧、ドレイン電圧で５Ａ（５５Ａ／ｃｍ2）以上のドレ
イン電流が流れ、ゲート電圧が１５Ｖのときにはドレイ
ン電圧１．２Ｖで９Ａ（１００Ａ／ｃｍ2）のドレイン
電流が流れた。このドレイン特性から計算されるオン抵
抗は１１ｍΩｃｍ２であり、非常に良好な値が得られ
た。４ＨＳｉＣ｛０００１｝ＭＯＳＦＥＴでは、オン抵
抗が７４１ｍΩｃｍ２と大きかったのに対し、４ＨＳｉ
Ｃ｛０３−３８｝ＭＯＳＦＥＴ９０のオン抵抗が小さか
ったのは、４ＨＳｉＣ｛０３−３８｝を用いることによ
ってＭＯＳチャネル移動度が大幅に向上したためであ
る。すなわち、チャネル移動度が極めて低い４ＨＳｉＣ
｛０００１｝ＭＯＳＦＥＴでは、オン抵抗がドリフト領
域の抵抗ではなく、ＭＯＳチャネル抵抗によって支配さ
れてしまうこととなっていたが、チャネル移動度の高い
４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ９０ではそのよ
うなことがないからである。
【００７６】次に、３ｍｍ角のＳＪ−ＭＯＳＦＥＴにつ
いてゲート電圧０Ｖ時（オフ状態）のドレイン耐圧を調
べたところ、図２０に示されるように４ＨＳｉＣ｛００
０１｝ＭＯＳＦＥＴでは３８０Ｖ、４ＨＳｉＣ｛０３−
３８｝ＭＯＳＦＥＴ９０では６５５Ｖであり、大きな差
が見られた。このように４ＨＳｉＣ｛０３−３８｝ＭＯ
ＳＦＥＴにおいて高いドレイン耐圧が得られたのは、４
ＨＳｉＣ｛０３−３８｝を用いることによって、デバイ
ス活性領域となるＳｉＣエピタキシャル成長層中の欠陥
密度、特にマイクロパイプ密度が低減されたためである
と考えられる。 （絶縁破壊電圧について）次に、ＳｉＣ成長層と酸化膜
との間の界面に、ＳｉＣの｛０００１｝面を用いた場合
と｛０３−３８｝面を用いた場合の酸化膜の絶縁破壊電
圧について説明する。図２１は、ｎ型４Ｈ-ＳｉＣエピ
タキシャル成長層を用いて、作成したＭＯＳキャパシタ
１１０を示す断面図である。ＭＯＳキャパシタ１１０
は、ｎ型ＳｉＣ基板１１１と、ｎ型ＳｉＣ基板１１１に
積層されたｎ型ＳｉＣ成長層１１２と、ｎ型ＳｉＣ成長
層１１２の上面に積層された酸化膜１１３と、酸化膜１
１３上に堆積されたリンドープ多結晶Ｓｉ１１４と、ｎ
型ＳｉＣ基板１１１の下面に蒸着されたＮｉ１１５とを
有する。
いてゲート電圧０Ｖ時（オフ状態）のドレイン耐圧を調
べたところ、図２０に示されるように４ＨＳｉＣ｛００
０１｝ＭＯＳＦＥＴでは３８０Ｖ、４ＨＳｉＣ｛０３−
３８｝ＭＯＳＦＥＴ９０では６５５Ｖであり、大きな差
が見られた。このように４ＨＳｉＣ｛０３−３８｝ＭＯ
ＳＦＥＴにおいて高いドレイン耐圧が得られたのは、４
ＨＳｉＣ｛０３−３８｝を用いることによって、デバイ
ス活性領域となるＳｉＣエピタキシャル成長層中の欠陥
密度、特にマイクロパイプ密度が低減されたためである
と考えられる。 （絶縁破壊電圧について）次に、ＳｉＣ成長層と酸化膜
との間の界面に、ＳｉＣの｛０００１｝面を用いた場合
と｛０３−３８｝面を用いた場合の酸化膜の絶縁破壊電
圧について説明する。図２１は、ｎ型４Ｈ-ＳｉＣエピ
タキシャル成長層を用いて、作成したＭＯＳキャパシタ
１１０を示す断面図である。ＭＯＳキャパシタ１１０
は、ｎ型ＳｉＣ基板１１１と、ｎ型ＳｉＣ基板１１１に
積層されたｎ型ＳｉＣ成長層１１２と、ｎ型ＳｉＣ成長
層１１２の上面に積層された酸化膜１１３と、酸化膜１
１３上に堆積されたリンドープ多結晶Ｓｉ１１４と、ｎ
型ＳｉＣ基板１１１の下面に蒸着されたＮｉ１１５とを
有する。
【００７７】次に、このＭＯＳキャパシタ１１０の製造
方法について説明する。まず、改良レーリー法によって
成長したインゴットをスライスし、鏡面研磨することに
よって作製されたｎ型ＳｉＣ基板１１１上に、ＣＶＤ法
によって窒素ドープｎ型ＳｉＣ層１１２をエピタキシャ
ル成長させる。ここで用いられるｎ型ＳｉＣ基板１１１
は、｛０３−３８｝面が露出した４Ｈ型ポリタイプのＳ
ｉＣ単結晶と｛０００１｝面が露出した４Ｈ型ポリタイ
プのＳｉＣ単結晶である。ＳｉＣ単結晶のショットキー
障壁の容量電圧特性から求めた実効ドナー密度は３〜８
×１０18／ｃｍ 3、厚さは３６０〜４２０μｍである。
ここで、ＣＶＤ法によるｐ型ＳｉＣ成長層１１２の主な
成長条件は、以下の通りである。導入する気体流量を、
ＳｉＨ4については０．５０ｓｃｃｍ、Ｃ3Ｈ8について
は０．４０ｓｃｃｍ、Ｎ2については３×１０-4ｓｃｃ
ｍ（｛０００１｝面に成長させる場合には２×１０-3／
ｓｃｃｍ）、Ｈ2については３．０ｓｌｍとし、基板温
度１５００℃で９０分間成長させる。このような条件に
よって成長された窒素ドープＮ型ＳｉＣ成長層１１２
は、ドナー密度は２〜４×１０15／ｃｍ3、膜厚は５μ
ｍである。
方法について説明する。まず、改良レーリー法によって
成長したインゴットをスライスし、鏡面研磨することに
よって作製されたｎ型ＳｉＣ基板１１１上に、ＣＶＤ法
によって窒素ドープｎ型ＳｉＣ層１１２をエピタキシャ
ル成長させる。ここで用いられるｎ型ＳｉＣ基板１１１
は、｛０３−３８｝面が露出した４Ｈ型ポリタイプのＳ
ｉＣ単結晶と｛０００１｝面が露出した４Ｈ型ポリタイ
プのＳｉＣ単結晶である。ＳｉＣ単結晶のショットキー
障壁の容量電圧特性から求めた実効ドナー密度は３〜８
×１０18／ｃｍ 3、厚さは３６０〜４２０μｍである。
ここで、ＣＶＤ法によるｐ型ＳｉＣ成長層１１２の主な
成長条件は、以下の通りである。導入する気体流量を、
ＳｉＨ4については０．５０ｓｃｃｍ、Ｃ3Ｈ8について
は０．４０ｓｃｃｍ、Ｎ2については３×１０-4ｓｃｃ
ｍ（｛０００１｝面に成長させる場合には２×１０-3／
ｓｃｃｍ）、Ｈ2については３．０ｓｌｍとし、基板温
度１５００℃で９０分間成長させる。このような条件に
よって成長された窒素ドープＮ型ＳｉＣ成長層１１２
は、ドナー密度は２〜４×１０15／ｃｍ3、膜厚は５μ
ｍである。
【００７８】次に、上記各工程によって加工された基板
をＲＣＡ洗浄し、ＨＦデイップした後、ウェット酸化に
より酸化膜１１３を形成する。酸化条件は、｛０３−３
８｝面に成長させたＳｉＣ層１１２を酸化させる場合は
１１５０℃、１５分であり、｛０００１｝面に成長させ
たＳｉＣ層１１２を酸化させる場合は１１５０℃、２時
間である。なお、形成されるゲート酸化膜１１３の厚さ
は４８〜５４ｎｍである。
をＲＣＡ洗浄し、ＨＦデイップした後、ウェット酸化に
より酸化膜１１３を形成する。酸化条件は、｛０３−３
８｝面に成長させたＳｉＣ層１１２を酸化させる場合は
１１５０℃、１５分であり、｛０００１｝面に成長させ
たＳｉＣ層１１２を酸化させる場合は１１５０℃、２時
間である。なお、形成されるゲート酸化膜１１３の厚さ
は４８〜５４ｎｍである。
【００７９】次に、ニッケル（Ｎｉ：１５０ｎｍ）１１
５を９００℃で２０分間の熱処理をすることによって、
ｎ型ＳｉＣ基板１１１の裏面にオーミック電極として取
り付ける。続いて、燐ドープ多結晶Ｓｉ（厚さ３００ｎ
ｍ）１１４を用い、酸化膜１１３の表面にゲート電極１
１４を取り付ける。電極形成後、フォーミングガス（Ｈ
2／Ｎ2）中で４５０℃、１０分間の熱処理を行った。ゲ
ート電極１１４は円形で直径は３００μｍである。
５を９００℃で２０分間の熱処理をすることによって、
ｎ型ＳｉＣ基板１１１の裏面にオーミック電極として取
り付ける。続いて、燐ドープ多結晶Ｓｉ（厚さ３００ｎ
ｍ）１１４を用い、酸化膜１１３の表面にゲート電極１
１４を取り付ける。電極形成後、フォーミングガス（Ｈ
2／Ｎ2）中で４５０℃、１０分間の熱処理を行った。ゲ
ート電極１１４は円形で直径は３００μｍである。
【００８０】以下、上記製造方法によって製造されたＭ
ＯＳキャパシタ１１０の絶縁破壊に関する実験結果につ
いて説明する。４ＨＳｉＣ｛０００１｝、及び４ＨＳｉ
Ｃ｛０３−３８｝面上に作製したＭＯＳキャパシタ１１
０の表面電極側に正の電圧を印加させ、蓄積状態にして
酸化膜の絶縁破壊電界を求めた。絶縁破壊電界の平均値
は、４ＨＳｉＣ｛０００１｝オフ面上で８．６ＭＶ／ｃ
ｍ、４ＨＳｉＣ｛０３−３８｝面上で９．４ＭＶ／ｃｍ
となり、｛０３−３８｝面を用いる方が少し高かった。
次に、絶縁膜としての信頼性を評価するために、高温で
の時間依存絶縁破壊（ＴＤＤＢ）測定を行った。ＭＯＳ
キャパシタ１１０を３００℃に加熱し、Ｆ−Ｎトンネル
電流が流れる高電界（６〜９ＭＶ／ｃｍ）を印加して、
３５〜４５個のＭＯＳキャパシタの破壊特性を調べた。
図２２は、破壊特性の典型的な結果（電界強度７．５Ｍ
Ｖ／ｃｍ）を故障解析で使われるワイブルプロットによ
って示す図である。４ＨＳｉＣ｛０００１｝面上に作製
したＭＯＳキャパシタ１１０では、素子の多くが１００
０秒以下の短時間で破壊するのに対し、４ＨＳｉＣ｛０
３−３８｝面上に作製したＭＯＳキャパシタ１１０は破
壊に至るまでの時間がかなり長いことが分かる。この条
件における破壊に至る平均時間は、｛０００１｝面上の
素子で５４０秒、｛０３−３８｝面上の素子で９６００
０秒となり、｛０３−３８｝面を用いることで酸化膜１
１３の寿命を大幅に改善できることが分かった。図２３
は、異なる電界強度で同様の測定を行い、それぞれの条
件における破壊に至る平均時間をプロットした結果を示
す図である。高電界で得られた結果を外挿し、実際のデ
バイス動作時に使われると思われる２〜３ＭＶ／ｃｍで
の寿命を概算すると、｛０００１｝面では約０．４年、
｛０３−３８｝面では５０年以上となった。したがっ
て、４ＨＳｉＣ｛０３−３８｝面を用いることによっ
て、従来、問題であった高温における酸化膜の信頼性を
大幅に改善できることが分かった。この原因はまだ明ら
かでないが、ＳｉＭＯＳの分野では、ＭＯＳ界面の欠陥
と機械的歪が酸化膜の信頼性を支配することが知られて
いる。ＳｉＣＭＯＳ構造の場合も、４ＨＳｉＣ｛０３−
３８｝面という新しい面方位では、界面における原子配
列、結合ボンド密度とボンド角度、表面ポテンシャルが
異なるので、界面準位や歪が低減されたものと推測され
る。実際、ＭＯＳキャパシタの容量電圧特性から界面準
位密度を見積もると、｛０００１｝面上の素子で２〜５
×１０11ｃｍ2／Ｖｓ、｛０３−３８｝面上の素子で
０．８〜２×１０11ｃｍ2／Ｖｓとなり、｛０３−３
８｝面の方が界面準位密度が低いことが分かった。ま
た、４ＨＳｉＣ｛０３−３８｝の方が表面、界面の平坦
性に優れることも寄与している可能性がある。
ＯＳキャパシタ１１０の絶縁破壊に関する実験結果につ
いて説明する。４ＨＳｉＣ｛０００１｝、及び４ＨＳｉ
Ｃ｛０３−３８｝面上に作製したＭＯＳキャパシタ１１
０の表面電極側に正の電圧を印加させ、蓄積状態にして
酸化膜の絶縁破壊電界を求めた。絶縁破壊電界の平均値
は、４ＨＳｉＣ｛０００１｝オフ面上で８．６ＭＶ／ｃ
ｍ、４ＨＳｉＣ｛０３−３８｝面上で９．４ＭＶ／ｃｍ
となり、｛０３−３８｝面を用いる方が少し高かった。
次に、絶縁膜としての信頼性を評価するために、高温で
の時間依存絶縁破壊（ＴＤＤＢ）測定を行った。ＭＯＳ
キャパシタ１１０を３００℃に加熱し、Ｆ−Ｎトンネル
電流が流れる高電界（６〜９ＭＶ／ｃｍ）を印加して、
３５〜４５個のＭＯＳキャパシタの破壊特性を調べた。
図２２は、破壊特性の典型的な結果（電界強度７．５Ｍ
Ｖ／ｃｍ）を故障解析で使われるワイブルプロットによ
って示す図である。４ＨＳｉＣ｛０００１｝面上に作製
したＭＯＳキャパシタ１１０では、素子の多くが１００
０秒以下の短時間で破壊するのに対し、４ＨＳｉＣ｛０
３−３８｝面上に作製したＭＯＳキャパシタ１１０は破
壊に至るまでの時間がかなり長いことが分かる。この条
件における破壊に至る平均時間は、｛０００１｝面上の
素子で５４０秒、｛０３−３８｝面上の素子で９６００
０秒となり、｛０３−３８｝面を用いることで酸化膜１
１３の寿命を大幅に改善できることが分かった。図２３
は、異なる電界強度で同様の測定を行い、それぞれの条
件における破壊に至る平均時間をプロットした結果を示
す図である。高電界で得られた結果を外挿し、実際のデ
バイス動作時に使われると思われる２〜３ＭＶ／ｃｍで
の寿命を概算すると、｛０００１｝面では約０．４年、
｛０３−３８｝面では５０年以上となった。したがっ
て、４ＨＳｉＣ｛０３−３８｝面を用いることによっ
て、従来、問題であった高温における酸化膜の信頼性を
大幅に改善できることが分かった。この原因はまだ明ら
かでないが、ＳｉＭＯＳの分野では、ＭＯＳ界面の欠陥
と機械的歪が酸化膜の信頼性を支配することが知られて
いる。ＳｉＣＭＯＳ構造の場合も、４ＨＳｉＣ｛０３−
３８｝面という新しい面方位では、界面における原子配
列、結合ボンド密度とボンド角度、表面ポテンシャルが
異なるので、界面準位や歪が低減されたものと推測され
る。実際、ＭＯＳキャパシタの容量電圧特性から界面準
位密度を見積もると、｛０００１｝面上の素子で２〜５
×１０11ｃｍ2／Ｖｓ、｛０３−３８｝面上の素子で
０．８〜２×１０11ｃｍ2／Ｖｓとなり、｛０３−３
８｝面の方が界面準位密度が低いことが分かった。ま
た、４ＨＳｉＣ｛０３−３８｝の方が表面、界面の平坦
性に優れることも寄与している可能性がある。
【００８１】以上、本発明の実施形態について詳細に説
明してきたが、本発明は上記実施形態に限定されるもの
ではない。
明してきたが、本発明は上記実施形態に限定されるもの
ではない。
【００８２】上記各実施形態では、ＳｉＣ成長層の｛０
３−３８｝面に酸化膜を積層した構成のＭＯＳデバイス
について説明したが、｛０３−３８｝面に対して１０°
以内のオフ角αを有する面に酸化膜を積層した構成のＭ
ＯＳデバイスも上記各実施形態の場合と同様に、チャネ
ル移動度を高めることができる。
３−３８｝面に酸化膜を積層した構成のＭＯＳデバイス
について説明したが、｛０３−３８｝面に対して１０°
以内のオフ角αを有する面に酸化膜を積層した構成のＭ
ＯＳデバイスも上記各実施形態の場合と同様に、チャネ
ル移動度を高めることができる。
【００８３】また、上記各実施形態では、主にｎチャネ
ルＭＯＳＦＥＴと、その特性評価について記述したが、
ＭＯＳ構造を含む他のデバイスを作製するときにも、４
ＨＳｉＣ｛０３−３８｝が有効であることは自明であ
る。例えば、Ｓｉパワーデバイスの分野で広く研究開
発、および工業化が進められているＩＧＢＴ (Insulate
Gate Bipolar Transistor)やＭＯＳ制御型サイリス
タ、さらにはＭＯＳＦＥＴやｐチャネルＭＯＳＦＥＴ、
ＣＭＯＳを用いた高温動作集積回路やセンサーを作製す
る場合にも、４ＨＳｉＣ｛０３−３８｝面を用いること
が有効である。さらに、この面上で良好な絶縁膜/Ｓｉ
Ｃ界面特性が得られることを利用すれば、非常に優れた
表面保護膜を形成できることも自明である。この場合に
は、非常に安定で、界面におけるキャリヤ生成速度の低
い界面特性が得られるので、表面漏れ電流や雑音特性に
優れた半導体デバイスが実現できる。
ルＭＯＳＦＥＴと、その特性評価について記述したが、
ＭＯＳ構造を含む他のデバイスを作製するときにも、４
ＨＳｉＣ｛０３−３８｝が有効であることは自明であ
る。例えば、Ｓｉパワーデバイスの分野で広く研究開
発、および工業化が進められているＩＧＢＴ (Insulate
Gate Bipolar Transistor)やＭＯＳ制御型サイリス
タ、さらにはＭＯＳＦＥＴやｐチャネルＭＯＳＦＥＴ、
ＣＭＯＳを用いた高温動作集積回路やセンサーを作製す
る場合にも、４ＨＳｉＣ｛０３−３８｝面を用いること
が有効である。さらに、この面上で良好な絶縁膜/Ｓｉ
Ｃ界面特性が得られることを利用すれば、非常に優れた
表面保護膜を形成できることも自明である。この場合に
は、非常に安定で、界面におけるキャリヤ生成速度の低
い界面特性が得られるので、表面漏れ電流や雑音特性に
優れた半導体デバイスが実現できる。
【００８４】
【発明の効果】本発明によれば、｛０３−３８｝面、又
は｛０３−３８｝面に対して１０°以内のオフ角を有す
るＳｉＣの面に酸化膜を積層することにより、ＭＯＳデ
バイスのチャネル移動度を高めることができる。
は｛０３−３８｝面に対して１０°以内のオフ角を有す
るＳｉＣの面に酸化膜を積層することにより、ＭＯＳデ
バイスのチャネル移動度を高めることができる。
【図１】第１実施形態に係るＭＯＳＦＥＴの構成を示す
断面図である。
断面図である。
【図２】第１実施形態に係るＭＯＳＦＥＴのドレイン特
性を示す図である。
性を示す図である。
【図３】第１実施形態に係るＭＯＳＦＥＴのチャネル移
動度の温度依存性を示す図である。
動度の温度依存性を示す図である。
【図４】第１実施形態に係るＭＯＳＦＥＴのしきい値電
圧の温度依存性を示す図である。
圧の温度依存性を示す図である。
【図５】第３実施形態に係るＭＯＳＦＥＴの構成を示す
断面図である。
断面図である。
【図６】第３実施形態に係るＭＯＳＦＥＴのドレイン特
性を示す図である。
性を示す図である。
【図７】第３実施形態に係るＭＯＳＦＥＴのチャネル移
動度を示す図である。
動度を示す図である。
【図８】第４実施形態に係るＭＯＳＦＥＴの構成を示す
断面図である。
断面図である。
【図９】第４実施形態に係るＭＯＳＦＥＴのドレイン特
性を示す図である。
性を示す図である。
【図１０】第４実施形態に係るＭＯＳＦＥＴのドレイン
特性を示す図である。
特性を示す図である。
【図１１】第５実施形態に係るＭＯＳＦＥＴの構成を示
す断面図である。
す断面図である。
【図１２】第５実施形態に係るＭＯＳＦＥＴのドレイン
特性を示す図である。
特性を示す図である。
【図１３】第５実施形態に係るＭＯＳＦＥＴのドレイン
特性を示す図である。
特性を示す図である。
【図１４】第５実施形態に係るドレイン耐圧とデバイス
面積との関係を示す図である。
面積との関係を示す図である。
【図１５】第６実施形態に係るＭＯＳＦＥＴの構成を示
す断面図である。
す断面図である。
【図１６】第６実施形態に係るＭＯＳＦＥＴのドレイン
特性を示す図である。
特性を示す図である。
【図１７】第６実施形態に係るＭＯＳＦＥＴのドレイン
特性を示す図である。
特性を示す図である。
【図１８】第７実施形態に係るＭＯＳＦＥＴの構成を示
す断面図である。
す断面図である。
【図１９】第７実施形態に係るＭＯＳＦＥＴのドレイン
特性を示す図である。
特性を示す図である。
【図２０】第７実施形態に係るＭＯＳＦＥＴのドレイン
特性を示す図である。
特性を示す図である。
【図２１】ＭＯＳキャパシタの構成を示す断面図であ
る。
る。
【図２２】ＭＯＳキャパシタの破壊特性の結果ワイブル
プロットによって示す図である
プロットによって示す図である
【図２３】ＭＯＳキャパシタの破壊に至る平均時間を示
す図である
す図である
１０…４ＨＳｉＣ｛０３−３８｝ＭＯＳＦＥＴ、１１…
ｐ型ＳｉＣ基板、１２…型成長層、１３…酸化膜、１４
…ソース領域、１５…ドレイン領域、１６…ソース電
極、１７…ドレイン電極、１８…ゲート電極。
ｐ型ＳｉＣ基板、１２…型成長層、１３…酸化膜、１４
…ソース領域、１５…ドレイン領域、１６…ソース電
極、１７…ドレイン電極、１８…ゲート電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/205 Ｈ０１Ｌ 29/78 ３０１Ｑ 29/749 29/74 ６０１Ａ 21/336 29/78 ３０１Ｂ ６５８Ｅ (71)出願人 000005979 三菱商事株式会社 東京都千代田区丸の内２丁目６番３号 (72)発明者 木本 恒暢 京都府京都市伏見区桃山町松平筑前エルシ ティ桃山筑前605 (72)発明者 塩見 弘 大阪府吹田市原町１−６−19 (72)発明者 松波 弘之 京都府八幡市西山足立１−９ (72)発明者 平尾 太一 大阪府豊中市本町５丁目11−17 (72)発明者 矢野 裕司 愛知県豊橋市小畷町170−１ Ｆターム(参考） 5F005 AA03 AC02 AE09 AH02 AH03 AH04 CA04 5F045 AA06 AB06 AB32 AB33 AC01 AC11 AD10 AD18 AE23 AF02 AF13 BB16 CA05 DA52 DA53 EE12 HA15 HA16 5F140 AA01 AA05 AA07 AA25 AC23 AC39 BA02 BA20 BC12 BD04 BD05 BD07 BE07 BE09 BE10 BE17 BF01 BF05 BG44 BH14 BH21 BH30 BJ11 BK13 BK21 BK38 CD09
Claims (3)
- 【請求項１】 ４Ｈ型ＳｉＣの上面に酸化膜が積層さ
れ、前記酸化膜の上面に金属電極が設けられたＭＯＳデ
バイスにおいて、 前記酸化膜が積層された前記４Ｈ型ＳｉＣの面は、｛０
３−３８｝面、又は、｛０３−３８｝面に対して１０°
以内のオフ角αを有する面であることを特徴とするＭＯ
Ｓデバイス。 - 【請求項２】 前記オフ角αは、５°以内であることを
特徴とする請求項１に記載のＭＯＳデバイス。 - 【請求項３】 前記オフ角αは、３°以内であることを
特徴とする請求項１に記載のＭＯＳデバイス。
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