JP4470333B2 - ＳｉＣ半導体における酸化膜形成方法およびＳｉＣ半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＳｉＣ半導体における酸化膜形成方法およびＳｉＣ半導体装置に関し、特に、高品質な半導体電子部品、半導体デバイスに適用されるＳｉＣ半導体装置に関するものである。
【０００２】
【従来の技術】
近年、炭化珪素(ＳｉＣ)あるいは窒化ガリウム(ＧａＮ)等の軽元素で構成される化合物半導体の研究が盛んである。特に、ＳｉＣは、エネルギーの禁制帯幅（バンドギャップ）が広く、絶縁破壊電界が高く、更には熱伝導度が大きい等の優れた特性を持っており、このようなワイドバンドギャップの特徴を活かして、高効率・高耐圧パワーデバイス、高周波パワーデバイス、高温動作デバイス等の既存の半導体（Ｓｉ，ＧａＡｓ等）では物性限界のために実現できない次世代デバイス用半導体として注目を集めている。
【０００３】
そして、パワーデバイスでは、ＭＯＳ構造、あるいは素子分離等に酸化膜が必要とされる場合が多く、ＳｉＣ半導体においては、Ｓｉと同様に熱酸化により高品質な酸化膜を形成していた。
【０００４】
【発明が解決しようとする課題】
しかしながら、ＳｉＣ半導体に熱酸化膜を形成する場合に、次のような問題が生じていた。すなわち、熱酸化膜の形成に要する時間が非常に長いという問題があり、このように熱酸化工程を長時間にわたって行う結果、ＳｉＣ半導体に表面荒れ等による品質低下を引き起こすことがあった。また、熱酸化時間を短縮するために酸化温度を高く設定する試みもなされていたが、この場合は、高温処理が必要であるがゆえに半導体製造プロセスの自由度が制限されるという問題を招いていた。
【０００５】
本発明は、上記問題を解決するためになされたものであり、短時間且つ低温で熱酸化膜を形成することができるＳｉＣ半導体における酸化膜形成方法、およびＳｉＣ半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明者らは、まず、酸化膜を形成するＳｉＣ半導体の面に着目した。そして、鋭意研究の結果、以下のような発明によれば、上記目的を達成できることを見出した。
【０００７】
すなわち、本発明のＳｉＣ半導体における酸化膜形成方法は、４Ｈ型のＳｉＣ半導体層に酸化膜を形成する方法であって、ＳｉＣ半導体層の｛０３−３８｝面、またはこの面から１０°以内のオフ角を有する面に対して熱酸化処理を行うことで、酸化膜を形成することを特徴とする。
【０００８】
従来、ＳｉＣ半導体の熱酸化膜は、ＳｉＣの｛０００１｝面に形成されていた。この場合、ＳｉＣの｛０００１｝面は六方最密面であることから、熱酸化を進行させるためには、その最密面に垂直に酸素或いはシリコンが拡散しなければならない。ところが、結晶面のなかでも原子を最密面に垂直に進ませる場合が、結晶格子と相互作用がもっとも大きいことから拡散速度が遅くなり、このことが熱酸化時間の遅延を招いていたのである。これに対して、本発明者らが研究の結果見出した４Ｈ型ＳｉＣ｛０３−３８｝面は最密面からずれた面であるため、その面に垂直な方向の原子の拡散は容易である。このため、本発明では、熱酸化膜を低温且つ短時間で形成することができ、表面が荒れず、酸化膜と半導体界面の平坦性を保つこともできる。最密面からずれた面のなかでも４Ｈ型ＳｉＣ｛０３−３８｝面を採用した場合に特に良い結果が得れた理由としては、最密面から離れた面でありながら原子の結合手が比較的周期的に表面に現れているためと考えられる。
【０００９】
尚、４Ｈ型ＳｉＣ｛０３−３８｝面そのものでなく、この面から１０°以内のオフ角を有する面に対して熱酸化処理を行った場合についても同様の効果を得ることができる。また、オフ角は５°以内、更には３°以内であることが好ましい。
【００１０】
また、本発明のＳｉＣ半導体における酸化膜形成方法において、ＳｉＣ半導体層の｛０３−３８｝面、またはこの面から１０°以内のオフ角を有する面にエッチングによってトレンチを形成し、トレンチ内に酸化膜を形成することとしてもよい。
【００１１】
半導体デバイスにおいてトレンチキャパシタ等を形成するために、トレンチ（溝）を形成することがある。ところが従来、例えばＭＯＳデバイスでトレンチを形成し、さらにトレンチの内壁面に酸化膜を形成させると、トレンチの底部と側面部で酸化速度が異なり、絶縁破壊が発生しやすくなるという問題があった。これに対して、本発明のように上記ＳｉＣ半導体層の｛０３−３８｝面、またはこの面から１０°以内のオフ角を有する面にトレンチを形成し、このトレンチ内に酸化膜を形成すると、トレンチの底部と側壁にも最密面が現れないため、底部と側壁での酸化速度がほぼ等しくなり、厚さが均一な酸化膜を形成することができる。
【００１２】
また、本発明のＳｉＣ半導体装置は、４Ｈ型のＳｉＣ半導体層を有するＳｉＣ半導体装置において、｛０３−３８｝面、またはこの面から１０°以内のオフ角を有する面を主面とするＳｉＣ半導体層と、主面を熱酸化して形成されたＳｉＯ2からなる酸化膜と、を備えることを特徴とする。
【００１３】
上記のように、４Ｈ型ＳｉＣ｛０３−３８｝面は最密面からずれた面であるため、その面に垂直な方向の原子の拡散は容易である。このため、本発明のＳｉＣ半導体装置を構成する熱酸化膜は低温且つ短時間で形成することができ、酸化膜の表面は荒れておらず、且つ、酸化膜と半導体界面の平坦性も保たれている。尚、４Ｈ型ＳｉＣ｛０３−３８｝面そのものでなく、この面から１０°以内のオフ角を有する面に酸化膜が形成されている場合についても同様の効果を得ることができる。
【００１４】
さらに、本発明のＳｉＣ半導体装置において、ＳｉＣ半導体層にトレンチが形成されており、熱酸化膜はトレンチの内壁面に形成されていることが好ましい。この場合、トレンチの底部と側壁に最密面が現れないため、底部と側壁での酸化速度がほぼ等しくなり、酸化膜の厚さは均一になる。
【００１５】
【発明の実施の形態】
以下、添付図面を参照して、本発明に係るＳｉＣ半導体の酸化膜形成方法およびＳｉＣ半導体装置の好適な実施形態について詳細に説明する。尚、同一要素には同一符号を用いるものとし、重複する説明は省略する。また、実施形態および実施例の説明で結晶の格子方向および格子面を使用する場合があるが、ここで格子方向及び格子面の記号の説明をしておく。個別方位は［ ］、集合方位は＜ ＞、個別面は（ ）、集合面は｛ ｝でそれぞれ示すことにする。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、明細書作成の都合上、数字の前に負号を付けることにする。
【００１６】
［第１実施形態］
図１を参照して、本実施形態のＳｉＣ半導体の酸化膜形成方法を説明する。ここでは、ＭＯＳＦＥＴ用のゲート酸化膜を形成する場合について説明する。まず、図１（ａ）に示すように、４Ｈ型（「Ｈ」は六方晶系、「４」は原子積層が４層で一周期となる結晶構造を意味する）のＳｉＣ半導体からなる基板１０を作製する。基板１０は、その露出面１０ａが｛０３−３８｝面とされている。基板１０は、改良レーリー法によって成長させたインゴットをスライスし、鏡面研磨すること等によって作製できる。
【００１７】
ここで、図２を参照して、４Ｈ型ＳｉＣ単結晶の（０３−３８）面について説明する。同図に示すように、（０３−３８）面は、［０００１］方向に対して約３５゜（３５．２６゜）の傾きを有し、［０００１］方向と垂直な面に対して約５５゜（５４．７４゜）の傾きを有するものである。
【００１８】
次に、図１（ｂ）に示すように、基板１０上にＣＶＤ法等によってＳｉＣをエピタキシャル成長させ、バッファ層２０を形成する。さらに、図１（ｃ）に示す工程で、ＣＶＤ法等によって更にＳｉＣをエピタキシャル成長させ、活性層３０を形成する。得られた活性層３０の露出面（主面）３０ａは、基板１０およびバッファ層２０の露出面に倣って｛０３−３８｝面となる。
【００１９】
次いで、図１（ｄ）に示す工程で、活性層３０の露出面３０ａに、ドライ酸化（乾燥酸素雰囲気中の酸化）を施すことでＳｉＯ2からなる熱酸化膜４０を形成し、本実施形態のＳｉＣ半導体装置５０を完成させる。
【００２０】
本実施形態によれば、熱酸化処理を施す活性層３０の露出面３０ａは最密面からずれた｛０３−３８｝となっているため、その面に垂直な方向の原子の拡散が容易である。このため、本実施形態では、熱酸化膜を低温且つ短時間で形成することができ、熱酸化膜４０の表面が荒れず、熱酸化膜４０と活性層３０との界面の平坦性を保つこともできる。そして、このようなＳｉＣ半導体装置５０は、表面平滑性が優れかつ高品質なため、高性能パワーデバイス、高周波デバイス、高温デバイス等に好適に適用することができる。具体的には、ＳｉＣ半導体装置５０は、Ｓｉパワーデバイスの分野で広く研究開発および工業化が進められているIGBT(Insulate Gate Bipolar Transistor)やMOS制御型サイリスタ、さらにはMOSFETやpチャネルMOSFET、CMOSを用いた高温動作集積回路やセンサに好適に用いることができる。
【００２１】
また、ＳｉＣ半導体装置５０の熱酸化膜は、ＭＯＳＦＥＴのゲート酸化膜のようなものに限られず、非常に優れた表面保護膜としても利用することができる。この場合には、非常に安定で、表面漏れ電流や雑音特性に優れた半導体デバイスが実現できる。
【００２２】
尚、図３に示すように、活性層３０の露出面３０ａを本実施形態のように｛０３−３８｝面とせず、この｛０３−３８｝面に対して約１０゜以内のオフ角αだけ傾けた面としても、上記と同様の効果を得ることができる。さらに、オフ角αは５゜以内であることが好ましく、より好適には、３゜以内であることが好ましい。すなわち、熱酸化膜４０を形成するＳｉＣ半導体層の表面が｛０３−３８｝面に近くなるほど、上記の効果を得易くなる。
【００２３】
［第２実施形態］
次に、図４を参照して、本発明の第２実施形態を説明する。図４（ａ）〜図４（ｃ）は図１（ａ）〜図１（ｃ）と同様の処理を行うため、説明を省略する。次いで、図４（ｄ）に示す工程で、活性層３０の露出面３０ａに反応性イオンエッチング（RIE: Reactive Ion Etching）を施し、トレンチ（溝）６０を形成する。尚、反応性イオンエッチングを施す前に公知の技術により活性層３０の表面にマスク層を形成するが、その説明及び図示は省略する。
【００２４】
その後、図４（ｅ）に示す工程で、活性層３０にドライ酸化を施し、活性層３０の露出面３０ａおよびトレンチ６０の内壁面に熱酸化膜４０を形成する。これにより、本実施形態のＳｉＣ半導体装置５０が完成する。
【００２５】
このようにして得られたＳｉＣ半導体装置５０では、上記のように活性層３０の｛０３−３８｝面にトレンチ６０を形成し、このトレンチ６０内に熱酸化膜４０を形成しているが、トレンチ６０の底部と側壁には最密面が現れないため、底部と側壁での酸化速度がほぼ等しくなり、熱酸化膜４０の厚さは均一になっている。
【００２６】
［第３実施形態］
次に、図５を参照して、本発明の第３実施形態を説明する。本実施形態では、ＬＯＣＯＳ（Local Oxidation of Silicon）プロセスによってショットキーダイオードを作製する。まず、図５（ａ）に示す工程で、ｎ+型で４Ｈ型ＳｉＣからなる基板１０、厚さ約５μｍの４Ｈ型ＳｉＣからなるｎ型エピタキシャル層７０、および厚さ約０．８μｍの４Ｈ型ＳｉＣからなるｐ型エピタキシャル層８０を備える積層体を形成し、更に、ｐ型エピタキシャル層８０上にＳｉＮからなるマスク層９０を形成する。マスク層９０，９０の間には、窓部９２が形成される。また、基板１０、ｎ型エピタキシャル層７０、およびｐ型エピタキシャル層８０の露出面（上面）は、｛０３−３８｝面とされている。
【００２７】
次に、図５（ｂ）に示す工程で、ドライ酸化処理を施して、窓部９２から露出しているｐ型エピタキシャル層８０に熱酸化膜４０を形成する。熱酸化膜４０は、ｎ型エピタキシャル層７０まで到達させる。
【００２８】
続いて、図５（ｃ）に示す工程で、ウェットエッチングによって熱酸化膜４０を除去してガードリングを形成する。その後、マスク層９０を除去する。次いで、図５（ｄ）に示す工程で、ｎ型エピタキシャル層７０の露出部、およびｐ型エピタキシャル層８０の表面の一部を覆うようにＡｌ／Ｔｉのショットキー電極９５を形成する一方、基板１０の下面にＮｉのオーミック電極９７を形成してショットキーダイオードが完成する。
【００２９】
従来、ＳｉＣ（０００１）Ｃ面では酸化速度が速いが良好なエピが得られず、またＳｉＣ（０００１）Ｓｉ面では良好なエピが得られるものの酸化速度がＳｉＮなどのマスク材に比べて小さく、ＬＯＣＯＳプロセスを利用することができなかった。これに対して、本実施形態のようにＳｉＣ｛０３−３８｝面を利用すれば、良好なエピが得られ且つ酸化速度も十分であることから、ＬＯＣＯＳプロセスが可能となる。
【００３０】
尚、本実施形態のＬＯＣＯＳプロセスは、上記のようなガードリングの形成のみならず、素子分離、或いは、エピ表面の緩やかなスロープの形成にも用いることができる。
【００３１】
【実施例】
次に、実施例および比較例に基づいて、本発明をより具体的に説明する。
【００３２】
（実施例１）
本実施例では、４Ｈ型ＳｉＣ｛０３−３８｝基板上にエピタキシャル成長させたＳｉＣ層を用いて、ｎチャネル反転型ＭＯＳ構造を試作した。一方、比較例１として、４Ｈ-ＳｉＣ（０００１）Ｓｉ面８度オフ面を露出面とした基板を用いて、同様にｎチャネル反転型ＭＯＳ構造を試作した。実施例および比較例において、基板は、改良レーリー法によって成長したインゴットをスライスし、鏡面研磨することによって作製した（図１（ａ））。基板は全てｐ型で、ショットキー障壁の容量−電圧特性から求めた実効アクセプタ密度は２×１０18〜５×１０18ｃｍ-3、膜厚は３２０〜３４０μｍであった。
【００３３】
この上に、CVD法によってホウ素ドープｐ型ＳｉＣ層をエピタキシャル成長させた。合計約１．６μmの厚さのバッファ層を形成した後（図１（ｂ））、活性層となる高純度p型ＳｉＣ層を成長させた（図１（ｃ））。活性層のアクセプタ密度は５×１０15ｃｍ-3、膜厚は５μmであった。
【００３４】
次いで、１時間のドライ酸化により、熱酸化膜を形成した（図１（ｄ））。また、酸化温度を１０５０℃、１１００℃、１１５０℃の３パターンに設定し、それぞれの膜厚を測定した。表１に、酸化温度と酸化膜厚の関係を示す。
【表１】
【００３５】
表１に示すように、実施例１の４Ｈ型ＳｉＣ｛０３−３８｝ では１１００℃の酸化温度でも１時間程度でMOSFET用の酸化膜を形成できた。一方、比較例１の４Ｈ型ＳｉＣ｛０００１｝８度オフ面では、十分な酸化膜を得るためには１１００℃の温度で結局５時間の酸化時間が必要であった。また、比較例１では、長時間の酸化のために表面の荒れが発生した。
【００３６】
（実施例２）
実施例２および比較例２では、実施例１および比較例１と同じ条件で（但し、活性層の厚さは２０μmとした点で異なる）、図４（ａ）〜図４（ｃ）の処理を行った。そして、反応性イオンエッチングによって、活性層に巾１０μm、深さ５μmのトレンチを形成した。エッチングガスとしては流量２０×１０-3ｌ／ｍｉｎ（標準状態で）のCF4、流量１０×１０-3ｌ／ｍｉｎ（標準状態で）のＯ2を用い、高周波出力は１３．５６ＭＨｚ、３００Ｗで、エッチング時間は１０分間とした。
【００３７】
そして、そのトレンチに１１００℃、２時間のドライ酸化を施して、熱酸化膜を形成した。表２に、トレンチ底部とトレンチ側面部の酸化膜厚を、側面部の酸化膜厚／底部の酸化膜厚の比で比較した結果を示す。
【表２】
【００３８】
表２の結果から判るように、｛０３−３８｝ 面に形成したトレンチに熱酸化膜を形成すると、この熱酸化膜は全体にわたって厚さが均一になった。
【００３９】
（実施例３）
本実施例は、上記第３実施形態に対応するものであり、４Ｈ型ＳｉＣ｛０３−３８｝基板を用いてショットキーダイオードを作製した。実施例および比較例において、基板は、改良レーリー法によって成長したインゴットをスライスし、鏡面研磨することによって作製した。基板は全てｎ型で、ショットキー障壁の容量−電圧特性から求めた実効アクセプタ密度は２×１０18〜５×１０18ｃｍ-3、膜厚は３２０〜３４０μｍであった。この上に、CVD法によって窒素ドープｎ型ＳｉＣ層５μｍ、及び、ホウ素ドープｐ型ＳｉＣ層０．８μｍをエピタキシャル成長させた（図５（ａ））。ｎ層のドナー密度は１×１０16ｃｍ-3、ｐ層のアクセプタ密度は８×１０16ｃｍ-3であった。さらに、ｐ層の上に、スパッタリングによってＳｉＮからなるマスク層を形成した。
【００４０】
表３に、４Ｈ型ＳｉＣ｛０００１｝Ｓｉ面、４Ｈ型ＳｉＣ｛０３−３８｝、及びマスク層の酸化温度１２００℃における酸化時間と酸化膜厚の関係を示す。
【表３】
酸化膜厚は、ＳｉＣ｛０００１｝Ｓｉ面＜ＳｉＮマスク層＜ＳｉＣ｛０３−３８｝の順であった。図５（ｂ）に示すように、１２００℃で、３時間の酸化を３回繰り返すことで、充分な厚みの酸化膜を形成することができた。次に、酸化膜とＳｉＮ膜を除去してガードリングを形成した後、Ａｌ／Ｔｉのショットキー電極を形成して、ショットキーダイオードを完成させた。
【００４１】
本実施例で作製したガードリング付きのショットキーダイオードでは、ガードリングが無い同じ電極面積のダイオードに比べて、５００Ｖの逆方向リーク電流を２桁以上小さくすることができた。
【００４２】
以上、本発明者らによってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記各実施形態に限定されるものではない。例えば、熱酸化方法は、ドライ酸化に限られず、水蒸気雰囲気中の酸化、分圧酸化、高圧酸化等でもよい。また、熱酸化膜は、エピタキシャル成長層でなく、ＳｉＣの基板に直接形成してもよい。
【００４３】
【発明の効果】
以上説明したように、本発明によれば４Ｈ型のＳｉＣ半導体層に熱酸化膜を低温且つ短時間で形成することができる。
【図面の簡単な説明】
【図１】第１実施形態の酸化膜形成方法を示すフローチャートである。
【図２】（０３−３８）面の説明図である。
【図３】｛０３−３８｝面からオフ角α傾いた面を示す図である。
【図４】第２実施形態の酸化膜形成方法を示すフローチャートである。
【図５】第３実施形態の酸化膜形成方法を示すフローチャートである。
【符号の説明】
１０…基板、１０ａ…露出面、２０…バッファ層、３０…活性層、３０ａ…露出面（主面）、４０…熱酸化膜、５０…ＳｉＣ半導体装置。
【発明の属する技術分野】
本発明は、ＳｉＣ半導体における酸化膜形成方法およびＳｉＣ半導体装置に関し、特に、高品質な半導体電子部品、半導体デバイスに適用されるＳｉＣ半導体装置に関するものである。
【０００２】
【従来の技術】
近年、炭化珪素(ＳｉＣ)あるいは窒化ガリウム(ＧａＮ)等の軽元素で構成される化合物半導体の研究が盛んである。特に、ＳｉＣは、エネルギーの禁制帯幅（バンドギャップ）が広く、絶縁破壊電界が高く、更には熱伝導度が大きい等の優れた特性を持っており、このようなワイドバンドギャップの特徴を活かして、高効率・高耐圧パワーデバイス、高周波パワーデバイス、高温動作デバイス等の既存の半導体（Ｓｉ，ＧａＡｓ等）では物性限界のために実現できない次世代デバイス用半導体として注目を集めている。
【０００３】
そして、パワーデバイスでは、ＭＯＳ構造、あるいは素子分離等に酸化膜が必要とされる場合が多く、ＳｉＣ半導体においては、Ｓｉと同様に熱酸化により高品質な酸化膜を形成していた。
【０００４】
【発明が解決しようとする課題】
しかしながら、ＳｉＣ半導体に熱酸化膜を形成する場合に、次のような問題が生じていた。すなわち、熱酸化膜の形成に要する時間が非常に長いという問題があり、このように熱酸化工程を長時間にわたって行う結果、ＳｉＣ半導体に表面荒れ等による品質低下を引き起こすことがあった。また、熱酸化時間を短縮するために酸化温度を高く設定する試みもなされていたが、この場合は、高温処理が必要であるがゆえに半導体製造プロセスの自由度が制限されるという問題を招いていた。
【０００５】
本発明は、上記問題を解決するためになされたものであり、短時間且つ低温で熱酸化膜を形成することができるＳｉＣ半導体における酸化膜形成方法、およびＳｉＣ半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明者らは、まず、酸化膜を形成するＳｉＣ半導体の面に着目した。そして、鋭意研究の結果、以下のような発明によれば、上記目的を達成できることを見出した。
【０００７】
すなわち、本発明のＳｉＣ半導体における酸化膜形成方法は、４Ｈ型のＳｉＣ半導体層に酸化膜を形成する方法であって、ＳｉＣ半導体層の｛０３−３８｝面、またはこの面から１０°以内のオフ角を有する面に対して熱酸化処理を行うことで、酸化膜を形成することを特徴とする。
【０００８】
従来、ＳｉＣ半導体の熱酸化膜は、ＳｉＣの｛０００１｝面に形成されていた。この場合、ＳｉＣの｛０００１｝面は六方最密面であることから、熱酸化を進行させるためには、その最密面に垂直に酸素或いはシリコンが拡散しなければならない。ところが、結晶面のなかでも原子を最密面に垂直に進ませる場合が、結晶格子と相互作用がもっとも大きいことから拡散速度が遅くなり、このことが熱酸化時間の遅延を招いていたのである。これに対して、本発明者らが研究の結果見出した４Ｈ型ＳｉＣ｛０３−３８｝面は最密面からずれた面であるため、その面に垂直な方向の原子の拡散は容易である。このため、本発明では、熱酸化膜を低温且つ短時間で形成することができ、表面が荒れず、酸化膜と半導体界面の平坦性を保つこともできる。最密面からずれた面のなかでも４Ｈ型ＳｉＣ｛０３−３８｝面を採用した場合に特に良い結果が得れた理由としては、最密面から離れた面でありながら原子の結合手が比較的周期的に表面に現れているためと考えられる。
【０００９】
尚、４Ｈ型ＳｉＣ｛０３−３８｝面そのものでなく、この面から１０°以内のオフ角を有する面に対して熱酸化処理を行った場合についても同様の効果を得ることができる。また、オフ角は５°以内、更には３°以内であることが好ましい。
【００１０】
また、本発明のＳｉＣ半導体における酸化膜形成方法において、ＳｉＣ半導体層の｛０３−３８｝面、またはこの面から１０°以内のオフ角を有する面にエッチングによってトレンチを形成し、トレンチ内に酸化膜を形成することとしてもよい。
【００１１】
半導体デバイスにおいてトレンチキャパシタ等を形成するために、トレンチ（溝）を形成することがある。ところが従来、例えばＭＯＳデバイスでトレンチを形成し、さらにトレンチの内壁面に酸化膜を形成させると、トレンチの底部と側面部で酸化速度が異なり、絶縁破壊が発生しやすくなるという問題があった。これに対して、本発明のように上記ＳｉＣ半導体層の｛０３−３８｝面、またはこの面から１０°以内のオフ角を有する面にトレンチを形成し、このトレンチ内に酸化膜を形成すると、トレンチの底部と側壁にも最密面が現れないため、底部と側壁での酸化速度がほぼ等しくなり、厚さが均一な酸化膜を形成することができる。
【００１２】
また、本発明のＳｉＣ半導体装置は、４Ｈ型のＳｉＣ半導体層を有するＳｉＣ半導体装置において、｛０３−３８｝面、またはこの面から１０°以内のオフ角を有する面を主面とするＳｉＣ半導体層と、主面を熱酸化して形成されたＳｉＯ2からなる酸化膜と、を備えることを特徴とする。
【００１３】
上記のように、４Ｈ型ＳｉＣ｛０３−３８｝面は最密面からずれた面であるため、その面に垂直な方向の原子の拡散は容易である。このため、本発明のＳｉＣ半導体装置を構成する熱酸化膜は低温且つ短時間で形成することができ、酸化膜の表面は荒れておらず、且つ、酸化膜と半導体界面の平坦性も保たれている。尚、４Ｈ型ＳｉＣ｛０３−３８｝面そのものでなく、この面から１０°以内のオフ角を有する面に酸化膜が形成されている場合についても同様の効果を得ることができる。
【００１４】
さらに、本発明のＳｉＣ半導体装置において、ＳｉＣ半導体層にトレンチが形成されており、熱酸化膜はトレンチの内壁面に形成されていることが好ましい。この場合、トレンチの底部と側壁に最密面が現れないため、底部と側壁での酸化速度がほぼ等しくなり、酸化膜の厚さは均一になる。
【００１５】
【発明の実施の形態】
以下、添付図面を参照して、本発明に係るＳｉＣ半導体の酸化膜形成方法およびＳｉＣ半導体装置の好適な実施形態について詳細に説明する。尚、同一要素には同一符号を用いるものとし、重複する説明は省略する。また、実施形態および実施例の説明で結晶の格子方向および格子面を使用する場合があるが、ここで格子方向及び格子面の記号の説明をしておく。個別方位は［ ］、集合方位は＜ ＞、個別面は（ ）、集合面は｛ ｝でそれぞれ示すことにする。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、明細書作成の都合上、数字の前に負号を付けることにする。
【００１６】
［第１実施形態］
図１を参照して、本実施形態のＳｉＣ半導体の酸化膜形成方法を説明する。ここでは、ＭＯＳＦＥＴ用のゲート酸化膜を形成する場合について説明する。まず、図１（ａ）に示すように、４Ｈ型（「Ｈ」は六方晶系、「４」は原子積層が４層で一周期となる結晶構造を意味する）のＳｉＣ半導体からなる基板１０を作製する。基板１０は、その露出面１０ａが｛０３−３８｝面とされている。基板１０は、改良レーリー法によって成長させたインゴットをスライスし、鏡面研磨すること等によって作製できる。
【００１７】
ここで、図２を参照して、４Ｈ型ＳｉＣ単結晶の（０３−３８）面について説明する。同図に示すように、（０３−３８）面は、［０００１］方向に対して約３５゜（３５．２６゜）の傾きを有し、［０００１］方向と垂直な面に対して約５５゜（５４．７４゜）の傾きを有するものである。
【００１８】
次に、図１（ｂ）に示すように、基板１０上にＣＶＤ法等によってＳｉＣをエピタキシャル成長させ、バッファ層２０を形成する。さらに、図１（ｃ）に示す工程で、ＣＶＤ法等によって更にＳｉＣをエピタキシャル成長させ、活性層３０を形成する。得られた活性層３０の露出面（主面）３０ａは、基板１０およびバッファ層２０の露出面に倣って｛０３−３８｝面となる。
【００１９】
次いで、図１（ｄ）に示す工程で、活性層３０の露出面３０ａに、ドライ酸化（乾燥酸素雰囲気中の酸化）を施すことでＳｉＯ2からなる熱酸化膜４０を形成し、本実施形態のＳｉＣ半導体装置５０を完成させる。
【００２０】
本実施形態によれば、熱酸化処理を施す活性層３０の露出面３０ａは最密面からずれた｛０３−３８｝となっているため、その面に垂直な方向の原子の拡散が容易である。このため、本実施形態では、熱酸化膜を低温且つ短時間で形成することができ、熱酸化膜４０の表面が荒れず、熱酸化膜４０と活性層３０との界面の平坦性を保つこともできる。そして、このようなＳｉＣ半導体装置５０は、表面平滑性が優れかつ高品質なため、高性能パワーデバイス、高周波デバイス、高温デバイス等に好適に適用することができる。具体的には、ＳｉＣ半導体装置５０は、Ｓｉパワーデバイスの分野で広く研究開発および工業化が進められているIGBT(Insulate Gate Bipolar Transistor)やMOS制御型サイリスタ、さらにはMOSFETやpチャネルMOSFET、CMOSを用いた高温動作集積回路やセンサに好適に用いることができる。
【００２１】
また、ＳｉＣ半導体装置５０の熱酸化膜は、ＭＯＳＦＥＴのゲート酸化膜のようなものに限られず、非常に優れた表面保護膜としても利用することができる。この場合には、非常に安定で、表面漏れ電流や雑音特性に優れた半導体デバイスが実現できる。
【００２２】
尚、図３に示すように、活性層３０の露出面３０ａを本実施形態のように｛０３−３８｝面とせず、この｛０３−３８｝面に対して約１０゜以内のオフ角αだけ傾けた面としても、上記と同様の効果を得ることができる。さらに、オフ角αは５゜以内であることが好ましく、より好適には、３゜以内であることが好ましい。すなわち、熱酸化膜４０を形成するＳｉＣ半導体層の表面が｛０３−３８｝面に近くなるほど、上記の効果を得易くなる。
【００２３】
［第２実施形態］
次に、図４を参照して、本発明の第２実施形態を説明する。図４（ａ）〜図４（ｃ）は図１（ａ）〜図１（ｃ）と同様の処理を行うため、説明を省略する。次いで、図４（ｄ）に示す工程で、活性層３０の露出面３０ａに反応性イオンエッチング（RIE: Reactive Ion Etching）を施し、トレンチ（溝）６０を形成する。尚、反応性イオンエッチングを施す前に公知の技術により活性層３０の表面にマスク層を形成するが、その説明及び図示は省略する。
【００２４】
その後、図４（ｅ）に示す工程で、活性層３０にドライ酸化を施し、活性層３０の露出面３０ａおよびトレンチ６０の内壁面に熱酸化膜４０を形成する。これにより、本実施形態のＳｉＣ半導体装置５０が完成する。
【００２５】
このようにして得られたＳｉＣ半導体装置５０では、上記のように活性層３０の｛０３−３８｝面にトレンチ６０を形成し、このトレンチ６０内に熱酸化膜４０を形成しているが、トレンチ６０の底部と側壁には最密面が現れないため、底部と側壁での酸化速度がほぼ等しくなり、熱酸化膜４０の厚さは均一になっている。
【００２６】
［第３実施形態］
次に、図５を参照して、本発明の第３実施形態を説明する。本実施形態では、ＬＯＣＯＳ（Local Oxidation of Silicon）プロセスによってショットキーダイオードを作製する。まず、図５（ａ）に示す工程で、ｎ+型で４Ｈ型ＳｉＣからなる基板１０、厚さ約５μｍの４Ｈ型ＳｉＣからなるｎ型エピタキシャル層７０、および厚さ約０．８μｍの４Ｈ型ＳｉＣからなるｐ型エピタキシャル層８０を備える積層体を形成し、更に、ｐ型エピタキシャル層８０上にＳｉＮからなるマスク層９０を形成する。マスク層９０，９０の間には、窓部９２が形成される。また、基板１０、ｎ型エピタキシャル層７０、およびｐ型エピタキシャル層８０の露出面（上面）は、｛０３−３８｝面とされている。
【００２７】
次に、図５（ｂ）に示す工程で、ドライ酸化処理を施して、窓部９２から露出しているｐ型エピタキシャル層８０に熱酸化膜４０を形成する。熱酸化膜４０は、ｎ型エピタキシャル層７０まで到達させる。
【００２８】
続いて、図５（ｃ）に示す工程で、ウェットエッチングによって熱酸化膜４０を除去してガードリングを形成する。その後、マスク層９０を除去する。次いで、図５（ｄ）に示す工程で、ｎ型エピタキシャル層７０の露出部、およびｐ型エピタキシャル層８０の表面の一部を覆うようにＡｌ／Ｔｉのショットキー電極９５を形成する一方、基板１０の下面にＮｉのオーミック電極９７を形成してショットキーダイオードが完成する。
【００２９】
従来、ＳｉＣ（０００１）Ｃ面では酸化速度が速いが良好なエピが得られず、またＳｉＣ（０００１）Ｓｉ面では良好なエピが得られるものの酸化速度がＳｉＮなどのマスク材に比べて小さく、ＬＯＣＯＳプロセスを利用することができなかった。これに対して、本実施形態のようにＳｉＣ｛０３−３８｝面を利用すれば、良好なエピが得られ且つ酸化速度も十分であることから、ＬＯＣＯＳプロセスが可能となる。
【００３０】
尚、本実施形態のＬＯＣＯＳプロセスは、上記のようなガードリングの形成のみならず、素子分離、或いは、エピ表面の緩やかなスロープの形成にも用いることができる。
【００３１】
【実施例】
次に、実施例および比較例に基づいて、本発明をより具体的に説明する。
【００３２】
（実施例１）
本実施例では、４Ｈ型ＳｉＣ｛０３−３８｝基板上にエピタキシャル成長させたＳｉＣ層を用いて、ｎチャネル反転型ＭＯＳ構造を試作した。一方、比較例１として、４Ｈ-ＳｉＣ（０００１）Ｓｉ面８度オフ面を露出面とした基板を用いて、同様にｎチャネル反転型ＭＯＳ構造を試作した。実施例および比較例において、基板は、改良レーリー法によって成長したインゴットをスライスし、鏡面研磨することによって作製した（図１（ａ））。基板は全てｐ型で、ショットキー障壁の容量−電圧特性から求めた実効アクセプタ密度は２×１０18〜５×１０18ｃｍ-3、膜厚は３２０〜３４０μｍであった。
【００３３】
この上に、CVD法によってホウ素ドープｐ型ＳｉＣ層をエピタキシャル成長させた。合計約１．６μmの厚さのバッファ層を形成した後（図１（ｂ））、活性層となる高純度p型ＳｉＣ層を成長させた（図１（ｃ））。活性層のアクセプタ密度は５×１０15ｃｍ-3、膜厚は５μmであった。
【００３４】
次いで、１時間のドライ酸化により、熱酸化膜を形成した（図１（ｄ））。また、酸化温度を１０５０℃、１１００℃、１１５０℃の３パターンに設定し、それぞれの膜厚を測定した。表１に、酸化温度と酸化膜厚の関係を示す。
【表１】
表１に示すように、実施例１の４Ｈ型ＳｉＣ｛０３−３８｝ では１１００℃の酸化温度でも１時間程度でMOSFET用の酸化膜を形成できた。一方、比較例１の４Ｈ型ＳｉＣ｛０００１｝８度オフ面では、十分な酸化膜を得るためには１１００℃の温度で結局５時間の酸化時間が必要であった。また、比較例１では、長時間の酸化のために表面の荒れが発生した。
【００３６】
（実施例２）
実施例２および比較例２では、実施例１および比較例１と同じ条件で（但し、活性層の厚さは２０μmとした点で異なる）、図４（ａ）〜図４（ｃ）の処理を行った。そして、反応性イオンエッチングによって、活性層に巾１０μm、深さ５μmのトレンチを形成した。エッチングガスとしては流量２０×１０-3ｌ／ｍｉｎ（標準状態で）のCF4、流量１０×１０-3ｌ／ｍｉｎ（標準状態で）のＯ2を用い、高周波出力は１３．５６ＭＨｚ、３００Ｗで、エッチング時間は１０分間とした。
【００３７】
そして、そのトレンチに１１００℃、２時間のドライ酸化を施して、熱酸化膜を形成した。表２に、トレンチ底部とトレンチ側面部の酸化膜厚を、側面部の酸化膜厚／底部の酸化膜厚の比で比較した結果を示す。
【表２】
表２の結果から判るように、｛０３−３８｝ 面に形成したトレンチに熱酸化膜を形成すると、この熱酸化膜は全体にわたって厚さが均一になった。
【００３９】
（実施例３）
本実施例は、上記第３実施形態に対応するものであり、４Ｈ型ＳｉＣ｛０３−３８｝基板を用いてショットキーダイオードを作製した。実施例および比較例において、基板は、改良レーリー法によって成長したインゴットをスライスし、鏡面研磨することによって作製した。基板は全てｎ型で、ショットキー障壁の容量−電圧特性から求めた実効アクセプタ密度は２×１０18〜５×１０18ｃｍ-3、膜厚は３２０〜３４０μｍであった。この上に、CVD法によって窒素ドープｎ型ＳｉＣ層５μｍ、及び、ホウ素ドープｐ型ＳｉＣ層０．８μｍをエピタキシャル成長させた（図５（ａ））。ｎ層のドナー密度は１×１０16ｃｍ-3、ｐ層のアクセプタ密度は８×１０16ｃｍ-3であった。さらに、ｐ層の上に、スパッタリングによってＳｉＮからなるマスク層を形成した。
【００４０】
表３に、４Ｈ型ＳｉＣ｛０００１｝Ｓｉ面、４Ｈ型ＳｉＣ｛０３−３８｝、及びマスク層の酸化温度１２００℃における酸化時間と酸化膜厚の関係を示す。
【表３】
【００４１】
本実施例で作製したガードリング付きのショットキーダイオードでは、ガードリングが無い同じ電極面積のダイオードに比べて、５００Ｖの逆方向リーク電流を２桁以上小さくすることができた。
【００４２】
以上、本発明者らによってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記各実施形態に限定されるものではない。例えば、熱酸化方法は、ドライ酸化に限られず、水蒸気雰囲気中の酸化、分圧酸化、高圧酸化等でもよい。また、熱酸化膜は、エピタキシャル成長層でなく、ＳｉＣの基板に直接形成してもよい。
【００４３】
【発明の効果】
以上説明したように、本発明によれば４Ｈ型のＳｉＣ半導体層に熱酸化膜を低温且つ短時間で形成することができる。
【図面の簡単な説明】
【図１】第１実施形態の酸化膜形成方法を示すフローチャートである。
【図２】（０３−３８）面の説明図である。
【図３】｛０３−３８｝面からオフ角α傾いた面を示す図である。
【図４】第２実施形態の酸化膜形成方法を示すフローチャートである。
【図５】第３実施形態の酸化膜形成方法を示すフローチャートである。
【符号の説明】
１０…基板、１０ａ…露出面、２０…バッファ層、３０…活性層、３０ａ…露出面（主面）、４０…熱酸化膜、５０…ＳｉＣ半導体装置。
Claims (4)
- ４Ｈ型のＳｉＣ半導体層に酸化膜を形成する方法であって、
前記ＳｉＣ半導体層の｛０３−３８｝面、またはこの面から１０°以内のオフ角を有する面に対して熱酸化処理を行うことで、前記酸化膜を形成することを特徴とするＳｉＣ半導体における酸化膜形成方法。 - 前記ＳｉＣ半導体層の｛０３−３８｝面、またはこの面から１０°以内のオフ角を有する面にエッチングによってトレンチを形成し、前記トレンチ内に前記酸化膜を形成することを特徴とする請求項１記載のＳｉＣ半導体における酸化膜形成方法。
- ４Ｈ型のＳｉＣ半導体層を有するＳｉＣ半導体装置において、
｛０３−３８｝面、またはこの面から１０°以内のオフ角を有する面を主面とする前記ＳｉＣ半導体層と、
前記主面を熱酸化して形成されたＳｉＯ2からなる酸化膜と、
を備えることを特徴とするＳｉＣ半導体装置。 - 前記ＳｉＣ半導体層にトレンチが形成されており、前記熱酸化膜は前記トレンチの内壁面に形成されていることを特徴とする請求項３記載のＳｉＣ半導体装置。
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