JP7470634B2 - 炭化ケイ素半導体装置 - Google Patents
炭化ケイ素半導体装置 Download PDFInfo
- Publication number
- JP7470634B2 JP7470634B2 JP2020219754A JP2020219754A JP7470634B2 JP 7470634 B2 JP7470634 B2 JP 7470634B2 JP 2020219754 A JP2020219754 A JP 2020219754A JP 2020219754 A JP2020219754 A JP 2020219754A JP 7470634 B2 JP7470634 B2 JP 7470634B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon carbide
- semiconductor device
- channel mosfets
- carbide semiconductor
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims description 51
- 229910010271 silicon carbide Inorganic materials 0.000 title claims description 51
- 239000004065 semiconductor Substances 0.000 title claims description 24
- 239000012535 impurity Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 229910052681 coesite Inorganic materials 0.000 description 5
- 229910052906 cristobalite Inorganic materials 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 229910052682 stishovite Inorganic materials 0.000 description 5
- 229910052905 tridymite Inorganic materials 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 240000004050 Pentaglottis sempervirens Species 0.000 description 1
- 235000004522 Pentaglottis sempervirens Nutrition 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Images
Description
本発明は，オフセット電圧の安定性に優れた炭化ケイ素製差動回路などの炭化ケイ素半導体装置に関する。
炭化ケイ素(以下，SiC)はバリガの性能指標がシリコンより高い材料で，これまで主にパワーMOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)向けに開発されてきた。パワーMOSFETはゲート電極と半導体とに挟まれたゲート酸化膜を有しており，この絶縁耐圧や故障時間の短さ，しきい値電圧の変動が問題となっている。特許文献１では，この原因の１つがオフ角を有するSiC基板上のステップバンチングであることを明らかにし，解決手段としてステップバンチングと平行にゲート領域(トレンチゲート)を形成することを開示している。
A. J. Lelis, R. Green, D. B. Habersat, and M. El, "Basic Mechanisms of Threshold-Voltage Instability and Implications for Reliability Testing of SiC MOSFETs", IEEE Transactions on Electron Devices, vol. 62, no. 2, pp. 316-323, Feb. 2015.
これを，差動回路を構成する横型MOSFETへ応用した場合，図６および図７に示すような構造となるであろうと推測される。すなわち、ステップバンチングによる信頼性低下を抑制するため，ステップバンチングが形成される長手方向と平行してゲート電極を形成している。このような構造とすることで，ステップバンチングがゲート電極直下のSiO2/SiC界面に形成される確率を下げ，ゲート酸化膜の信頼性を上げられる。
しかしながら，炭化ケイ素を用いた差動回路において，ゲート電極の長手方向をステップバンチングと平行となるよう形成したとしても，しきい値電圧変動に伴うオフセット電圧の増大は解消されない。以下，本課題について詳述する。
図８はトランスインピーダンスの等価回路の1例である。図８に示す回路の場合，差動回路１はM1/M2のnチャネルMOSFETと，M3/M4のpチャネルMOSFETの計４ケから構成される。この時，オフセット電圧は次式１の通り表せる。
ここで，ΔVth,M1-M2はM1とM2のしきい値電圧の差，ΔVth,M3-M4はM3とM4のしきい値電圧の差，Δ(W/L)は加工寸法のバラつき，W/Lは設計寸法，Vgsはゲート電圧，Vthはしきい値電圧，gmはトランスコンダクタンスをそれぞれ示している。
SiC-MOSFETの場合，ゲートに電圧ストレスが印可されると，ストレス量と時間に応じ，しきい値電圧がシフトすることが知られている(非特許文献１)。ゲート酸化膜が均質な場合，図９(a)に示すように，しきい値電圧の変動量はデバイス毎に差が生じず，ΔVth,M1-M2およびΔVth,M3-M4は常に一定である。
一方，ステップバンチングがSiO2/SiC界面に形成された場合，図９(b)に示すように、ステップバンチングが局所的な電界集中を発生させ，ゲート酸化膜中に蓄積される電荷量に差を生じさせる。電荷の極性とその蓄積量はしきい値電圧のシフト方向(正負)と変動量を変える。電荷の極性は電圧ストレスの極性に依存するが，蓄積量は，SiCウェハ内でバラつきのあるステップバンチングの高さに依存するため制御できない。そのため，オフセット電圧が安定せず，SiCを用いた差動回路の歩留りが改善できない。
本発明は、上述の点に鑑みなされたもので，ステップバンチングを有するSiCウェハを用いて形成された半導体装置であって，オフセット電圧の安定性を向上できる、炭化ケイ素半導体装置を提供することを目的とする。
上記目的を達成するため、本発明においては、表面にオフ角を有する炭化ケイ素層で構成された半導体基板と，炭化ケイ素層の表面に形成された複数のnチャネルMOSFETと複数のpチャネルMOSFETから構成される差動回路とを備え，複数のnチャネルMOSFETと複数のｐチャネルMOSFETのドレイン領域とソース領域の間に存在するゲート領域について，三辺の内一番長い辺方向をゲート領域方向とした場合， オフ角の傾斜をもって形成された面に対してゲート領域方向が奥行方向に垂直となるように複数のnチャネルMOSFETと複数のpチャネルMOSFETが形成されると共に，複数のチャネルMOSFETの一部または全ては、炭化ケイ素層の表面上でゲート領域が一列となるよう配置される炭化ケイ素半導体装置を構成する。
本発明によれば，ステップバンチングが差動回路を構成するMOSFET内に形成される確率を低減すると共に，ステップバンチングが差動回路を構成するMOSFET内に形成されたとしても，オフセット電圧の増大を抑制できる。
以下，図面に従い、本発明を実施するための形態を説明する。なお，実施をするための形態を説明するための全図において，同一の部材には原則として同一の符号を付し，その繰り返しの説明は省略する。
実施例１は、炭化ケイ素製差動回路の実施例である。図１に示すように、差動回路を構成するnチャネルMOSFET(M1/M2)は，ゲート電極5がステップバンチングの長手方向と平行に形成されると共に，SiCウェハ2の表面上でゲート電極5が一列となるよう配置される。なお、図１に示すように、差動回路を構成するnチャネルMOSFET(M1/M2)は、それぞれ素子分離層6内に、ソース層3、ドレイン層4、ゲート電極5が配置される。
このような構成とすることで，ゲート電極5直下のSiO2/SiC界面にステップバンチングが形成される確率を低減すると共に，万が一，ステップバンチングがゲート電極5直下に形成されたとしても，オフセット電圧の増大を抑制できる。
続いて、ステップバンチングがゲート電極5直下に形成された時の効果について，IV特性を用いて詳述する。図２は各MOSFETのIdVg特性である。同図では，M(0,0)を基準に右方向に形成したM(1,0)と，M(0,0)の下方向に形成したM(0,-1)の特性を示している。ちなみに，M(0,0)とM(0,-1)のゲート電極5は同じステップバンチング7上に形成されている。また，図２に示すIdVg特性は，電圧ストレスによるしきい値電圧変動の差を評価するため，ゲート電極に+7 Vをアップスイープで印可した後，+7 Vから0 Vへ掃引している。
測定結果より，アップスイープ時のIdVg特性(図中の丸１)はトランジスタ毎に差が見られないが，ダウンスイープ時(図中の丸２)にはM(1,0)とそれ以外とで差がみられた。ステップバンチングのないM(1,0)のIdVg特性はその他のMOSFETと比べてシフト量が小さい。一方，M(0,0)とM(0,-1)のIdVg特性は物理的に数百μm離れているにも関わらず，同程度の特性劣化がみられた。
つまり，ステップバンチングの高さは奥行き方向に均一といえ，同じステップバンチング上であるなら，その特性劣化は同程度となることがわかる。このため，万が一，ステップバンチングが差動回路を構成するMOSFETのゲート電極5直下に形成されたとしても，M1とM2のしきい値電圧のミスマッチが生じず，オフセット電圧が増大しない。
実施例２は、差動回路を構成するnチャネルMOSFET(M1)とpチャネルMOSFET(M3)は，ゲート電極5がステップバンチングに平行方向に形成されると共に，SiCウェハ2の表面上でゲート電極5が一列となるよう配置される。すなわち、図３に示す構成とすることで，ゲート電極5直下のSiO2/SiC界面にステップバンチングが形成される確率を低減すると共に，万が一，ステップバンチングがゲート電極5直下に形成されたとしても，オフセット電圧の増大を抑制できる。
図４はΔVth,M1-M2およびΔVth,M3-M4とオフセット電圧の関係で，回路シミュレーションでの計算結果である。まず，M1とM3にステップバンチングが形成され，M2とM4には形成されていない場合を考える。M1にステップバンチングが形成されると，図２に示した通り，しきい値電圧の変動量は正側に大きくなる。このため，ΔVth,M1-M2は正側にシフトし，オフセット電圧は負の値となる。一方，M3にステップバンチングが形成されると，M3のゲート電圧がネガティブなため，M3のしきい値電圧は負側へ大きくシフトする。ΔVth,M3-M4は負側にシフトすることとなり，オフセット電圧は正側へシフトする力が働く。つまり，ステップバンチングによるM1とM3のしきい値電圧の変動は，オフセット電圧をキャンセルする方向に力が働き，オフセット電圧の増大を抑制することが可能となる。
ちなみに，本実施例ではM1とM3のみのゲート電極5が一列となるよう配置されることを特徴としているが，M2とM4も同様に配置した方がオフセット電圧の抑制効果が高いことは言うまでもない。
実施例３の差動回路を構成するnチャネルMOSFET(M1/M2)とpチャネルMOSFET(M3/M4)は，ゲート電極5がステップバンチングの水平方向に形成されると共に，SiCウェハ2の表面上でゲート電極5が一列となるよう配置されることを特徴としている。すなわち、図５に示す構成とすることで，ゲート電極5直下のSiO2/SiC界面にステップバンチングが形成される確率を実施例１や実施例２よりも低減すると共に，万が一，ステップバンチングがゲート電極5直下に形成されたとしても，オフセット電圧の増大を実施例１や実施例２の構成よりも抑制できる。
ちなみに，上述した実施の形態に関わらず，M1/M2のp型拡散層の不純物濃度は１×1016 cm-3より大きく，1×1017 cm-3より低い方が望ましい。また，M3/M4のゲート直下の不純物濃度は１×1016cm-3より低い方が望ましい。このような不純物濃度とすることで，MOSFETの表面ポテンシャルを下げ，酸化膜中の欠陥にトラップされる電荷量を低減することが可能となる。ステップバンチングにより，ゲート酸化膜中に電界の粗密が形成されたとしても，蓄積電荷量のバラつきを抑制できるため，オフセット電圧の増大を抑制できる。
以上，本発明を，各種の実施の形態に基づき具体的に説明したが，本発明は炭化ケイ素を用いた差動回路に限定されるものではなく，その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
1 差動回路
2 オフ角を持つＳｉＣウェハ
3 ソース層
4 ドレイン層
5 ゲート電極
6 素子分離層
7 ステップバンチング
11 n型SiC基板
12 n型SiCエピタキシャル層
13 p型拡散層
14 n型高濃度層
15 n型高濃度層
16 ゲート電極
M1,M2,M5,M7,M8 nチャネルMOSFET
M3,M4,M6 pチャネルMOSFET
2 オフ角を持つＳｉＣウェハ
3 ソース層
4 ドレイン層
5 ゲート電極
6 素子分離層
7 ステップバンチング
11 n型SiC基板
12 n型SiCエピタキシャル層
13 p型拡散層
14 n型高濃度層
15 n型高濃度層
16 ゲート電極
M1,M2,M5,M7,M8 nチャネルMOSFET
M3,M4,M6 pチャネルMOSFET
Claims (9)
- 表面にオフ角を有する炭化ケイ素層で構成された半導体基板と，
前記炭化ケイ素層の表面に形成された複数のnチャネルMOSFETと複数のpチャネルMOSFETから構成される差動回路と、を備え，
前記複数のnチャネルMOSFETと前記複数のｐチャネルMOSFETのドレイン領域とソース領域の間に存在するゲート領域について，一番長い辺方向をゲート領域方向とした場合， 前記オフ角の傾斜をもって形成された面に対して前記ゲート領域方向が奥行方向に垂直となるように前記複数のnチャネルMOSFETと前記複数のpチャネルMOSFETが形成されると共に，
前記複数のMOSFETの一部または全ては、前記炭化ケイ素層の表面上で前記ゲート領域が一列となるよう配置される、
ことを特徴とする炭化ケイ素半導体装置。 - 請求項１記載の炭化ケイ素半導体装置であって、
前記複数のnチャネルMOSFETの一部または全ては、前記炭化ケイ素層の表面上で前記ゲート領域が一列となるよう配置される、
ことを特徴とする炭化ケイ素半導体装置。 - 請求項２記載の炭化ケイ素半導体装置であって、
前記複数のnチャネルMOSFETと前記複数のpチャネルMOSFETの全ては、前記炭化ケイ素層の表面上で前記ゲート領域が一列となるよう配置される、
ことを特徴とする炭化ケイ素半導体装置。 - 請求項２に記載の炭化ケイ素半導体装置であって、
前記複数のnチャネルMOSFETと前記複数のpチャネルMOSFETから成る少なくとも一組は、前記炭化ケイ素層の表面上で前記ゲート領域が一列となるよう配置される、
ことを特徴とする炭化ケイ素半導体装置。 - 請求項１に記載の炭化ケイ素半導体装置であって、
前記複数のｎチャネルＭＯＳＦＥＴの不純物濃度は１×1016 cm-3より大きく，1×1017 cm-3より低い、
ことを特徴とする炭化ケイ素半導体装置。 - 請求項５に記載の炭化ケイ素半導体装置であって、
前記複数のｐチャネルＭＯＳＦＥＴの不純物濃度は１×1016cm-3より低い、
ことを特徴とする炭化ケイ素半導体装置。 - 請求項４記載の炭化ケイ素半導体装置であって、
前記複数のnチャネルMOSFETと前記複数のpチャネルMOSFETの全ては、前記炭化ケイ素層の表面上で前記ゲート領域が一列となるよう配置されることを特徴とする炭化ケイ素半導体装置。 - 請求項４記載の炭化ケイ素半導体装置であって、
前記複数のｎチャネルＭＯＳＦＥＴの不純物濃度は１×1016 cm-3より大きく，1×1017 cm-3より低い、
ことを特徴とする炭化ケイ素半導体装置。 - 請求項８記載の炭化ケイ素半導体装置であって、
前記複数のｐチャネルＭＯＳＦＥＴの不純物濃度は１×1016cm-3より低い、
ことを特徴とする炭化ケイ素半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020219754A JP7470634B2 (ja) | 2020-12-29 | 2020-12-29 | 炭化ケイ素半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020219754A JP7470634B2 (ja) | 2020-12-29 | 2020-12-29 | 炭化ケイ素半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2022104663A JP2022104663A (ja) | 2022-07-11 |
| JP7470634B2 true JP7470634B2 (ja) | 2024-04-18 |
Family
ID=82361029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2020219754A Active JP7470634B2 (ja) | 2020-12-29 | 2020-12-29 | 炭化ケイ素半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP7470634B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002261095A (ja) | 2001-03-05 | 2002-09-13 | Shikusuon:Kk | ＳｉＣ半導体における酸化膜形成方法およびＳｉＣ半導体装置 |
| JP2002261041A (ja) | 2001-03-05 | 2002-09-13 | Shikusuon:Kk | ＳｉＣ半導体のイオン注入層及びその製造方法 |
| WO2004051741A1 (ja) | 2002-12-03 | 2004-06-17 | Sanyo Electric Co., Ltd. | 回路レイアウト構造 |
-
2020
- 2020-12-29 JP JP2020219754A patent/JP7470634B2/ja active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002261095A (ja) | 2001-03-05 | 2002-09-13 | Shikusuon:Kk | ＳｉＣ半導体における酸化膜形成方法およびＳｉＣ半導体装置 |
| JP2002261041A (ja) | 2001-03-05 | 2002-09-13 | Shikusuon:Kk | ＳｉＣ半導体のイオン注入層及びその製造方法 |
| WO2004051741A1 (ja) | 2002-12-03 | 2004-06-17 | Sanyo Electric Co., Ltd. | 回路レイアウト構造 |
Non-Patent Citations (1)
| Title |
|---|
| Ａ． Rahman, S. Roy, R. Murphee, R. Kotecha, K. Addington, A. Abbasi, H. A. Mantooth, J. Di，High-Temperature SiC CMOS Comparator and op-amp for Protection Circuits in Voltage Regulators and Switch-Mode Converters，IEEE Journal of Emerging and Selected Topics in Power Electronics，米国，IEEE，2016年06月23日，Volume 4, Issue 3, September 2016，935-945 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2022104663A (ja) | 2022-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05259454A (ja) | 改良されたブレークダウン電圧特性を有する半導体装置 | |
| US20040262677A1 (en) | Vertical MOS transistor | |
| US9209304B2 (en) | N/P MOS FinFET performance enhancement by specific orientation surface | |
| US20220367295A1 (en) | HVMOS Reliability Evaluation using Bulk Resistances as Indices | |
| US11569381B2 (en) | Diamond MIS transistor | |
| US7973361B2 (en) | High breakdown voltage semiconductor device and fabrication method of the same | |
| JP2000196089A (ja) | 半導体装置 | |
| US9412863B2 (en) | Enhanced breakdown voltages for high voltage MOSFETS | |
| US8183606B2 (en) | Semiconductor device and method of manufacturing the same | |
| US9099551B2 (en) | Lateral high-voltage transistor and method for manufacturing the same | |
| US6818954B2 (en) | Lateral high breakdown voltage MOSFET and device provided therewith | |
| JP7470634B2 (ja) | 炭化ケイ素半導体装置 | |
| US20090065863A1 (en) | Lateral double diffused metal oxide semiconductor device | |
| JP6550869B2 (ja) | 半導体装置 | |
| JP5096638B2 (ja) | 半導体装置 | |
| JP2019091873A (ja) | ＳｉＣ接合型電界効果トランジスタ及びＳｉＣ相補型接合型電界効果トランジスタ | |
| US20230261116A1 (en) | Semiconductor device with low pinch-off voltage and methods for manufacturing the same | |
| JPWO2008007749A1 (ja) | トランジスタ及び半導体装置 | |
| US9443933B2 (en) | Matching of transistors | |
| US6552392B2 (en) | MOS integrated circuit with reduced ON resistance | |
| JP4248548B2 (ja) | 高耐圧半導体装置及びその製造方法 | |
| KR101220660B1 (ko) | 고전압 동작 전계 효과 트랜지스터, 그의 바이어스 회로 및고전압 회로 | |
| US6246093B1 (en) | Hybrid surface/buried-channel MOSFET | |
| TWI678787B (zh) | Ｅｓｄ保護電路及其製造方法 | |
| CN107611168B (zh) | 一种消除体效应中窄沟道效应影响的mos器件结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20230524 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20240207 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20240326 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20240408 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 7470634 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |