KR101220660B1 - 고전압 동작 전계 효과 트랜지스터, 그의 바이어스 회로 및고전압 회로 - Google Patents

고전압 동작 전계 효과 트랜지스터, 그의 바이어스 회로 및고전압 회로 Download PDF

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Abstract

고전압 동작 전계 효과 트랜지스터는 트랜지스터의 구성 부분 및 또는 IC 또는 LSI의 표준 전원 전압의 처리 기술을 이용함으로써, IC 또는 LSI에 형성된다. 전계 효과 트랜지스터의 동작 전압을 증가시키기 위해, 게이트가 분할 게이트로 분할되고, 드레인 전위에 더 가깝고, 드레인 전위의 증가 또는 감소에 따라 변화하는 전위가 제각기 드레인에 보다 근접한 분할 게이트에 공급된다.
기판, 반도체 채널 형성 영역, 분할 게이트, 게이트 절연막, 전위

Description

고전압 동작 전계 효과 트랜지스터, 그의 바이어스 회로 및 고전압 회로{HIGH VOLTAGE OPERATING FIELD EFFECT TRANSISTOR, BIAS CIRCUIT THEREFOR AND HIGH VOLTAGE CIRCUIT THEREOF}
도 1은 종래의 고 내전압 MOS 트랜지스터의 구조를 도시한 개략적 단면도.
도 2는 작은 사이즈의 게이트 길이를 가진 MOS 트랜지스터의 구조를 도시한 개략적 단면도.
도 3은 중간 영역을 가진 제 1 해결 수단을 설명하기 위한 일례의 전계 효과 트랜지스터 및 바이어스 회로의 구조 및, 본 발명의 일례의 바이어싱 방법을 나타낸 개략적 단면도.
도 4는 본 발명의 바이어스 회로의 제 1 실시예를 도시한 개략적 회로도.
도 5는 본 발명의 바이어스 회로의 제 2 실시예를 도시한 개략적 회로도.
도 6은 본 발명의 바이어스 회로의 제 3 실시예를 도시한 개략적 회로도.
도 7은 본 발명의 바이어스 회로의 제 4 실시예를 도시한 개략적 회로도.
도 8은 본 발명의 바이어스 회로의 제 5 실시예를 도시한 개략적 회로도.
도 9는 본 발명의 바이어스 회로의 제 6 실시예를 도시한 개략적 회로도.
도 10은 본 발명의 고전압 동작 회로 소자의 접속을 설명한 개략적 회로도.
도 11은 본 발명의 바이어스 회로의 제 7 실시예를 도시한 개략적 회로도.
도 12는 본 발명의 바이어스 회로의 제 8 실시예를 도시한 개략적 회로도.
도 13은 본 발명의 예 1의 평면도.
도 14는 예 1의 n-채널 고전압 동작 전계 효과 트랜지스터의 실험적 샘플의 출력 특성의 측정 결과를 종래의 긴 채널 MOS 트랜지스터의 것과 비교한 그래프 표시도.
도 15는 예 1의 p-채널 고전압 동작 전계 효과 트랜지스터의 실험적 샘플의 출력 특성의 측정 결과를 종래의 긴 채널 MOS 트랜지스터의 것과 비교한 그래프 표시도.
도 16은 본 발명의 예 2의 평면도.
도 17은 예 2의 바이어스 회로의 전압 전달 특성을 도시한 그래프 표시도.
도 18은 예 2의 n-채널 고전압 동작 전계 효과 트랜지스터의 실험적 샘플의 출력 특성의 측정 결과를 도시한 그래프 표시도.
도 19는 예 2의 p-채널 고전압 동작 전계 효과 트랜지스터의 실험적 샘플의 출력 특성의 측정 결과를 도시한 그래프 표시도.
본 발명은 고전압 동작 전계 효과 트랜지스터, 이들을 위한 바이어스 회로 및 이들에 의한 고전압 회로에 관한 것이다. 고전압 동작 전계 효과트랜지스터는, IC 또는 LSI에서 표준 전원 전압으로 설계된 트랜지스터의 내전압보다 큰 절대값을 가진 전압으로 동작하는 트랜지스터를 의미한다.
도 1에 도시된 바와 같이, 종래의 고전압 동작 전계 효과트랜지스터에서, 고 내전압 드레인 영역(380)은 고 내전압 절연막(480) 아래에 제공되고, 고 전위에서 바이어스된 전계판(580)은 고 내전압 절연막(480) 상에 제공되어 드레인 내전압을 증진시킨다. 도 2에 도시된 바와 같이, MOSIC 또는 MOSLSI에서 이용되는 전계 효과 트랜지스터의 게이트 길이가 서브미크론 이하의 작은 사이즈로 되면, 전계 효과 트랜지스터는, 가볍게 도핑된 드레인(LDD) 또는 드레인 연장부(340)라 칭하는 가볍게 도핑된 드레인 영역을 구비하여 표준 전원 전압에 견디도록 설계된다. 그러나, 고 내전압 드레인 영역은, 가볍게 도핑된 드레인 보다 낮은 불순물 농도, 가볍게 도핑된 드레인 보다 큰 길이 또는 깊이, 또는 이들의 양방 또는 이들의 모두를 필요로 한다. 이런 이유로, JP 2002-314044 A에서는, 고 내전압 영역이, 불순물 농도 및 접합 깊이가 서로 상이한 3개의 영역을 조합하여 형성된다. 도 1 및 도 2에서, 참조 번호(100)는 반도체 기판을 나타내고, 참조 번호(200)는 소스 영역을 나타내며, 참조 번호(300)는 드레인 영역을 나타내고, 참조 번호(400)는 게이트 절연막을 나타내며, 그리고 참조 번호(500)는 도전 게이트를 나타낸다.
이 경우에, 고 내전압 전계 효과트랜지스터가 IC 또는 LSI 내에 집적되면, 고 내전압 절연막 및 고 내전압 드레인 영역을 형성하기 위한 포토 마스크 및 제조 공정이 과도하게 요구되어 비용을 상승시킨다. 게다가, 이와 같은 구조를 가진 트랜지스터에 대한 고 내전압이 증가할지라도, 구동 전류가 감소하는 문제가 있게 된다. 또한, 드레인 연장 구조 또는 LDD 구조를 가진 표준 전압의 전계 효과 트랜지 스터의 채널 길이가 증가되어 내전압을 증진시킬지라도, 개선의 정도는 낮고, 구동 전류는 채널 길이에 거의 반비례하여 감소한다. 표준 전압의 이 전계 효과 트랜지스터의 게이트 절연막이 사용되면, 전계 효과 트랜지스터의 내전압은 이런 절연막의 내전압에 의해 제한된다. 더욱이, 실리콘 온 인슐레이터(SOI)와 같은 절연 기판 상에 반도체 박막으로 형성되어 있는 트랜지스터의 경우에는, 채널의 드레인 단부에서의 박막에 고 전계가 집중된다. 따라서, 관련 기술을 이용하여 드레인 내전압을 증가시키고, 큰 출력 전류를 유지한다는 것은, 반도체 기판 내에 형성된 트랜지스터의 경우에서보다 더 곤란하다.
상술한 바의 견지에서, 본 발명의 목적은, IC 또는 LSI에서 표준 전원 전압 미만에서 동작하는 표준 트랜지스터의 트랜지스터 구조부 또는 공정 기술을 이용함으로써, IC 또는 LSI에 고전압 동작 전계 효과 트랜지스터를 형성하는 것이다.
상술한 목적을 달성하기 위해, 본 발명에서는, 소스와 드레인 간의 게이트가 분할 게이트로 분할되고, 전위의 각각이 드레인 전위에 더 가깝고, 드레인 전위의 증가 또는 감소에 따라 변화하는 전위가 제각기 드레인에 보다 근접한 분할 게이트에 공급되어, 전계 효과 트랜지스터의 동작 전압(이하, 본 발명에서 "고전압 동작 전계 효과 트랜지스터"로 지칭된다)을 증가시키는 측정이 이루어진다.
제 1 해결 수단의 구성은 다음과 같다.
즉, 고전압 동작 전계 효과 트랜지스터는 적어도,
기판,
기판의 표면 내에서 서로 이격된 소스 영역 및 드레인 영역,
소스 영역과 드레인 영역 간의 기판의 표면 내에 제공된 반도체 채널 형성 영역,
채널 형성 영역 위에 제공되어, 소스/드레인 방향에서 분할을 통해 획득된 다수의 분할 게이트 및,
채널 형성 영역과 다수의 분할 게이트 사이에 제공된 다수의 게이트 절연막을 포함하는데,
신호 전위는 다수의 분할 게이트의 소스 영역에 가장 근접한 분할 게이트에 공급되고, 바이어스 전위의 각각이 특정 전위 이상의 절대값을 가지고, 드레인 전위의 증가 또는 감소에 따라 변화하며, 각 절대값이 드레인 영역에 보다 근접한 각 분할 게이트 보다 크게 되는 바이어스 전위는 제각기 소스 영역에 가장 근접한 분할 게이트 보다 드레인 영역에 보다 근접한 분할 게이트에 공급된다.
또한, 아래에 기술되는 바와 같이, 주파수 특성을 개선하기 위해 제 1 수정을 행할 수 있다.
즉, 제 1 해결 수단에 따른 고전압 동작 전계 효과 트랜지스터에서, 분할 게이트의 수는 3개 이상이고, 제 1 정전위는 소스 영역에 가장 근접한 분할 게이트에 대해 드레인 영역측 상에 배치된 분할 게이트에 공급되고, 바이어스 전위의 각각이 드레인 전위의 증가 또는 감소에 따라 변화하며, 드레인 영역으로 보다 큰 절대값을 가진 바이어스 전위는 제각기 드레인 영역에 보다 근접한 분할 게이트에 공급된다.
이 구조에서, 종래의 신호 전위(Vg)는 소스 영역에 가장 근접한 분할 게이트(G1)에 공급되고, 전위의 각각이 신호 전위(Vg) 또는 제 1 정전위(Vs1) 이상이고, 소스 전위(Vs) 보다 드레인 전위(Vd)에 더 가깝고, 드레인 전위의 증가 또는 감소에 따라 변화하는 바이어스 전위(Vd1)까지의 전위는 소스 영역에 가장 근접한 분할 게이트에 대해 드레인측 상에 배치되는 분할 게이트(G2, G3,..., Gk)에 제각기 공급된다. 드레인 영역으로 더 크게 되는 전위 절대값은 제각기 분할 게이트에 공급된다.
제 1 정전위(Vs1)는 IC 또는 LSI에 대한 전원 전위 이하이다. 본 발명에서, 신호 전위(Vg) 및 제 1 정전위(Vs1)는 총괄하여 특정 전위라 한다.
드레인 전위(Vd)의 절대값이 특정 전위의 절대값 이하로 될 시에, 소스 영역에 가장 근접한 분할 게이트(G1)에 대해 드레인측 상에 배치되는 분할 게이트(G2, G3,..., Gk)에 공급된 각 전위는, 저 드레인 전위의 전류값을 구동할 시에 감소하는 것을 방지하도록 특정 전위 이상으로 유지될 수 있다.
본 발명에서, 분할 게이트(G2, G3,..., Gk)에 공급된 이와 같은 전위의 각각은, "절대값이 특정 전위 이상이고, 드레인 전위의 증가 또는 감소에 따라 변화하는 바이어스 전위"로 지칭된다. 분할 게이트(Gk)에 공급된 전위는 (Vd1)으로 나타낸다.
드레인 영역에 가장 근접한 분할 게이트(Gk)에 공급된 전위(Vd1)는 드레인 전위(Vd)에 가까운 전위이다. 그 다음, 전위(Vd1)가 (Vd) 이하이거나, (Vd) 이상일 시에도, 전위(Vd1)가 (Vd)와 상당히 상이하지 않으면 효과가 획득된다. 드레인 영 역에 가장 근접한 분할 게이트(Gk)에 대해 소스측 상에 배치되는 분할 게이트 밑의 채널 전위가 소스 영역으로 (Vd1) 미만으로 감소하게 되므로, 단일 게이트 표준 트랜지스터 구조의 경우에 비해 동작 전압이 더 증진된다.
IC 또는 LSI 내의 표준 트랜지스터에 대한 게이트 절연막을 사용하기 위해, 본 발명의 트랜지스터에서는, 표준 트랜지스터가 동작하는 전원 전압에 설계 마진을(design margin) 추가함으로써 획득된 값의 정도는 Vd 및 Vd1의 차로 허용된다. 보통, 많은 경우에, 2 종류의 표준 트랜지스터, 즉, 내부 논리에 대한 표준 트랜지스터 및, 외부 인터페이스에 대한 표준 트랜지스터가 제조된다. 따라서, 고전압 동작이 전류 용량보다 우선인 경우, 외부 인터페이스에 게이트 절연막 두께 및 전압을 인가할 수 있다.
제 1 해결 수단의 소스 영역이 신호가 공급될 수 있는 장소로서 이용되는 제 2 해결 수단의 고전압 동작 트랜지스터는 다음과 같은 구성을 갖는다.
즉, 고전압 동작 전계 효과 트랜지스터는 적어도,
기판,
기판의 표면 내에서 서로 이격된 소스 영역 및 드레인 영역,
소스 영역과 드레인 영역 사이에 유지되도록 기판의 표면 내에 제공된 반도체 채널 형성 영역,
채널 형성 영역 위에 제공되어, 소스/드레인 방향에서 분할을 통해 획득된 다수의 분할 게이트 및,
채널 형성 영역과 다수의 분할 게이트 사이에 제공된 다수의 게이트 절연막 을 포함하는데,
하나 이상의 신호 전위 및 신호 전류는 소스 영역에 공급되고, 제 1 정전위는 다수의 분할 게이트의 소스 영역에 가장 근접한 분할 게이트에 공급되며, 바이어스 전위의 각각이 제 1 정전위 이상의 절대값을 가지고, 드레인 전위의 증가 또는 감소에 따라 변화하며, 절대값이 드레인 영역으로 보다 크게 되는 바이어스 전위는 제각기 소스 영역에 가장 근접한 분할 게이트보다 드레인 영역에 보다 근접한 분할 게이트에 공급된다.
제 2 해결 수단의 제 1 수정에 따른 고전압 동작 전계 효과 트랜지스터는 다음과 같은 구조를 갖는다.
즉, 고전압 동작 전계 효과 트랜지스터는 적어도,
기판,
기판의 표면 내에서 서로 이격된 소스 영역 및 드레인 영역,
소스 영역과 드레인 영역 사이에 유지되도록 기판의 표면 내에 제공된 반도체 채널 형성 영역,
채널 형성 영역 위에 제공된 게이트 및,
채널 형성 영역과 상기 게이트 사이에 제공된 게이트 절연막을 포함하는데,
하나 이상의 신호 전위 및 신호 전류는 소스 영역에 공급되고, 제 1 정전위 이상의 절대값을 가지고, 드레인 전위의 증가 또는 감소에 따라 변화하는 바이어스 전위는 상기 게이트에 공급된다.
제 1 해결 수단 및 제 1 수정과, 제 2 해결 수단에서, 인접한 분할 게이트 간의 거리가 크면, 전류는 감소될 수 있거나, 어떤 경우에 동작은 불안정하게 될 수 있다. 이런 상태를 회피하기 위해, 다음과 같은 구성이 채용된다. 즉, 제 1 해결 수단 및 제 1 수정과 제 2 해결 수단 중 어느 하나에 따른 고전압 동작 전계 효과 트랜지스터에서, 채널 반송파와 동일한 도전성 타입을 가진 각각의 중간 영역은 제각기 다수의 분할 게이트 간의 채널 형성 영역부 내에 제공된다.
그러나, 채널 형성 영역에 불순물이 첨가되어, 채널 형성 영역을 공핍 채널로 변환하여, 결과적으로, 전류 용량이 문제가 없게 되면, 중간 영역은 생략될 수 있다.
인접한 분할 게이트 간의 거리가 게이트 길이와 거의 같거나 짧을 시에, 표준 트랜지스터에 이용되는 LDD 또는 드레인 연장 공정을 통해 중간 영역이 형성될 수 있어, 고 불순물 농도의 드레인 영역을 형성하는 공정은 중단 영역에 불필요하게 행해질 수 있다.
도전 박막으로 형성된 상호 접속부를 중간 영역에 제공할 필요가 없어, 상호 접속부에 접점(contact)을 제공할 필요도 없다. 전류 용량이 이 사양을 충족하면, 접촉 저항만을 줄이기 위해 고 불순물 농도의 드레인 영역과 동일한 불순물 농도로 불순물을 중간 영역에 첨가할 필요가 없다.
이런 이유로, 중간 영역이 제공될지라도, 고전압 동작 전계 효과 트랜지스터는, 다수의 표준 트랜지스터가 서로 직렬 접속되는 구조에 비해, 간단한 구조 및 작은 점유 영역을 갖는다.
제 1 해결 수단의 게이트에 공급된 게이트 전위에서, 특정 전위가 제 1 정전 위로서 설정되는 것을 제외하고, 제 2 해결 수단의 게이트에 공급된 바이어스 전위는 또한 제 1 해결 수단에서와 동일하다. 분할 게이트 또는 제 1 및 2 해결 수단의 게이트에 공급되는 전위를 생성시키는 바이어스 회로(이하, 짧게 "바이어스 회로"로서 지칭된다)는 "발명의 구성" 부문에서 기술될 것이다. 그러나, 기술되는 바이어스 회로 및 고전압 동작 회로 소자는 상술한 고전압 동작 전계 효과 트랜지스터에 적용될 수 있을 뿐만 아니라, 일반적으로, 소스/드레인 방향의 분할을 통해 드레인과 소스 사이에서 획득되는 드레인, 소스 및 다수의 분할 게이트를 가진 고전압 동작 전계 효과 트랜지스터에도 적용될 수 있다.
도 3에 예시된 바와 같이, 각각의 분할 게이트에 공급된 전위 바이어스는 저항 분할 등을 통해 생성될 수 있다. 그러나, 정상 상태 값과 동일한 전위 바이어스의 값은, 상호 접속부 등과 사용된 저항 및 기생 용량에 의해 유발된 영향 때문에 과도 응답 동안에 생성될 수 있다는 확신이 없다. 이런 이유로, 기생 용량의 영향을 극복하는 용량 값을 가진 용량성 소자는 드레인 영역(300)으로부터 전위(Vd1)가 공급되는 직렬 접속단(60-k)에 접속되어, 드레인 영역에 가장 근접한 분할 게이트(Gk)에 필요한 전위 변화가 또한 과도 응답 중에 확실히 이루어질 수 있다.
이런 구조는, 직렬 접속단(60-k)으로부터 분할 게이트(Gk)로의 상호 접속부, 또는 저항과 같은 소자가 직렬 접속단(60-k)과 분할 게이트(Gk) 사이에 접속될 시의 다른 소자를 통해, 드레인 영역과 드레인 영역에 가장 근접한 분할 게이트 사이에 용량성 소자가 접속되는 경우와 동일하게 된다. 본 발명에서는, 과도 응답에 대한 측정을 위한 용량성 소자의 모두가 각종 바이어스 회로에 표시되는 복잡성이 있 게 된다. 따라서, 용량성 소자가 본 발명의 고전압 동작 트랜지스터의 드레인 영역과 드레인 영역에 가장 근접한 분할 게이트 사이에 위상 기하학적으로 직간접 접속되는 결과가 획득되는 한, 표현 "드레인 영역과 드레인 영역에 가장 근접한 분할 게이트 사이에 용량성 소자가 접속된다"이 기술된다.
또한, 제 2 해결 수단의 제 1 수정의 한 게이트를 가진 고전압 동작 트랜지스터의 경우에, 직접 또는 위상 기하학적 대응 접속은, 표현 "드레인 영역과 게이트 사이에는 용량성 소자가 접속된다"로 기술된다.
또한, 다른 분할 게이트를 위해 과도 응답을 안전하게 할 필요가 있다. 이를 달성하기 위해, 용량성 소자는 드레인 영역과 적어도 하나의 분할 게이트 간의 바이어스 회로 내에 위상 기하학적으로 직접 포함된다. 본 발명에서, 상술한 바와 마찬가지로, 이런 복잡성을 회피하기 위해, 이런 상태는 표현 "드레인 영역과 적어도 하나의 분할 게이트 사이에는 용량성 소자가 접속된다"로 기술된다. 그러나, 신호 전위가 소스 영역에 가장 근접한 분할 게이트에 공급되면, 소스 영역에 가장 근접한 분할 게이트에는 어떤 용량성 소자도 접속되지 않는다.
비교적 보다 적은 용량 값을 가진 그런 용량성 소자는, 이 분할 게이트가 드레인 영역으로부터 보다 더 떨어져 있을 시에, 분할 게이트에 선택된다.
또한, 과도 응답을 확실히 하기 위해, 용량성 소자는 드레인 영역에 가장 근접한 분할 게이트 간의 바이어스 회로 내에 위상 기하학적으로 직접 포함된다. 본 발명에서, 이런 상태는 총괄하여 표현 "분할 게이트 중 적어도 하나의 쌍의 분할 게이트 사이에 용량성 소자가 접속된다"로 기술된다. 그러나, 신호 전위가 소스 영 역에 가장 근접한 분할 게이트에 공급되면, 소스 영역에 가장 근접한 분할 게이트에는 어떤 용량성 소자도 접속되지 않는다. 한편, 제 2 해결 수단의 경우에, 어느 게이트에도 신호가 직접 입력되지 않으므로, 용량성 소자는 어떤 게이트에 접속될 수 있다.
용량성 소자가 분할 게이트 사이에 2개씩 직접 접속되면, 접속을 위한 분할 게이트 간의 정상 상태 전위의 역비는 많은 경우에 용량성 소자 간의 용량성 값의 비와 거의 동일하도록 설정된다. 시상수 간의 정합을 획득하기 위해 바이어스 회로가 저항 분할을 통해 바이어스 전위를 공급하면, 분할 저항 간의 역수의 비는 많은 경우에 용량성 소자 간의 용량성 값의 비로서 설정된다.
드레인 영역과 게이트 또는 분할 게이트 사이에, 또는 이와 같은 방식의 분할 게이트 사이에 용량성 소자가 접속되면, 분할 게이트 또는 게이트에서의 전위의 절대값은 어떤 경우에 제 1 정전위(Vs1) 보다 일시적으로 작게 된다. 이런 상태를 회피하기 위해, 정류 소자의 한 단자가 분할 게이트 또는 게이트에 접속되고, 제 2 정전위가 정류 소자의 다른 단자에 공급될 수 있다. 제 2 정전위의 절대값은, 많은 경우에 정류 소자의 순방향 전압을 제 1 정전위의 절대값에 가산함으로써 획득되는 값으로 설정된다.
MOS 구조 커패시터 또는 pn 접합 커패시터는 용량성 소자에 이용될 수 있다. pn 접합 및, 서로 접속된 드레인 및 게이트를 가진 전계 효과 트랜지스터 등은 정류 소자로서 이용될 수 있다.
반도체 기판은, 본 발명의 고전압 동작 전계 효과 트랜지스터를 형성하는 기 판으로서 이용될 수 있다.
또한, 지지 기판으로부터 절연되는 반도체 박막이 지지 기판의 표면 상에 제공되는 기판은, 본 발명의 고전압 동작 전계 효과 트랜지스터를 형성하는 기판으로서 이용될 수 있다.
고전압 동작 회로의 각각에 본 발명의 고전압 동작 전계 효과 트랜지스터가 적용되고, 적당한 고전압 동작 회로가 또한 본 발명의 고전압 동작 전계 효과 트랜지스터에 대한 바이어스 회로에 이용될 수 있도록 하기 위해, 다음과 같은 제 1 고전압 동작 회로 소자가 바람직하다. 즉, 고전압 동작 회로는 적어도,
제 1 절연 게이트 전계 효과 트랜지스터,
제 1 절연 게이트 전계 효과 트랜지스터에 상보적인 제 2 전계 효과 트랜지스터,
한 단부가 제 1 절연 게이트 전계 효과 트랜지스터의 드레인에 접속된 제 1 저항 및,
한 단부가 제 1 절연 게이트 전계 효과 트랜지스터의 소스에 접속된 제 2 저항을 포함하는데,
제 1 전위는 제 1 저항의 다른 단부에 공급되고, 제 2 전위는 제 2 저항의 다른 단부에 공급되며, 제 2 전계 효과 트랜지스터는 본 발명의 고전압 동작 전계 효과 트랜지스터이고, 2개 이상의 분할 게이트를 포함하며, 제 2 전계 효과 트랜지스터의 소스는 제 1 절연 게이트 전계 효과 트랜지스터의 드레인에 접속되고, 제 2 전계 효과 트랜지스터의 소스 영역에 가장 근접한 분할 게이트는 제 1 절연 게이트 전계 효과 트랜지스터의 소스에 접속되며, 제 2 전위는 제 2 전계 효과 트랜지스터의 드레인 영역에 가장 근접한 분할 게이트에 공급되고, 제 1 절연 게이트 전계 효과 트랜지스터의 게이트는 입력으로서 설정되며, 제 1 절연 게이트 전계 효과 트랜지스터의 소스 및 드레인으로부터 선택된 한 장소로부터 출력이 취득된다.
고전압 동작 회로의 각각에 본 발명의 고전압 동작 전계 효과 트랜지스터가 적용되고, 적당한 고전압 동작 회로가 또한 본 발명의 고전압 동작 전계 효과 트랜지스터에 대한 바이어스 회로에 이용될 수 있도록 하기 위해, 다음과 같은 제 2 고전압 동작 회로 소자가 바람직하다. 즉, 고전압 동작 회로는 적어도,
제 1 절연 게이트 전계 효과 트랜지스터,
제 1 절연 게이트 전계 효과 트랜지스터에 상보적인 제 2 전계 효과 트랜지스터,
한 단부가 제 1 절연 게이트 전계 효과 트랜지스터의 드레인에 접속된 제 1 저항 및,
직렬 접속 단부의 한 단부가 제 1 절연 게이트 전계 효과 트랜지스터의 소스에 접속된 다수의 직렬 접속된 저항의 제 2 그룹을 포함하는데,
제 2 전계 효과 트랜지스터는 본 발명의 고전압 동작 전계 효과 트랜지스터이고, 3개 이상의 분할 게이트를 포함하며, 제 2 전계 효과 트랜지스터의 소스는 제 1 절연 게이트 전계 효과 트랜지스터의 드레인에 접속되고, 다수의 분할 게이트는, 제각기, 다수의 노드 및, 다수의 직렬 접속된 저항의 제 2 그룹의 직렬 접속 단부의 한 단부에서 선택된 장소에 접속되며, 제 1 저항의 다른 단부는 제 1 전위 에 접속되고, 제 2 전위는 다수의 직렬 접속된 저항의 제 2 그룹의 직렬 접속 단부의 다른 단부에 공급되며, 제 1 절연 게이트 전계 효과 트랜지스터의 게이트는 입력으로서 설정되고, 제 1 절연 게이트 전계 효과 트랜지스터의 소스 및 드레인과 다수의 직렬 접속된 저항의 제 2 그룹의 노드로부터 선택된 한 장소로부터 출력이 취득된다.
상술한 제 1 및 2 고전압 동작 회로 소자의 과도 응답 특성을 확실히 하기 위해, 제 1 절연 게이트 전계 효과 트랜지스터의 게이트와 소스 사이에는 용량성 소자가 접속될 수 있다.
상술한 제 1 및 2 고전압 동작 회로 소자의 과도 응답 특성을 확실히 하기 위해, 입력과, 제 1 절연 게이트 전계 효과 트랜지스터의 소스 및 출력 중 하나 사이에 용량성 소자가 접속될 수 있다.
상술한 바와 같이, 제 1 및 2 고전압 동작 회로 소자의 과도 응답 특성을 확실히 하기 위해, 다수의 직렬 접속된 저항의 제 2 그룹의 직렬 접속 단부 및 노드로부터 선택된 2개의 포인트 사이에 용량성 소자가 접속될 수 있다. 이 경우에, 용량성 소자가 제 2 전계 효과 트랜지스터의 분할 게이트 사이에 접속되면, 동일한 효과가 기대될 수 있다.
본 발명의 효과는 다음과 같다.
1. 고전압 동작 전계 효과 트랜지스터는, 표준 전압을 위해 개발된 트랜지스터의 단면 구조의 채용 및, 트랜지스터 내에 특정 단면 구조를 가진 고 내전압 구조를 형성하지 않고(평면 패턴의 변경이 필요함), 적은 제조 공정의 부가에 의해 실현될 수 있다.
종래의 고 내전압 단면 구조와의 조합이 가능하면, 고전압 동작 전계 효과 트랜지스터가 보다 고전압에서 동작할 수 있음을 알 수 있다.
2. 고전압 동작 및 구동 전류의 양방은, 채널 길이가 연장되는 트랜지스터에 비해 증진되어, 내전압을 증진시킬 수 있다.
3. 바이어스 회로가 필요하지만, 고전압 동작 전계 효과 트랜지스터는 표준 전압 IC를 위해 마련되는 제조 공정을 통해 실현될 수 있다. 수정이 있을지라도, 고전압 동작은 적은 수정의 부가에 의해 실현될 수 있다.
4. 표준 전압 IC 또는 LSI의 (보통 내부 전압보다 고전압을 가진) 출력 트랜지스터가 존재하면, 출력 트랜지스터에 이미 마련되어 있는 절연막은 게이트 절연막으로 전용될 수 있다.
5. 결과적으로, 고전압을 출력할 수 있는 IC는 보통의 IC 제조 라인을 통해 제조될 수 있다.
6. 반도체 박막 내에 형성되고, 유리 기판 또는 유기 기판 상에서 SOI 기판 내의 TFT에 의해 표본이 되며, 통상적으로 전류 용량을 확실히 하는 고전압 동작을 실행하기가 곤란한 전계 효과 트랜지스터는 고전압에서 동작할 수 있다.
7. 표준 전압 신호 영역 및 고전압 동작 영역은, 본 발명의 제 2 해결 수단을 도입함으로써, IC 또는 LSI 칩 내에서 서로 분리될 수 있다. 따라서, 고전압 상호 접속부가 저전압 동작 영역 내에 형성되는 위험을 회피할 수 있고, 또한, 저 진폭을 가진 고전압 동작 영역까지 표준 전압 신호를 전송함으로써, 신호 지연을 억 제할 수도 있다.
이하, 본 발명의 양호한 실시예의 설명은 n-채널 고전압 동작 전계 효과 트랜지스터가 주로 고려되는 경우에 대해 주어진다. 전압 관계의 부호가 플러스 및 마이너스 사이에서 반전되면, 절대값이 크기 관계에 적용되고, n형 도전성이 p형 도전성으로 반전되면,이것은 또한 p-채널 전계 효과 트랜지스터에도 적용될 수 있다.
도 3에 도시된 바와 같이, 본 발명의 제 1 실시예에서, 소스/드레인 방향으로의 분할을 통해 획득되는 (상술한 G1, G2, ..., Gk에 대응하는) 다수의 분할 도전 게이트(500-1, ..., 500-k)(k는 2 이상의 정수임)는 기판(100)의 표면 내에 제공되는 소스 영역(200)과 드레인 영역(300) 사이에 유지된 반도체 채널 형성 영역(130)(130-1, 130-2, 130-3, ..., 130-k) 위에 제공된다. 게이트 절연막(400-1, 400-2, ..., 400-k)은 채널 형성 영역(300)과 분할 게이트(500)(500-1, 500-2, 500-3, ..., 500-k) 사이에 제공된다.
신호 전위는 다수의 분할 게이트의 소스 영역(200)에 가장 근접한 분할 게이트(500-1)에 공급된다. 또한, 바이어스 전위의 각각이 드레인 전위의 증가 또는 감소에 따라 변화하고, 절대값이 드레인 영역(300)으로 보다 크게 되는 바이어스 전위는 제각기 소스 영역(200)에 가장 근접한 분할 게이트(500-1) 보다 드레인 영역(300)에 더 근접한 분할 게이트에 공급된다.
인접한 분할 게이트 간의 거리가 크면, 분할 게이트 간의 채널 저항은 크게 되고, 동작은 어떤 경우에 불안정하게 된다. 그래서, 채널 반송파와 동일한 도전성 타입을 가진 각각의 중간 영역(230-1, ..., 230-(k-1))은 많은 경우에 제각기 분할 게이트 간의 채널 형성 영역 내에 제공된다. 중간 영역(230-1, ..., 230-(k-1))의 준비에 의해, 채널 형성 영역(130)이 채널 형성 영역(130-1, 130-2, ..., 130-k)으로 분할된다.
각각의 소스 영역(200) 및 드레인 영역(300)이 반도체로 제조되면, 이들 중간 영역은 소스 영역(200) 및 드레인 영역(300)의 형성 공정과 동일한 공정을 통해 형성될 수 있다. 여러 처리를 가진 MOSIC 제조 공정이 드레인 연장부 또는 LDD 공정을 포함하면, 이것은 또한 여기에 적용될 수 있다.
분할 게이트의 구조에서, 종래의 신호 전위(Vg)는 소스 영역(200)에 가장 근접한 분할 게이트(500-1)(G1)에 공급된다. 신호 전위(Vg) 또는 제 1 정전위(Vs1) 이상이지만, 바이어스 전위(Vd1) 이하인 각각의 전위는 제각기 소스 영역(200)에 가장 근접한 분할 게이트(500-1) 보다 드레인측에 더 근접한 분할 게이트(500-2(G2), ..., 500-k(Gk))에 공급된다. 절대값이 드레인 영역(300)으로 더 크게 되는 전위는 제각기 소스 영역(200)에 가장 근접한 분할 게이트(500-1) 보다 드레인 영역(300)에 더 근접한 분할 게이트에 공급된다.
그러나, 소스 영역(200)에 가장 근접한 분할 게이트(500-1) 보다 드레인측에 더 근접한 분할 게이트(500-2(G2), ..., 500-k(Gk))에 공급된 전위의 절대값의 각각은, 특정 전위(신호 전위(Vg) 또는 제 1 정전위(Vs1)) 이상으로 되도록 제어되어, 구동 전류값이 저 드레인 전위에서 감소하지 않게 한다.
드레인 영역(300)에 가장 근접한 분할 게이트(500-k(Gk))에 공급된 전위(Vg)는 (Vd)에 보다 근접한 전위이다. 따라서, 전위(Vd1)가 (Vd) 이하이거나 이상인 시에도, 전위(Vd1)가 (Vd)와 상당히 상이하지 않으면 효과가 획득될 수 있다.
드레인 영역(300)에 가장 근접한 분할 게이트(500-k(Gk)) 보다 소스측에 더 근접한 분할 게이트 밑의 채널 전위의 절대값이 소스 영역(200)으로 (Vd) 보다 낮게 되므로, 동작 전압은 표준 트랜지스터 구조의 경우에 비해 더 증진된다.
표준 트랜지스터가 동작하는 전원 전압에 설계 마진을 부가함으로써 획득되는 값은 (Vd) 및 (Vd1)의 차에 허용된다. 2 종류의 트랜지스터, 즉, 내부 논리용 트랜지스터 및 외부 인터페이스용 트랜지스터는 많은 경우에 표준 트랜지스터에 마련된다. 그래서, 이와 같은 경우에, 외부 인터페이스용 트랜지스터의 게이트 절연막의 두께는 본 발명의 고전압 동작 전계 효과 트랜지스터의 게이트 절연막에 적용되고, 외부 인터페이스용 트랜지스터에 마련된 전원 전압에 설계 마진을 부가함으로써 획득되는 값은 (Vd) 및 (Vd1)의 허용 가능한 전압차에 적용되어, 본 발명의 동작 전압 범위를 확장시킬 수 있다.
이들 전위를 각각의 분할 게이트에 공급하는 구조의 일례는 도 3에 도시되어 있고, 저항(50-1, 50-2, ..., 50-(k-1))은 서로 직렬로 접속되며, 전위(V2, ..., Vk)는 제각기 노드(60-2, ..., 60-k)로부터 분할 게이트(500-2(G2), ..., 500-k(Gk))에 공급된다.
(Vg)는 노드(60-1)에 공급되고, (Vd1)은 노드(60-k)에 공급된다.
본 발명에서, 저항은 반드시 선형 전류-전압 특성을 가질 필요는 없다. 게다 가, 바이어스 전위는 저항을 이용하여 전위 분할을 통해 생성될 수 있을 뿐만 아니라, IC의 트랜지스터와 같은 능동 소자에 의해서도 생성될 수 있다.
본 발명의 고전압 동작 전계 효과 트랜지스터의 입력 임피던스를 증가시키기 위해, 전위(V2, V3, ..., Vk(k≥2)), 즉, IC 또는 LSI에 사용된 전원 전압 이하인 제 1 정전위(Vs1)와 바이어스 전위(Vd1) 간의 전압은 제각기 분할 게이트(500-2(G2), ..., 500-k(Gk))에 공급될 수 있다. 이때에도, 상술한 바와 마찬가지로, 절대값이 드레인 영역(300)으로 더 크게 되는 전위는 제각기 소스 영역(200)에 가장 근접한 분할 게이트(500-1) 보다 드레인 영역(300)에 더 근접한 분할 게이트에 공급된다. (Vd1)의 절대값이 (Vs1)의 절대값 보다 더 작게 되면, (Vs1)은 분할 게이트(500-2(G2), ..., 500-k(Gk))의 각각에 공급된다. 이 경우에, (Vs1)은 (Vg) 대신에 노드(60-1)에 공급되는 반면에, (Vg)는 (500-1)에 공급되고, (Vd1)은 노드(60-k)에 공급되며, 이때, (Vd1)의 절대값은 (Vs1)의 절대값 보다 크다. 본 발명에서, 직렬 접속부의 단자(한 단부 또는 다른 단부)는 또한 어떤 경우에는 "노드"로서 지칭될 수 있다.
고주파 입력 임피던스를 더욱 증가시키기 위해, 본 발명에 따른 제 1 실시예의 제 1 수정으로서, 소스 영역(200)에 가장 근접하고 인접한 분할 게이트(500-1(G1))에 대해 드레인 영역측 상에 배치되는 분할 게이트(500-2(G2))에 공급된 전위(V2)는 제 1 정전위(Vs1)로 고정될 수 있다. 이 경우에도, 내전압을 증진시키는 효과가 제공된다. 도 3에서, 이 경우에, 제 1 정전위(Vs1)는 분할 게이트(500-2(G2)) 및 노드(60-2)에 인가되어, 저항(50-1) 및 노드(60-1)가 필요치 않게 된다. 제 1 수정에서, 분할 게이트의 수는 3 이상이다.
고주파 입력 임피던스를 더욱 증진시키기 위해, 용량성 소자(용량성 구성 요소, 예컨대, pn 접합 또는 MIS 커패시터를 가진 소자)는 분할 게이트(500-2(G2))와 AC 접지점 사이에 접속될 수 있다.
드레인 영역(300)에 가장 근접한 분할 게이트(500-k)에 인가되는 바이어스 전압의 과도 응답을 증진시키기 위해, 드레인 영역(300)과 노드(60-k) 사이에 용량성 소자가 접속될 수 있다.
각각의 분할 게이트에 인가되는 바이어스 전압의 과도 응답을 증진시키기 위해, 드레인 영역(300)과 적어도 하나의 노드(60k, 60-(k-1), ..., 60-3) 사이에 용량성 소자가 접속될 수 있다. 바람직하게는, 용량성 소자는 드레인 영역(300)과 모든 노드(60k, 60-(k-1), ..., 60-3) 사이에 접속된다. 이 경우에, 각각의 노드에서 조사될 시의 기생 용량성 값이 서로 거의 동일하면, 용량성 값은 노드의 참조 수의 정도를 줄일 시에 감소되기 때문에, 드레인 영역(300)과 노드(60-(k-1)) 간의 용량성 값은 드레인 영역(300)과 노드(60-k) 간의 용량성 값 보다 작다.
각각의 분할 게이트에 인가되는 바이어스 전압의 과도 응답을 증진시키기 위해, 2개 이상의 노드 또는 노드(60-k, 60-(k-1), ..., 60-2)의 인접한 노드 사이에 용량성 소자가 접속될 수 있다. 용량성 소자는 드레인 영역(300)과 노드(60-k) 사이에 접속되는 것이 바람직하고, 더욱이, 용량성 소자는 노드(60-k, 60-(k-1), ..., 60-2)의 인접한 노드 사이에 2개씩 접속된다. 인접한 노드 사이에 2개씩 접속되는 용량성 소자의 용량성 값의 비는 저항(50-(k-1), ..., 50-2)의 저항값의 역비 와 거의 동일하도록 선택된다.
이들 경우에, 노드에서의 전위의 절대값은 어떤 경우에 제 1 정전위(Vs1)보다 낮게 된다. 이런 상태를 회피하기 위해, 정류 소자의 한 단부가 노드에 접속될 수 있고, 제 2 정전위는 정류 소자의 다른 단부에 공급될 수 있다. 제 2 정전위의 절대값은, 많은 경우에 정류 소자의 순방향 전압을 제 1 정전위의 절대값에 부가함으로써 획득되는 값으로 설정된다.
바이어스 회로에 대한 용량성 소자의 접속 모드는 위상 기하학적으로 아래와 동일하게 된다.
즉, 표현 "용량성 소자는 드레인 영역과, 드레인 영역에 가장 근접한 분할 게이트 사이에 접속된다",
표현 "용량성 소자는 드레인 영역과 하나 이상의 분할 게이트 사이에 접속된다",
표현 "용량성 소자는 분할 게이트의 하나 이상의 쌍의 분할 게이트 사이에 접속된다",
표현 "정류 소자의 한 단부는 분할 게이트에 접속되고, 제 2 정전위는 정류 소자의 다른 단부에 공급된다",
본 발명의 제 2 실시예로서, 다음과 같은 구조가 제공될 수 있다. 즉, 고전압 동작 전계 효과 트랜지스터는 적어도,
기판,
기판의 표면 상에서 서로 이격된 소스 영역 및 드레인 영역,
소스 영역과 드레인 영역 사이에 유지되도록 기판의 표면 내에 제공된 반도체 채널 형성 영역,
채널 형성 영역 위에 제공되어, 소스/드레인 방향에서 분할을 통해 획득된 다수의 분할 게이트 및,
채널 형성 영역과 다수의 분할 게이트 사이에 제공된 다수의 게이트 절연막을 포함하는데,
하나 이상의 신호 전위 및 신호 전류는 소스 영역에 공급되고, 제 1 정전위는 다수의 분할 게이트의 소스 영역에 가장 근접한 분할 게이트에 공급되며, 바이어스 전위의 각각이 제 1 정전위 이상의 절대값을 가지고, 드레인 전위의 증가 또는 감소에 따라 변화하며, 절대값이 드레인 영역으로 보다 크게 되는 바이어스 전위는 제각기 소스 영역에 가장 근접한 분할 게이트보다 드레인 영역에 보다 근접한 분할 게이트에 공급된다.
본 발명에 따른 제 2 실시예의 제 1 수정의 고전압 동작 전계 효과 트랜지스터는 적어도,
기판,
기판의 표면 상에서 서로 이격된 소스 영역 및 드레인 영역,
소스 영역과 드레인 영역 사이에 유지되도록 기판의 표면 내에 제공된 반도체 채널 형성 영역,
채널 형성 영역 위에 제공된 게이트 및,
채널 형성 영역과 게이트 사이에 제공된 게이트 절연막을 포함하는데,
하나 이상의 신호 전위 및 신호 전류는 소스 영역에 공급되고, 바이어스 전위는 제 1 정전위 이상의 절대값을 가지고, 드레인 전위의 증가 또는 감소에 따라 변화한다.
본 발명의 제 2 실시예 및 제 1 수정의 고전압 동작 전계 효과 트랜지스터의 소스는 도전 상호 접속부를 통해 IC 또는 LSI 내에 제공된 표준 트랜지스터의 드레인에 접속되어, 표준 전압 신호가 고전압 동작 신호로 변환될 수 있다.
더욱이, 표준 전압 신호 및 고전압 동작 영역은 서로 분리될 수 있다. 따라서, 고전압 상호 접속부가 저전압 동작 영역 내에 형성되는 위험을 회피할 수 있고, 표준 전압 신호가 저 진폭을 가진 고전압 동작 영역까지 전송될 수 있기 때문에 신호 지연을 억제할 수 있다.
이를 달성하기 위해, 제 1 정전위는 제 2 실시예의 고전압 동작 전계 효과 트랜지스터의 게이트 바이어스 전위의 특정 전위로서 선택된다.
제 2 해결 수단에서도, 인접한 분할 게이트 간의 거리가 크면, 인접한 분할 게이트 간의 채널 저항은 크게 되고, 동작은 어떤 경우에 불안정하게 된다. 따라서, 채널 반송파와 동일한 도전성 타입을 가진 각각의 중간 영역은 2개씩의 분할 게이트 사이의 채널 형성 영역 내에 제공된다. 채널 형성 영역은 이들 중간 영역으로 분할된다.
중간 영역 형성에 적용될 수 있는 표준 IC 또는 LSI를 제조하는 공정은 제 1 해결 수단에서와 동일하다.
제 2 실시예의 분할 게이트 및 제 1 수정의 게이트에 공급되는 바이어스 전 위는 또한 제 1 해결 수단의 분할 게이트에 공급된 분할 게이트 전위와 동일하다.
용량성 소자의 접속으로 인해 제 2 실시예의 분할 게이트 및 제 1 수정의 게이트에 공급되는 바이어스 전위의 과도 응답 특성의 개선법은 또한 제 1 실시예의 경우에서와 동일하다. 제 2 실시예의 제 1 수정의 경우에, 표현 "드레인 영역에 가장 근접한 분할 게이트"은 "게이트"로 대체된다.
바이어스 전위(Vd1)는 (Vd)의 증가 또는 감소에 따라 증가하거나 감소한다. 그러나, (Vd1) 및 (Vd)는 선형 관계를 가질 필요가 없다.
다수의 전원 전압이 존재하면, 구동 전류값 및 내전압이 최적으로 되는 전압은 (Vs1)로서 이용될 수 있다. 이때에, 이 전압에 견딜 수 있도록 두께가 IC 또는 LSI를 제조하는 공정에 마련되는 게이트 절연막이 이용된다.
본 발명은 또한 LDD 또는 드레인 연장 구조를 가진 트랜지스터에 적용될 수 있다.
본 발명은, 반도체 기판 내에 형성된 고전압 동작 전계 효과 트랜지스터, 지지 기판, 유리 기판, 유기 시트 등의 절연 표면상에 형성된 반도체 박막을 가진 소위 세미컨덕터 온 인슐레이터(SOI) 기판 내에 형성된 고전압 동작 전계 효과 트랜지스터 및, 좌우측으로부터 공동부 위에 유지된 지지 기판으로부터 절연된 반도체 박막을 가진 세미컨덕터 온 낫싱(semiconductor-on-nothing)(SON) 내에 형성된 고전압 동작 전계 효과 트랜지스터에 적용된다.
본 발명의 고전압 동작 전계 효과 트랜지스터에 대한 많은 종류의 바이어스 전위 생성 회로(이하, 간략화를 위해 "바이어스 회로"라 칭한다)가 존재한다. 이하, 바이어스 회로의 실시예가 기술된다. 용량성 소자의 접속 및, 과도 응답 특성의 개선을 위한 정류 소자의 접속에 대해서는 도 3에 도시된 저항 분할을 가진 각각의 제 1 및 2 실시예에서 이미 기술되었으므로, 개별 회로에 대해 반복 기술되지 않는다.
먼저, 이하, 드레인 영역(300)에 가장 근접한 분할 게이트(500-k) 또는 제 2 실시예의 제 1 수정의 게이트에 대한 바이어스 전위(Vd1)를 생성시키는 회로에 대해 기술된다. 바이어스 전위(Vd1)와 특정 전위 간의 전위의 전위 분할을 통해 획득되는 바이어스 전위는 다른 분할 게이트에 대한 바이어스 전위로서 공급될 수 있다.
바이어스 회로의 제 1 실시예는 2개 이상의 입력 및 하나의 출력을 가진 적어도 하나의 가산기를 포함하는데, 여기서, 드레인 전위의 증가 또는 감소에 따라 변화하는 전위는 2개의 입력 중 하나에 공급되고, 특정 전위(Vs1g)는 2개의 입력 중 다른 하나에 공급되며, 가산기의 출력의 전위는 드레인 영역에 가장 근접한 분할 게이트 또는 제 2 실시예의 제 1 수정의 게이트에 바이어스 전위로서 공급된다.
도 4에 도시된 바와 같이, 가산기(44)는, 입력 단자(70-1 및 70-2)에 인가된 전위의 합을 제각기 출력 단자(70-3)로 출력하는 아날로그 동작 회로이다. 따라서, 드레인 전위의 증가 또는 감소에 따라 변화하는 전위(Vd2) 및 (Vg)가 제각기 한 단자(70-1) 및 다른 단자(70-2)에 공급되면, 가산기(44)는 (Vg + Vd2 (= Vd1))의 전위를 출력 단자(70-3)로 출력한다. 따라서, 이런 바이어스 전위(Vd1)는 출력 단자(70-3)를 통해 드레인 영역에 가장 근접한 분할 게이트에 공급된다.
상술한 제 1 실시예에서, 제 1 정전위(Vs1)가 (Vg) 대신에 가산기(44)의 다른 입력 단자(70-2)에 공급될 시에도, 바이어스 전위는 본 발명의 고전압 동작 전계 효과 트랜지스터의 드레인 영역에 가장 근접한 분할 게이트 또는 제 2 실시예의 제 1 수정의 게이트에 공급될 수 있다. 이 경우에, (Vd1 = Vs1 + Vd2)의 관계가 확립된다.
본 발명의 고전압 동작 전계 효과 트랜지스터의 고전압 전원은 많은 경우에 가산기(44)의 전원으로 전환된다. 본 발명의 기술은 이런 아날로그 동작 회로(44)를 구성하는 트랜지스터에도 적용되어, 고전압이 출력되도록 한다.
제 1 실시예의 바이어스 회로 보다 더 간단한 소자 구성을 가져, 본 발명의 고전압 동작 전계 효과 트랜지스터의 드레인 영역에 가장 근접한 분할 게이트 또는 제 2 실시예의 제 1 수정의 게이트에 전위를 공급하는 제 2 실시예의 바이어스 회로는 도 5에서 일례로서 도시된다. 도 5에서 명백하듯이, 제 2 실시예의 바이어스 회로는 적어도 직렬 접속된 2개의 저항(51 및 52)을 포함하는데, 여기서, 전위는 고전압 전원으로부터 직렬 접속된 2개의 저항(51 및 52)의 한 단자(70-2)에 공급되고, 이의 다른 단자는 드레인 영역에 접속되며, 바이어스 전위는 직렬 접속된 2개의 저항(51 및 52) 간의 노드(70-3)로부터 드레인 영역에 가장 근접한 분할 게이트 또는 제 2 실시예의 제 1 수정의 게이트에 공급된다.
도 5에서, 참조 기호(VH)는 고전압 전원 전위를 나타내고, VH × (드레인측 상의 저항의 저항값)/(직렬 접속된 2개의 저항의 저항값)이 제 1 정전위(Vs1)로 되는 값은 보통 직렬 접속된 2개의 저항의 저항값으로 선택된다.
바이어스 회로의 제 2 실시예에서, 전류는 고전압 소스로부터 드레인으로 흐르도록 유발된다. 이 상태는 어떤 경우에 저항의 저항값에 따른 문제가 된다. 드레인으로 흐르는 전류가 없고, 본 발명의 고전압 동작 전계 효과 트랜지스터의 드레인 영역에 가장 근접한 분할 게이트 또는 제 2 실시예의 제 1 수정의 게이트에 전위를 공급하는 바이어스 회로의 제 3 실시예는 도 6에서 일례로서 도시된다. 도 6에서 명백하듯이, 바이어스 회로의 제 3 실시예는 서로 직렬 접속된 적어도 하나의 정류 소자(43) 및 저항(52)을 포함하는데, 여기서, 정류 소자측 상의 직렬 접속단(70-1)은 드레인 영역에 접속되고, 특정 전위는 저항측 상의 직렬 접속단(70-2)에 공급되며, 바이어스 전위는 정류 소자(43)와 저항(52) 간의 노드(70-3)로부터 드레인 영역에 가장 근접한 분할 게이트에 공급된다. 바이어스 전위가 제 2 실시예의 제 1 수정의 게이트에 공급되면, 특정 전위는 제 1 정전위로서 설정된다.
제 3 실시예에서, 명확히 하기 위해, 정류 소자(43)는, pn 접합 다이오드, 쇼트키 다이오드, 절연 게이트 전계 효과 트랜지스터의 드레인 및 게이트를 접속함으로써 형성된 등가 정류 소자 등의 형태로 실현된다. 드레인 전위가 접지 전위 근처까지 감소하면, 정류 소자(43)는, 공급된 전위의 절대값이 ｜Vg｜또는 ｜Vs｜이하의 레벨까지 감소하지 못하도록 제공된다.
직렬 접속단(70-1)에 공급된 전위로의 특정 전위(Vg 또는 Vs1)의 부가가 간략화를 위해 생략되지만, Vd ≫ Vg의 관계가 이 경우에 확립될 시에, 고 내전압 효과는 충분히 나타난다. 직렬 접속단(70-1)에서의 전위가 특정 전위의 부가를 생략 한 경우에 특정 전위 플러스 Vf 이하로 되면, 노드(70-3)에서의 전위는 특정 전위 근처로 고정된다.
여기서, 참조 기호(Vf)는 정류 소자의 순방향 전압을 나타낸다. 정류 소자가 서로 접속된 게이트 및 드레인을 가진 전계 효과 트랜지스터의 형태로 실현되면, 순방향 전압(Vf)은 절연 게이트 전계 효과 트랜지스터의 게이트 임계 전압(Vth43 + ΔV)이 된다. ΔV은 저항(52)을 통해 흐르는 전류에 대응하는 게이트 대 소스 전압의 증가량이다.
제 3 실시예에서, 드레인 영역의 전위가 (VH)에서 (Vs1)로 변화할 시에, 이런 변화가 노드(70-3)의 기생 용량에 따른 시정수 및 저항(52)의 저항값에 기초하는 것보다 높은 경우, 정류 소자(43)는 차단 상태(cut-off state)로 되어, 노드(70-3)로부터 공급된 바이어스 전위의 변화 시에 지연이 강제로 일어나게 된다. 이런 상황은 바람직하지 않다. 이런 바람직하지 않은 상태를 개선하기 위해, 정류 소자측 및 노드(70-3) 상에서 직렬 접속 단자(70-1) 사이에 용량성 소자가 접속될 수 있다.
이 경우는, 직렬 접속 단자(70-1)를 접속한 드레인과 노드(70-3)를 접속한 드레인 영역에 가장 근접한 분할 게이트 사이에 용량성 소자가 접속되는 경우와 위상 기하학적으로 동일하게 된다.
도 7은, 합성(resultant) 전위를 제각기 본 발명의 고전압 동작 전계 효과 트랜지스터의 분할 게이트에 공급하도록 제 1 실시예의 바이어스 회로의 출력을 분할하는 바이어스 회로의 제 4 실시예를 도시한 것이다. 다수의 직렬 접속된 저항(51-1, 51-2, ..., 51-(k-1))의 제 1 그룹의 한 단부는 제 1 실시예의 바이어스 회로의 출력 단자(70-3)에 접속되고, 특정 전위(Vs1g)는 그의 다른 단부에 공급된다.
바이어스 전위는 분할 게이트에 제각기 공급되는 직렬 노드(61-2, 61-3, ..., 61-(k-1)) 및 직렬 접속 단자(61-k(70-3))로부터 적당히 선택된 장소로부터 획득된다.
제 1 정전위(Vs1)가, 소스 영역에 가장 근접하고 인접한 분할 게이트에 대해 드레인측 상에 배치되는 분할 게이트에 공급되면, 분할 게이트의 수가 k로 지정될 경우에, 다수의 직렬 접속된 저항의 제 1 그룹에 속하는 저항의 접속수는 (k-2)로 되고, 제 1 정전위(Vs1)는 그의 다른 단부에 공급된다.
도 8은 합성 전위를 제각기 본 발명의 고전압 동작 전계 효과 트랜지스터의 분할 게이트에 공급하도록 바이어스 회로의 제 2 실시예의 출력을 분할하는 바이어스 회로의 제 5 실시예를 도시한 것이다. 다수의 직렬 접속된 저항(51-1, 51-2, ..., 51-(k-1))의 제 1 그룹의 한 단부는 제 2 실시예의 바이어스 회로의 출력 단자(70-3)에 접속되고, 특정 전위(Vs1g)는 그의 다른 단부에 공급된다.
바이어스 전위는 분할 게이트에 제각기 공급되는 직렬 노드(61-2, 61-3, ..., 61-(k-1)) 및 직렬 접속 단자(61-k(70-3))로부터 적당히 선택된 장소로부터 획득된다.
제 1 정전위(Vs1)가, 소스 영역에 가장 근접하고 인접한 분할 게이트에 대해 드레인측 상에 배치되는 분할 게이트에 공급되면, 분할 게이트의 수가 k로 지정될 경우에, 다수의 직렬 접속된 저항의 제 1 그룹에 속하는 저항의 접속수는 (k-2)로 되고, 제 1 정전위(Vs1)는 그의 다른 단부에 공급된다.
도 9는 합성 전위를 제각기 본 발명의 고전압 동작 전계 효과 트랜지스터의 분할 게이트에 공급하도록 바이어스 회로의 제 3 실시예의 출력을 분할하는 바이어스 회로의 제 6 실시예를 도시한 것이다. 정류 소자(43)의 한 단부는 다수의 직렬 접속된 저항(51-1, 51-2, ..., 51-(k-1))의 제 2 그룹의 한 단부에 접속되고, 특정 전위(Vs1g)는 그의 다른 단부에 공급된다. 정류 소자(43)의 다른 단부는 본 발명의 고전압 동작 전계 효과 트랜지스터의 드레인에 접속된다.
전위는 분할 게이트에 제각기 공급되는 직렬 노드(62-2, 62-3, ..., 62-(k-1)) 및 직렬 접속 단자(62-k(70-3))로부터 적당히 선택된 장소로부터 획득된다.
제 1 정전위(Vs1)가, 소스 영역에 가장 근접하고 인접한 분할 게이트에 대해 드레인측 상에 배치되는 분할 게이트에 공급되면, 분할 게이트의 수가 k로 지정될 경우에, 다수의 직렬 접속된 저항의 제 1 그룹에 속하는 저항의 접속수는 (k-2)로 되고, 제 1 정전위(Vs1)는 그의 다른 단부에 공급된다.
다음의 회로 구성은, 본 발명의 고전압 동작 전계 효과 트랜지스터가 적용되는 고전압 동작 회로의 한 소자로서 채용될 수 있다. 즉, 고전압 동작 회로 소자는 적어도,
제 1 절연 게이트 전계 효과 트랜지스터,
제 1 절연 게이트 전계 효과 트랜지스터에 상보적인 제 2 전계 효과 트랜지 스터,
한 단부가 제 1 절연 게이트 전계 효과 트랜지스터의 드레인 영역에 접속된 제 1 저항 및,
한 단부가 제 1 절연 게이트 전계 효과 트랜지스터의 소스 영역에 접속된 제 2 저항을 포함하는데,
제 1 전위는 제 1 저항의 다른 단부에 공급되고, 제 2 전위는 제 2 저항의 다른 단부에 공급되며, 제 2 전계 효과 트랜지스터는 본 발명의 고전압 동작 전계 효과 트랜지스터이고, 2개 이상의 분할 게이트를 포함하며, 제 2 전계 효과 트랜지스터의 소스는 제 1 절연 게이트 전계 효과 트랜지스터의 드레인에 접속되고, 제 2 전계 효과 트랜지스터의 소스 영역에 가장 근접한 분할 게이트는 제 1 절연 게이트 전계 효과 트랜지스터의 소스에 접속되며, 제 2 전위는 제 2 전계 효과 트랜지스터의 드레인 영역에 가장 근접한 분할 게이트에 공급되고, 제 1 절연 게이트 전계 효과 트랜지스터의 게이트는 입력으로서 설정되며, 제 1 절연 게이트 전계 효과 트랜지스터의 소스 및 드레인으로부터 선택된 한 장소로부터 출력이 취득된다.
다음의 회로 구성은, 본 발명의 고전압 동작 전계 효과 트랜지스터가 적용되는 고전압 동작 회로의 다른 소자로서 채용된다. 즉, 고전압 동작 회로 소자는 적어도,
제 1 절연 게이트 전계 효과 트랜지스터,
제 1 절연 게이트 전계 효과 트랜지스터에 상보적인 제 2 전계 효과 트랜지스터,
한 단부가 제 1 절연 게이트 전계 효과 트랜지스터의 드레인에 접속된 제 1 저항 및,
직렬 접속 단부의 한 단부가 제 1 절연 게이트 전계 효과 트랜지스터의 소스에 접속된 다수의 직렬 접속된 저항의 제 2 그룹을 포함하는데,
제 2 전계 효과 트랜지스터는 본 발명의 고전압 동작 전계 효과 트랜지스터이고, 3개 이상의 분할 게이트를 포함하며, 제 2 전계 효과 트랜지스터의 소스는 제 1 절연 게이트 전계 효과 트랜지스터의 드레인에 접속되고, 다수의 분할 게이트는, 제각기, 다수의 노드 및, 다수의 직렬 접속된 저항의 제 2 그룹의 직렬 접속 단부의 한 단부에서 선택된 장소에 접속되며, 제 1 저항의 다른 단부는 제 1 전위에 접속되고, 제 2 전위는 다수의 직렬 접속된 저항의 제 2 그룹의 직렬 접속 단부의 다른 단부에 공급되며, 제 1 절연 게이트 전계 효과 트랜지스터의 게이트는 입력으로서 설정되고, 제 1 절연 게이트 전계 효과 트랜지스터의 소스 및 드레인과 다수의 직렬 접속된 저항의 제 2 그룹의 노드로부터 선택된 한 장소로부터 출력이 취득된다.
도 10은 본 발명의 고전압 동작 회로 소자의 접속을 설명한 회로도이다. 도 10에서, 참조 번호(51)는 제 1 저항을 나타내고, 참조 번호(52-1, ..., 52-(k-1))는 다수의 직렬 접속된 저항의 제 2 그룹을 나타내며, 참조 번호(45)는 제 1 절연 게이트 전계 효과 트랜지스터를 나타내고, 참조 번호(45-200, 45-300 및 45-500)는 제각기 제 1 절연 게이트 전계 효과 트랜지스터(45)의 소스, 드레인 및 게이트를 나타낸다. 참조 번호(46)는 제 2 전계 효과 트랜지스터를 나타내고, 참조 번호(46-200 및 46-300)는 제각기 제 2 전계 효과 트랜지스터(고전압 동작 전계 효과 트랜지스터)의 소스 및 드레인을 나타내며, 참조 번호(46-500-1, 46-500-2, ..., 46-500-k)는, 제각기, 소스 영역에 가장 근접한 분할 게이트, 소스 영역에 가장 근접하고 인접한 분할 게이트(46-500-1)에 대해 드레인 영역측 상에 배치된 분할 게이트 및 드레인 영역에 가장 근접한 분할 게이트를 나타낸다.
제 2 전계 효과 트랜지스터(46)의 소스 영역에 가장 근접한 분할 게이트(46-500-1)는 제 1 절연 게이트 전계 효과 트랜지스터(45)의 소스(45-200)에 접속되고, 제 2 전계 효과 트랜지스터(46)의 소스(46-200)는 제 1 절연 게이트 전계 효과 트랜지스터(45)의 소스(45-300)에 접속된다. 이런 접속은 제 1 절연 게이트 전계 효과 트랜지스터(45)의 소스 대 드레인 전압을 (Vth46 + ΔV)(이의 정의는 아래에 기술된다)로 제어하여, 고 내전압 동작으로부터 회피하도록 제 1 절연 게이트 전계 효과 트랜지스터(45)를 행한다.
제 1 저항(51)의 한 단부는 제 1 절연 게이트 전계 효과 트랜지스터(45)의 드레인(45-300)에 접속되고, 제 1 저항(51)과 제 1 절연 게이트 전계 효과 트랜지스터(45) 간의 노드는 출력(70-3)으로 된다. 다수의 직렬 접속된 트랜지스터의 제 2 그룹의 한 단부는 제 1 절연 게이트 전계 효과 트랜지스터(45)의 소스(45-200)에 접속되어, 출력(70-4)으로 된다. 제 1 전위(V1)는 제 1 저항(51)의 다른 단부(70-1)에 공급되고, 제 2 전위(V2)는 다수의 직렬 접속된 저항의 제 2 그룹의 다른 단부(62-1)에 공급된다. 제 2 전위(V2)는 제 2 전계 효과 트랜지스터(46)의 드레인 영역에 가장 근접한 분할 게이트(46-500-k)에도 공급된다. 다수의 직렬 접 속된 저항의 제 2 그룹의 노드 및 그의 한 단부에서 적당히 선택된 장소로부터 획득된 전위는 제각기 다른 분할 게이트에 공급된다.
제 2 전계 효과 트랜지스터가 2개의 분할 게이트를 가지면, 다수의 직렬 접속된 저항의 제 2 그룹은 단일의 제 2 저항으로 대체될 수 있다.
상술한 고전압 동작 회로 소자의 수정의 예로서, 다음과 같은 소자가 제공된다.
즉, 하나 이상의 제 1 및 2 저항이 다수의 직렬 접속된 저항으로 행해지고, 이들 간의 노드가 출력으로 행해지는 고전압 동작 회로 소자,
제 1 저항이 다수의 직렬 접속된 저항으로 행해지고, 제 2 전계 효과 트랜지스터의 소스가 이들 간의 노드에 접속되는 고전압 동작 회로 소자,
제 2 저항이 다수의 직렬 접속된 저항으로 행해지고, 제 2 전계 효과 트랜지스터의 드레인이 이들 간의 노드에 접속되는 고전압 동작 회로 소자,
제 2 전계 효과 트랜지스터의 드레인이 제 2 전위에 접속되는 고전압 동작 회로 소자,
제 2 전계 효과 트랜지스터의 드레인이 제 3 저항을 통해 제 2 전위에 접속되는 고전압 동작 회로 소자,
제 2 전계 효과 트랜지스터의 드레인이 제 3 전위에 접속되는 고전압 동작 회로 소자,
제 2 전계 효과 트랜지스터의 드레인이 제 3 저항을 통해 제 3 전위에 접속되는 고전압 동작 회로 소자,
제 1 및 2 저항 중 하나가 정전류 소자로 행해지는 고전압 동작 회로 소자.
이 외에, 당업자가 보통의 기술적 범위 내에서 소자를 가산하거나 수정하는 회로 소자가 본 발명의 권리의 범주 내에 포함된다.
제 1 절연 게이트 전계 효과 트랜지스터의 게이트 임계 전압(Vth46 + ΔV)의 오프셋은 고전압 동작 회로 소자의 제 1 절연 게이트 전계 효과 트랜지스터의 입력과 소스 출력 사이에서 일어난다. 이 오프셋을 감소시키기 위해, 제 1 절연 게이트 전계 효과 트랜지스터는 공핍 타입의 전계 효과 트랜지스터로 행해질 수 있다. 여기서, ΔV는, 제 2 저항을 통해 흐르는 전류에 대응하는 제 1 절연 게이트 전계 효과 트랜지스터의 게이트 및 소스 양단에 부가적으로 필요한 전압 강하이다.
고전압 동작 회로 소자에서, 제 1 절연 게이트 전계 효과 트랜지스터의 게이트 임계 전압 및 제 2 전계 효과 트랜지스터의 게이트 임계 전압의 절대값은 서로 거의 같으며, 제 1 절연 게이트 전계 효과 트랜지스터의 입력과 드레인 출력 사이에서 일어나는 오프셋은 거의 보상된다.
바이어스 회로의 제 2 실시예에서, 바이어스 회로로부터의 전류는, 본 발명의 고전압 동작 전계 효과 트랜지스터의 드레인으로 흐르도록 유발된다. 게다가, 바이어스 회로의 제 3 실시예에서, 바이어스 회로의 저항은 본 발명의 고전압 동작 전계 효과 트랜지스터의 드레인 출력 저항과 병렬로 가산된다. 이들 재료가 성능 또는 제품 이미지 면에서 문제가 되면, 절연 게이트 전계 효과 트랜지스터는 바이어스 회로 내에 도입되고, 드레인 전압은 이의 게이트로 입력되어, 이런 문제를 해결한다. 고전압 동작 회로 소자는 이 바이어스 회로의 피벗(pivot) 내에 이용될 수 있다.
이하, 고전압 동작 회로 소자를 이용한 바이어스 회로의 제 7 실시예가 기술된다. 즉, 도 11에 도시된 예에서와 같이, 도 10에 도시된 고전압 동작 회로 소자에서, 제 1 전위는 고전압 전원 전위(VH)로 행해지고, 제 2 전위는 접지 전위로 행해지며, 접지 전위는 제 3 저항(53)을 통해 제 2 전계 효과 트랜지스터(46)의 드레인에 공급된다.
제 1 절연 게이트 전계 효과 트랜지스터(45)의 게이트(45-500)는 본 발명의 고전압 동작 전계 효과 트랜지스터의 드레인에 접속되고, 바이어스 전위는, 제 1 절연 게이트 전계 효과 트랜지스터(45)의 드레인(45-300)과 제 1 저항(51) 간의 노드(70-3)로부터 본 발명의 고전압 동작 전계 효과 트랜지스터의 드레인 영역에 가장 근접한 분할 게이트 또는 제 2 실시예의 제 1 수정의 게이트에 공급된다.
제 3 저항(53)의 저항값이 (제 1 저항의 저항값) × (Vs1)/(VH - Vs1)로 표시될 경우, 드레인 전압이 저 전위로 되면, 드레인 영역에 가장 근접한 분할 게이트 또는 제 2 실시예의 제 1 수정의 게이트에 공급된 전위는 (Vs1)로부터 접지 전위로 변화하지 않는다.
다수의 직렬 접속된 저항의 제 2 그룹의 다른 단부(62-1)가 제 3 저항과 제 2 전계 효과 트랜지스터의 드레인 간의 노드에 접속되고, 제 3 저항(53)의 저항값이 (제 1 저항의 저항값) × (Vs1 - Vth46 - ΔV)/(VH - Vs1)로 설정될 시에 유사한 효과가 획득된다. 여기서, (Vth46 + ΔV)는 (VH - Vs1)/(제 1 저항의 저항값)으로 나타낸 전류가 제 2 전계 효과 트랜지스터를 통해 흐를 시에 요구되는 게이트 대 소스 전압이다.
전위(Vs1 - Vth46 - ΔV)가 다수의 직렬 접속된 저항의 제 2 그룹의 다른 단부(62-1)에 공급될 시에 유사한 효과가 획득된다.
예컨대, 바이어스 회로의 제 5 실시예에서와 같이, 바이어스 회로의 제 7 실시예의 출력을 이용함으로써 바이어스 전위를 본 발명의 고전압 동작 전계 효과 트랜지스터의 다수의 분할 게이트에 공급하기 위해, 다수의 직렬 접속된 트랜지스터의 제 1 그룹의 한 단부는 제 1 절연 게이트 전계 효과 트랜지스터(45)의 드레인(45-300)으로부터 연장하는 출력 단자(70-3)에 접속되고, 특정 전위는 그의 다른 단부에 공급되며, 전위는, 다수의 직렬 접속된 저항의 제 1 그룹의 노드 및, 제각기 분할 게이트에 공급되는 그의 단부에서 적당히 선택된 장소로부터 획득된다.
제 1 정전위가, 소스 영역에 가장 근접하고 인접한 분할 게이트에 대해 드레인측 상에 배치되는 분할 게이트에 공급되면, 다수의 직렬 접속된 저항의 제 1 그룹의 접속수는 (k-2)로 되고, 제 1 정전위는 그의 다른 단부에 공급된다.
더욱이, 도 12에 도시된 바이어스 회로의 제 8 실시예에 도시된 바와 같이, 바이어스 전위는, 다수의 직렬 접속된 저항(52-1, ..., 52-(k-1))의 제 2 그룹의 노드(62-2, ..., 62-(k-1)) 및, 본 발명의 고전압 동작 전계 효과 트랜지스터의 분할 게이트에 제각기 공급되는 그의 단부(62-1 및 62-k)에서 적당히 선택된 장소로부터 획득될 수 있다. 이때에, 특정 전위는 다수의 직렬 접속된 저항(52-1, ..., 52-(k-1))의 제 2 그룹의 다른 단부에 공급된다.
제 1 정전위가, 소스 영역에 가장 근접하고 인접한 분할 게이트에 대해 드레인측 상에 배치되는 분할 게이트에 공급되면, 제 1 정전위는 그의 다른 단부에 공급된다.
바이어스 전위의 공급을 필요로 하는 본 발명의 고전압 동작 전계 효과 트랜지스터의 게이트가 드레인 영역에 가장 근접한 단지 하나의 게이트이거나, 단지 하나의 게이트가 제 2 실시예의 제 1 수정으로서 제공되며, 그리고 제 2 전계 효과 트랜지스터의 분할 게이트의 수가 2이면, 다수의 직렬 접속된 저항의 제 2 그룹은 단일의 제 2 저항에 의해 구성되고, 바이어스 전위는 제 1 전계 효과 트랜지스터의 소스와 단일의 제 2 저항 간의 노드로부터 게이트로 공급됨을 알 수 있다.
고전압 동작 회로 소자를 이용하는 바이어스 회로의 제 8 실시예에서, 본 발명의 고전압 동작 전계 효과 트랜지스터의 드레인과 병렬로 가산되는 바이어스 회로의 저항 소자는 제 6 실시예의 바이어스 회로로부터 실질적으로 제거된다.
제 8 실시예의 바이어스 회로에서, 제 3 저항(53)은 상술한 어떤 수정에서 생략될 수 있음을 알 수 있다.
어떤 특정 제조 공정을 신규로 가산하지 않거나, 적은 수정으로 본 발명의 제 1 내지 8 실시예의 각각의 바이어스 회로의 저항을 실현하기 위해, 아날로그 MOSIC에 이용된 다결정 실리콘 저항, LDD 또는 드레인 연장을 위해 이온 주입 공정을 전용함으로써 기판 표면상에 형성된 불순물 층 등을 사용할 수 있다. 거의 선형 특성을 가진 저항은 저항으로서 사용되는 것이 바람직하다. 그러나, 고 시트(sheet) 저항을 필요로 하는 저 전력 소비 응용을 위해, 전계 효과 트랜지스터 의 채널 저항, SOI 기판 또는 유리 기판, 또는 유기 시트 등과 같은 절연 기판상에 형성된 반도체 박막을 사용할 수 있다. 이 경우에, 저항은 반드시 선형 저항 특성을 가질 필요는 없다.
본 발명은 구조 또는 바이어스 전위가 공지된 기술 범주 내에서 변화될 수 있는 트랜지스터를 포함한다. 더욱이, 본 발명의 구조가 내장되는 복합 트랜지스터도 본 발명의 범주 내에 포함된다. 게다가, 본 발명의 바이어스 회로 내에 표시된 소자 이외에, 저항, 용량성 소자 또는 트랜지스터와 같은 소자가 보통의 기술력의 범주 내에 있도록 부가되는 바이어스 회로는 또한 본 발명의 범주 내에 포함된다.
도 13은 본 발명의 예 1의 소자의 평면도이다. 도 13이 각각의 부분의 시각적 인식을 높이기 위해 단면도가 아니지만, 사선 등으로 표시되는 패턴이 도 13에 그려져 있다. 이 도면에서, 참조 번호(100)는 SOI 기판을 나타내고, 참조 번호(200)는 고전압 동작 전계 효과 트랜지스터의 소스를 나타내며, 참조 번호(300)는 고전압 동작 전계 효과 트랜지스터의 드레인을 나타내고, 참조 번호(500-1, 500-2, 500-3, 500-4 및 500-5)는 (도시되지 않은) 게이트 절연막(400-1, 400-2, 400-3, 400-4 및 400-5)이 (도시되지 않은) 채널 형성 영역(130) 상에 형성되는 고전압 동작 전계 효과 트랜지스터의 분할 게이트(G1, G2, G3, G4 및 G5)를 나타낸다. 채널 형성 영역(130)은 분할 채널(130-1, 130-2, 130-3, 130-4 및 130-5)로 분할되고, 이 분할 채널의 각각은 중간 영역(230-1, 230-2, 230-3 및 230-4)에 의한 폭(W1) 및 길이(Lc1)를 갖는다. 분할 채널 길이(Lc1)는, 분할 게이트 길이(Lg1)로부터, 분할 게이트 아래의 중간 영역 또는 소스/드레인 영역의 가로 방향의 중복 길이를 감산함으로써 획득된 값이다.
이 도면에 도시된 정사각형(30)은 접촉 구멍을 도시한 것이다.
(도시되지 않은) 채널 형성 영역(130), 소스 영역(200), 드레인 영역(300) 및 중간 영역(230-1, 230-2, 230-3 및 230-4)은 SOI 기판(100)의 표면 내의 반도체 박막 내에 형성된다. 각각의 소스 영역(200), 드레인 영역(300) 및 중간 영역(230)은 감소된 불순물 농도를 가진 연장 영역을 수반한 고 불순물 농도 영역이다. 인 또는 비소는 n-채널의 고전압 동작 전계 효과 트랜지스터에 대한 불순물로서 사용되고, 붕소는 p-채널의 고전압 동작 전계 효과 트랜지스터에 대한 불순물로서 사용된다.
참조 번호(50-2, 50-3 및 50-4)는 전위 분할을 위한 저항을 나타낸다. SOI 기판(100)의 표면 내의 반도체 박막은 뒤에 남겨질 약 2WR의 길이 및 폭(LR)을 가진 형상 내로 처리되어, 전위 분할을 위한 저항(50-2, 50-3 및 50-4)을 획득한다. 또한, 저항(50-2, 50-3 및 50-4)은, 연장 도프(dope) 또는 채널 도프의 경우에서와 동일한 불순물을 첨가함으로써 실현된다. 노드(60-2, 60-3 및 60-4)를 형성하기 위해, 소스/드레인 형성을 위한 고 농도의 불순물은 노드로서 형성될 부분에 첨가된다. 전위 분할을 위한 저항에 첨가되는 불순물의 도전성 타입은, 바람직하게는, 본 발명의 고전압 동작 전계 효과 트랜지스터의 소스/드레인 영역에 첨가되는 불순물의 도전성 타입과 반대의 도전성 타입이다.
이 도면에서, 참조 번호(30)는 접촉 구멍을 나타낸다. 참조 번호(60-25)는 전위를 공급하고, 노드(60-2)로부터 분할 게이트(500-2)로 연장하는 상호 접속부를 나타내고, 참조 번호(60-35)는 노드(60-3)로부터 분할 게이트(500-3)로의 상호 접속부를 나타내며, 참조 번호(60-45)는 노드(60-4)로부터 분할 게이트(500-4)로의 상호 접속부를 나타내고, 참조 번호(60-55)는 노드(60-5)로부터 분할 게이트(500-5)로 전위를 공급하는 상호 접속부를 나타내며, 참조 번호(205)는 소스 리드(lead) 전극을 나타내고, 참조 번호(305)는 드레인 리드 전극을 나타내며, 참조 번호(500-15)는 분할 게이트(500-1)로부터의 리드 전극을 나타낸다.
상술한 구조를 가진 예 1의 고전압 동작 전계 효과 트랜지스터는 실험에 의해 SOI 기판에 제조되었다.
실험에 의해 제조된 고전압 동작 전계 효과 트랜지스터는 Lg1 = 0.8 ㎛의 게이트 길이 및 W1 = 80 ㎛의 게이트 폭을 제각기 가진 5개의 분할 게이트를 가지며, 또한 게이트 절연막으로서 11 nm의 두께를 가진 SiO2 막을 가지고 있다. 각각의 저항(50-1, 50-2 및 50-3)은 길이/폭 = 80 ㎛/2.4 ㎛의 사이즈 비로 형성된다. SOI 기판은 100 nm 두께를 가진 실리콘 박막, 100 nm 두께를 가진 SiO2 박막 및 실리콘 기판에 의해 구성된다.
Vg가 분할 게이트(500-1(G1))에 공급되고, Vs1 = 1V가 분할 게이트(500-2(G2))에 공급되며, Vs1 = 1V가 노드(60-2)에 공급되고, Vd + Vs1 = Vd + 1V가 노드(60-5)에 공급될 시의 출력 특성은 도 14에서 흑색 원형 또는 흑색 삼각형을 가진 곡선으로 도시된다.
본 발명의 고전압 동작 전계 효과 트랜지스터의 출력 특성과의 비교를 위해, 4 ㎛의 게이트 길이 및 80 ㎛의 게이트 폭을 가진 동일한 기판상에 형성되는 종래의 표준 MOS 트랜지스터의 출력 특성은 이 도면에서 흑색 삼각형을 가진 곡선으로 도시된다. 4 ㎛의 게이트 길이가 종래의 표준 MOS 트랜지스터에 선택되는 이유는, 이 게이트 길이가 본 발명의 고전압 동작 전계 효과 트랜지스터의 5개의 분할 게이트의 전체 게이트 길이에 대응한다는 것이다. 비교 예로서 종래의 표준 MOS 트랜지스터의 채널 길이가 본 발명의 고전압 동작 전계 효과 트랜지스터의 5개의 분할 채널의 길이의 전체 값보다 더 길기 때문에, 종래의 타입의 이런 비교 예는 평균 전계의 관점에서 바람직하다
도 14는 실험적으로 제조된 n-채널의 고전압 동작 전계 효과 트랜지스터의 출력 특성을 도시한 것이다.
비교 예로서 종래의 MOS 트랜지스터의 경우에, 전류(Ids)는 2V보다 약간 작은 (Vds)에서 갑자기 증가하기 시작한다. 그러나, 본 발명의 고전압 동작 전계 효과 트랜지스터의 경우에는, 전류(Ids)의 갑작스러운 증가가 (Vds = 10 V)에서도 관측되지 않는다. 게다가, 본 발명의 고전압 동작 전계 효과 트랜지스터의 (Vgs = 0.6 V)에서의 전류값은 비교 예로서 MOS 트랜지스터의 약 7배 크다.
도 14는, MOS 트랜지스터의 내전압의 증진에 비해, 내전압이 채널 길이의 간단한 증가로 현저히 증진되고, 큰 전류 구동력이 유지됨을 나타낸다.
도 15는 실험적으로 제조된 p-채널의 고전압 동작 전계 효과 트랜지스터의 출력 특성을 도시한 것이다.
비교 예로서 종래의 MOS 트랜지스터의 경우에, 전류(Ids)는 (Vds = -3V)에서 갑자기 증가하기 시작한다. 그러나, 본 발명의 고전압 동작 전계 효과 트랜지스터의 경우에, 전류(Ids)의 증가가 (Vds = -7 V)에서 관측될지라도, Vgs = 0 V에서의 Vds의 내전압은 10 V 이상이다. 게다가, 본 발명의 고전압 동작 전계 효과 트랜지스터의 (Vgs = -0.6 V)에서의 전류값은 비교 예로서 종래의 MOS 트랜지스터의 약 9배 크다.
도 15는, MOS 트랜지스터의 내전압의 증진에 비해, 내전압이 채널 길이의 간단한 증가로 현저히 증진되고, 큰 전류 구동력이 유지됨을 나타낸다.
도 16은 본 발명의 예 2의 장치의 평면도이다. 도 16이 각각의 부분의 시각적 인식을 높이기 위해 단면도가 아니지만, 사선 등으로 표시된 패턴이 도 16에 도시된다.
예 2에서, 바이어스 회로의 제 6 실시예에 대응하는 바이어스 회로가 이용된다. 게이트(540) 및 드레인(340)이 상호 접속부(545)를 통해 서로 접속되는 MOS 트랜지스터(43)는 정류 소자로서 이용된다. MOS 트랜지스터(43)의 소스(240)는 상호 접속부(60-55)를 통해 저항(50-4)과 직렬로 접속된다. MOS 트랜지스터(43)의 드레인(340)은 상호 접속부(545)를 통해 본 발명의 고전압 동작 전계 효과 트랜지스터의 드레인에 접속된다. 다른 소자 및 접속부는 예 1과 동일하다.
제 1 정전위(Vs1)이 1 V일 시에, 노드(60-5)에서 드레인 전위(Vd)와 전위(V5) 간의 관계는 도 17에 도시된 특성을 나타낸다. Vd가 Vs1 이하로 되면, 노드(60-5)에서의 전위(V5)는 (Vs1 = 1 V) 보다 약간 높은 전위로 유지된다. 각각의 노드(60-2, 60-3, 60-4 및 60-5)에서의 전위는 정류 소자로서의 MOS 트랜지스터(43) 의 기능 때문에 노드(60-2)의 제 1 정전위(Vs1) 이하로 되지 않는다. 따라서, (V2, V3, V4 및 V5)의 각각은 전위(Vs1) 이하로 되지 않는다. 이런 이유로, Vd가 낮은 영역에서도, 본 발명의 고전압 동작 전계 효과 트랜지스터의 출력 전류는 유지된다.
도 18은 실험적으로 제조된 n-채널의 고전압 동작 전계 효과 트랜지스터의 출력 특성을 도시한 것이다. 본 발명의 p-채널의 고전압 동작 전계 효과 트랜지스터의 경우에, 적어도 10 V까지의 Vds에 대해, 전류(Ids)의 갑작스러운 증가는 관측되지 않는다. (Vg = 0 V)에서의 드레인 전류는 드레인에 대한 바이어스 회로의 직접 접속의 영향으로 약 150 nA만큼 증가한다. 이것이 소자의 성능 저하로 인한 누설 전류가 아니므로, 신뢰성에 관한 걱정을 할 필요가 없다. 게다가, "범프(bumps)"는 V-I 특성에서 Vds
Figure 112005009953195-pat00001
1 V의 근처에 나타난다. 그러나, 범프의 출현은, 분할 게이트 바이어스가 (Vd ＜
Figure 112005009953195-pat00002
1 V)의 범위 내에 고정되도록 제어된다는 사실에 기인하며, 내전압의 저하에 기인하지 않는다.
Vds가 1 V 이하인 저전압 영역에서, Vg = 0.6 V이면, 본 발명의 n-채널의 고전압 동작 전계 효과 트랜지스터의 전류 구동력은 비교 예로서 MOS 트랜지스터의 약 3 배 크다. Vds가 고전압으로 되면, 예 1에서와 동일한 배율이 획득된다.
도 19는 실험적으로 제조된 p-채널의 고전압 동작 전계 효과 트랜지스터의 출력 특성을 도시한 것이다. 본 발명의 p-채널의 고전압 동작 전계 효과 트랜지스터에서, ｜Vds｜가 8 V 이상일 시에, 전류(Ids)의 갑작스러운 증가가 관측될지라도, (Vgs = 0 V)에서의 Vds의 내전압의 절대값 10 V 이상이다. 바이어스 회로가 드 레인에 직접 접속되므로, 약 4 MΩ의 드레인 출력 저항은 병렬로 접속되는 것으로 나타난다. 그러나, 이것이 소자의 성능 저하로 인한 누설 전류가 아니므로, 신뢰성에 관한 걱정을 할 필요가 없다. 게다가, "작은 범프"는 V-I 특성에서 Vds
Figure 112005009953195-pat00003
-1 V의 근처에 나타난다. 그러나, 범프의 출현은, 분할 게이트 바이어스가 (｜Vd｜ ＜
Figure 112005009953195-pat00004
1 V)의 범위 내에 고정되도록 제어된다는 사실에 기인하며, 내전압의 저하에 기인하지 않는다. ｜Vds｜가 고전압으로 되면, 예 1에서와 동일한 배율이 획득된다.
｜Vds｜가 1 V 이하인 저전압 영역에서, Vgs = -0.6 V이면, 본 발명의 p-채널의 고전압 동작 전계 효과 트랜지스터의 전류 구동력은 비교 예로서 MOS 트랜지스터의 약 5 배 크다.
상술한 예 1 및 2가, SOI 기판 내에 형성되고, 내전압의 증가가 곤란한 것으로 간주된 각각의 전계 효과 트랜지스터의 다수의 예이지만, SON 도는 반도체 기판 내에 형성된 전계 효과 트랜지스터에서도 동일한 효과가 획득될 수 있다.
본 발명은 구조 또는 바이어스 전위가 보통의 기술적 범주 내에서 본 발명에 대한 상기 설명으로부터 변경되는 트랜지스터를 포함한다. 더욱이, 본 발명의 구조가 내장된 트랜지스터는 또한 본 발명의 범주 내에 포함된다. 게다가, 본 발명의 바이어스 회로에 탑재된 소자 이외에, 저항 또는 용량성 소자와 같은 소자가 보통의 기술적 범주 내에 있도록 부가되는 바이어스 회로는 또한 본 발명의 범주 내에 포함된다.

Claims (52)

  1. 고전압 동작 전계 효과 트랜지스터에 있어서,
    기판,
    상기 기판의 표면 내에서 서로 이격된 소스 영역 및 드레인 영역,
    상기 소스 영역과 상기 드레인 영역 간의 기판의 표면 내에 제공된 반도체 채널 형성 영역,
    상기 채널 형성 영역 위에 제공되어, 소스/드레인 방향에서 분할을 통해 획득된 다수의 분할 게이트 및,
    상기 채널 형성 영역과 상기 다수의 분할 게이트 사이에 제공된 다수의 게이트 절연막을 포함하는데,
    신호 전위는 다수의 분할 게이트의 소스 영역에 가장 근접한 분할 게이트에 공급되고, 바이어스 전위의 각각이 특정 전위 이상의 절대값을 가지고, 드레인 전위의 증가 또는 감소에 따라 변화하며, 절대값이 드레인 영역으로 보다 크게 되는 바이어스 전위는 제각기 소스 영역에 가장 근접한 분할 게이트보다 드레인 영역에 보다 근접한 분할 게이트에 공급되는 것을 특징으로 하는 고전압 동작 전계 효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 분할 게이트의 수는 3개 이상이고, 제 1 정전위는 소스 영역에 가장 근 접한 분할 게이트에 대해 드레인 영역측 상에 배치된 분할 게이트에 공급되고, 바이어스 전위의 각각이 드레인 전위의 증가 또는 감소에 따라 변화하며, 드레인 영역으로 보다 큰 절대값을 가진 바이어스 전위는 제각기 드레인 영역에 보다 근접한 분할 게이트에 공급되는 것을 특징으로 하는 고전압 동작 전계 효과 트랜지스터.
  3. 고전압 동작 전계 효과 트랜지스터에 있어서,
    기판,
    상기 기판의 표면 내에서 서로 이격된 소스 영역 및 드레인 영역,
    상기 소스 영역과 상기 드레인 영역 간의 기판의 표면 내에 제공된 반도체 채널 형성 영역,
    상기 채널 형성 영역 위에 제공되어, 소스/드레인 방향에서 분할을 통해 획득된 다수의 분할 게이트 및,
    상기 채널 형성 영역과 상기 다수의 분할 게이트 사이에 제공된 다수의 게이트 절연막을 포함하는데,
    신호 전위와 신호 전류 중 적어도 하나는 소스 영역에 공급되고, 제 1 정전위는 다수의 분할 게이트의 소스 영역에 가장 근접한 분할 게이트에 공급되며, 바이어스 전위의 각각이 상기 제 1 정전위 이상의 절대값을 가지고, 드레인 전위의 증가 또는 감소에 따라 변화하며, 절대값이 드레인 영역으로 보다 크게 되는 바이어스 전위는 제각기 소스 영역에 가장 근접한 분할 게이트보다 드레인 영역에 보다 근접한 분할 게이트에 공급되는 것을 특징으로 하는 고전압 동작 전계 효과 트랜지스터.
  4. 고전압 동작 전계 효과 트랜지스터에 있어서,
    기판,
    상기 기판의 표면 내에서 서로 이격된 소스 영역 및 드레인 영역,
    상기 소스 영역과 상기 드레인 영역 간의 기판의 표면 내에 제공된 반도체 채널 형성 영역,
    상기 채널 형성 영역 위에 제공된 게이트 및,
    상기 채널 형성 영역과 상기 게이트 사이에 제공된 게이트 절연막을 포함하는데,
    신호 전위와 신호 전류 중 적어도 하나는 소스 영역에 공급되고, 제 1 정전위 이상의 절대값을 가지고, 드레인 전위의 증가 또는 감소에 따라 변화하는 바이어스 전위는 상기 게이트에 공급되는 것을 특징으로 하는 고전압 동작 전계 효과 트랜지스터.
  5. 제 1 항에 있어서,
    채널 반송파와 동일한 도전성 타입을 가진 각각의 중간 영역은 제각기 다수의 분할 게이트 간의 채널 형성 영역부 내에 제공되는 것을 특징으로 하는 고전압 동작 전계 효과 트랜지스터.
  6. 제 2 항에 있어서,
    채널 반송파와 동일한 도전성 타입을 가진 각각의 중간 영역은 제각기 다수의 분할 게이트 간의 채널 형성 영역부 내에 제공되는 것을 특징으로 하는 고전압 동작 전계 효과 트랜지스터.
  7. 제 3 항에 있어서,
    채널 반송파와 동일한 도전성 타입을 가진 각각의 중간 영역은 제각기 다수의 분할 게이트 간의 채널 형성 영역부 내에 제공되는 것을 특징으로 하는 고전압 동작 전계 효과 트랜지스터.
  8. 제 1 항 또는 제 5 항에 있어서,
    용량성 소자는 드레인 영역과, 소스 영역에 가장 근접한 분할 게이트 이외의 분할 게이트 중 적어도 하나 사이에 접속되는 것을 특징으로 하는 고전압 동작 전계 효과 트랜지스터.
  9. 제 2 항, 제 3 항, 제 6 항 또는 제 7 항 중 어느 한 항에 있어서,
    용량성 소자는 드레인 영역과, 소스 영역에 가장 근접한 분할 게이트 이외의 분할 게이트 중 적어도 하나 사이에 접속되는 것을 특징으로 하는 고전압 동작 전계 효과 트랜지스터.
  10. 제 1 항 또는 제 5 항에 있어서,
    용량성 소자는 소스 영역에 가장 근접한 분할 게이트 이외의 분할 게이트 중 적어도 한 쌍 사이에 접속되는 것을 특징으로 하는 고전압 동작 전계 효과 트랜지스터.
  11. 제 2 항, 제 3 항, 제 6 항 또는 제 7 항 중 어느 한 항에 있어서,
    용량성 소자는 소스 영역에 가장 근접한 분할 게이트 이외의 분할 게이트 중 적어도 한 쌍 사이에 접속되는 것을 특징으로 하는 고전압 동작 전계 효과 트랜지스터.
  12. 제 1 항 또는 제 5 항에 있어서,
    정류 소자의 한 단부는 소스 영역에 가장 근접한 분할 게이트 이외의 분할 게이트 중 적어도 하나에 접속되고, 제 2 정전위는 상기 정류 소자의 다른 단부에 공급되는 것을 특징으로 하는 고전압 동작 전계 효과 트랜지스터.
  13. 제 2 항, 제 3 항, 제 6 항 또는 제 7 항 중 어느 한 항에 있어서,
    정류 소자의 한 단부는 소스 영역에 가장 근접한 분할 게이트 이외의 분할 게이트 중 적어도 하나에 접속되고, 제 2 정전위는 상기 정류 소자의 다른 단부에 공급되는 것을 특징으로 하는 고전압 동작 전계 효과 트랜지스터.
  14. 제 4 항에 있어서,
    용량성 소자는 상기 드레인 영역과 상기 게이트 사이에 접속되는 것을 특징으로 하는 고전압 동작 전계 효과 트랜지스터.
  15. 제 14 항에 있어서,
    정류 소자의 한 단부는 상기 게이트에 접속되고, 제 2 정전위는 상기 정류 소자의 다른 단부에 공급되는 것을 특징으로 하는 고전압 동작 전계 효과 트랜지스터.
  16. 제 1 항 내지 제 7 항, 제 14 항 또는 제 15 항 중 어느 한 항에 있어서,
    상기 기판은 반도체 기판인 것을 특징으로 하는 고전압 동작 전계 효과 트랜지스터.
  17. 제 1 항 내지 제 7 항, 제 14 항 또는 제 15 항 중 어느 한 항에 있어서,
    상기 기판은 지지 기판으로부터 절연된 반도체 박막이 상기 지지 기판의 표면 상에 제공되는 기판인 것을 특징으로 하는 고전압 동작 전계 효과 트랜지스터.
  18. 적어도 2개의 입력 및 하나의 출력을 가진 가산기를 포함하는데,
    드레인 전위의 증가 또는 감소에 따라 변화하는 전위는 2개의 입력 중 하나에 공급되고, 특정 전위는 상기 2개의 입력 중 다른 하나에 공급되며, 상기 가산기의 출력의 전위는 바이어스 전위로서 드레인 영역에 가장 근접한 분할 게이트에 공급되는 것을 특징으로 하는 제 1 항 또는 제 5 항에 기재된 고전압 동작 전계 효과 트랜지스터용 바이어스 회로.
  19. 적어도 2개의 입력 및 하나의 출력을 가진 가산기를 포함하는데,
    드레인 전위의 증가 또는 감소에 따라 변화하는 전위는 2개의 입력 중 하나에 공급되고, 제 1 정전위는 상기 2개의 입력 중 다른 하나에 공급되며, 상기 가산기의 출력의 전위는 바이어스 전위로서 드레인 영역에 가장 근접한 분할 게이트에 공급되는 것을 특징으로 하는 제 2 항, 제 3 항, 제 6 항 또는 제 7 항 중 어느 한 항에 기재된 고전압 동작 전계 효과 트랜지스터용 바이어스 회로.
  20. 적어도 2개의 입력 및 하나의 출력을 가진 가산기를 포함하는데,
    드레인 전위의 증가 또는 감소에 따라 변화하는 전위는 2개의 입력 중 하나에 공급되고, 제 1 정전위는 상기 2개의 입력 중 다른 하나에 공급되며, 상기 가산기의 출력의 전위는 바이어스 전위로서 게이트에 공급되는 것을 특징으로 하는 제 4 항, 제 14 항 또는 제 15 항 중 어느 한 항에 기재된 고전압 동작 전계 효과 트랜지스터용 바이어스 회로.
  21. 적어도 2개의 입력 및 하나의 출력을 가진 가산기 및,
    다수의 직렬 접속된 저항의 제 1 그룹을 포함하는데,
    상기 다수의 직렬 접속된 저항의 제 1 그룹의 직렬 접속 단부의 한 단부는 상기 가산기의 출력에 접속되고, 특정 전위는 상기 제 1 그룹의 직렬 접속 단부의 다른 단부에 공급되며, 드레인 전위의 증가 또는 감소에 따라 변화하는 전위는 상기 2개의 입력 중 하나에 공급되고, 신호 전위는 상기 2개의 입력 중 다른 하나에 공급되며, 바이어스 전위는, 제각기, 상기 직렬 접속 단부의 한 단부와 상기 다수의 직렬 접속된 저항의 제 1 그룹의 직렬 노드 중에서 선택된 장소로부터 분할 게이트에 공급되는 것을 특징으로 하는 제 1 항 또는 제 5 항에 기재된 고전압 동작 전계 효과 트랜지스터용 바이어스 회로.
  22. 2개의 입력과 1개의 출력을 적어도 갖는 가산 회로와,
    제 1 그룹 직렬 접속 복수 저항 소자로 적어도 이루어지고,
    상기 제1 그룹 직렬 접속 복수 저항 소자의 직렬 접속 단부의 한 단부는 상기 가산 회로의 출력에 접속되고, 다른 단부에는 제 1 정전위가 공급되며,
    상기 2개의 입력 중 한쪽은 드레인 전위에 따라 변화되는 전위를 공급하고, 상기 2개의 입력 중 다른 쪽은 제 1 정전위를 공급하며,
    상기 직렬 접속 종단부의 한 단부 및 상기 제 1 그룹 직렬 접속 복수 저항 소자의 각 직렬 노드 중 선택된 장소로부터 상기 분할 게이트에 바이어스 전위를 공급하는 것을 특징으로 하는 제 2 항, 제 3 항, 제 6 항 또는 제 7 항 중 어느 한 항에 기재된 고전압 동작 전계 효과 트랜지스터용 바이어스 회로.
  23. 2개의 직렬 접속된 저항을 포함하는데,
    고전압 전원의 전위는 2개의 직렬 접속된 저항의 직렬 접속 단부의 한 단부에 공급되고, 상기 직렬 접속 단부의 다른 단부는 드레인 영역에 접속되며, 바이어스 전위는 상기 2개의 직렬 접속된 저항 간의 노드로부터 상기 드레인 영역에 가장 근접한 분할 게이트에 공급되는 것을 특징으로 하는 제 1 항 내지 제 3 항 또는 제 5 항 내지 제 7 항 중 어느 한 항에 기재된 고전압 동작 전계 효과 트랜지스터용 바이어스 회로.
  24. 2개의 직렬 접속된 저항을 포함하는데,
    고전압 전원의 전위는 2개의 직렬 접속된 저항의 직렬 접속 단부의 한 단부에 공급되고, 상기 직렬 접속 단부의 다른 단부는 드레인 영역에 접속되며, 바이어스 전위는 상기 2개의 직렬 접속된 저항 간의 노드로부터 상기 게이트에 공급되는 것을 특징으로 하는 제 4 항, 제 14 항 또는 제 15 항 중 어느 한 항에 기재된 고전압 동작 전계 효과 트랜지스터용 바이어스 회로.
  25. 2개의 직렬 접속된 저항을 포함하는데,
    고전압 전원의 전위는 2개의 직렬 접속된 저항의 직렬 접속 단부의 한 단부에 공급되고, 상기 직렬 접속 단부의 다른 단부는 드레인 영역에 접속되며, 바이어스 전위는 상기 2개의 직렬 접속된 저항 간의 노드로부터 상기 드레인 영역에 가장 근접한 분할 게이트에 공급되고,
    다수의 직렬 접속된 저항의 제 1 그룹의 한 단부는 2개의 직렬 접속된 저항 간의 노드에 접속되고, 특정 전위는 상기 다수의 직렬 접속된 저항의 제 1 그룹의 다른 단부에 공급되며, 바이어스 전위는, 제각기, 분할 게이트에 공급되는 상기 다수의 직렬 접속된 저항의 제 1 그룹의 직렬 노드 및 직렬 접속 단부에서 선택된 장소로부터 획득되는 것을 특징으로 하는 제 1 항 또는 제 5 항에 기재된 고전압 동작 전계 효과 트랜지스터용 바이어스 회로.
  26. 2개의 직렬 접속된 저항을 포함하는데,
    고전압 전원의 전위는 2개의 직렬 접속된 저항의 직렬 접속 단부의 한 단부에 공급되고, 상기 직렬 접속 단부의 다른 단부는 드레인 영역에 접속되며, 바이어스 전위는 상기 2개의 직렬 접속된 저항 간의 노드로부터 상기 드레인 영역에 가장 근접한 분할 게이트에 공급되고,
    다수의 직렬 접속된 저항의 제 1 그룹의 한 단부는 2개의 직렬 접속된 저항 간의 노드에 접속되고, 제 1 정전위는 상기 다수의 직렬 접속된 저항의 제 1 그룹의 다른 단부에 공급되며, 바이어스 전위는, 제각기, 분할 게이트에 공급되는 상기 다수의 직렬 접속된 저항의 제 1 그룹의 직렬 노드 및 직렬 접속 단부에서 선택된 장소로부터 획득되는 것을 특징으로 하는 제 2 항, 제 3 항, 제 6 항 또는 제 7 항 중 어느 한 항에 기재된 고전압 동작 전계 효과 트랜지스터용의 바이어스 회로.
  27. 직렬로 접속된 정류 소자 및 저항을 포함하는데,
    상기 정류 소자의 측면 상의 직렬 접속 단부는 드레인에 접속되고, 특정 전위는 상기 저항의 측면 상의 직렬 접속 단부에 공급되며, 바이어스 전위는 상기 정류 소자와 상기 저항 간의 노드로부터 드레인 영역에 가장 근접한 분할 게이트에 공급되는 것을 특징으로 하는 제 1 항 또는 제 5 항에 기재된 고전압 동작 전계 효과 트랜지스터용 바이어스 회로.
  28. 직렬로 접속된 정류 소자 및 저항을 포함하는데,
    상기 정류 소자의 측면 상의 직렬 접속 단부는 드레인에 접속되고, 제 1 정전위는 상기 저항의 측면 상의 직렬 접속 단부에 공급되며, 바이어스 전위는 상기 정류 소자와 상기 저항 간의 노드로부터 상기 드레인 영역에 가장 근접한 분할 게이트에 공급되는 것을 특징으로 하는 제 2 항, 제 3 항, 제 6 항 또는 제 7 항 중 어느 한 항에 기재된 고전압 동작 전계 효과 트랜지스터용 바이어스 회로.
  29. 직렬로 접속된 정류 소자 및 저항을 포함하는데,
    상기 정류 소자의 측면 상의 직렬 접속 단부는 드레인에 접속되고, 제 1 정전위는 상기 저항의 측면 상의 직렬 접속 단부에 공급되며, 바이어스 전위는 상기 정류 소자와 상기 저항 간의 노드로부터 상기 드레인 영역에 가장 근접한 분할 게이트에 공급되는 것을 특징으로 하는 제 4 항, 제 14 항 또는 제 15 항 중 어느 한 항에 기재된 고전압 동작 전계 효과 트랜지스터용 바이어스 회로.
  30. 정류 소자 및,
    다수의 직렬 접속된 저항의 제 2 그룹을 포함하는데,
    상기 정류 소자의 한 단부는 상기 다수의 직렬 접속된 저항의 제 2 그룹의 한 단부에 접속되고, 상기 정류 소자의 다른 단부는 드레인에 접속되며, 특정 전위는 상기 다수의 직렬 접속된 저항의 제 2 그룹의 다른 단부에 공급되고, 전위는, 제각기, 상기 다수의 직렬 접속된 저항의 제 2 그룹의 직렬 접속 단부 및, 상기 다수의 직렬 접속된 저항의 제 2 그룹의 직렬 노드에서 선택된 장소로부터 분할 게이트에 공급되는 것을 특징으로 하는 제 1 항 또는 제 5 항에 기재된 고전압 동작 전계 효과 트랜지스터용 바이어스 회로.
  31. 정류 소자 및,
    다수의 직렬 접속된 저항의 제 2 그룹을 포함하는데,
    상기 정류 소자의 한 단부는 상기 다수의 직렬 접속된 저항의 제 2 그룹의 한 단부에 접속되고, 상기 정류 소자의 다른 단부는 드레인에 접속되며, 제 1 정전위는 상기 다수의 직렬 접속된 저항의 제 2 그룹의 다른 단부에 공급되고, 전위는, 제각기, 상기 다수의 직렬 접속된 저항의 제 2 그룹의 직렬 접속 단부 및, 상기 다수의 직렬 접속된 저항의 제 2 그룹의 직렬 노드에서 선택된 장소로부터 분할 게이트에 공급되는 것을 특징으로 하는 제 2 항, 제 3 항, 제 6 항 또는 제 7 항 중 어느 한 항에 기재된 고전압 동작 전계 효과 트랜지스터용 바이어스 회로.
  32. 고전압 동작 회로 소자에 있어서,
    제 1 절연 게이트 전계 효과 트랜지스터,
    상기 제 1 절연 게이트 전계 효과 트랜지스터에 상보적인 제 2 전계 효과 트랜지스터,
    한 단부가 상기 제 1 절연 게이트 전계 효과 트랜지스터의 드레인 영역에 접속된 제 1 저항 및,
    한 단부가 상기 제 1 절연 게이트 전계 효과 트랜지스터의 소스 영역에 접속된 제 2 저항을 포함하는데,
    제 1 전위는 상기 제 1 저항의 다른 단부에 공급되고, 제 2 전위는 상기 제 2 저항의 다른 단부에 공급되며, 상기 제 2 전계 효과 트랜지스터는 제 5 항에서 청구된 고전압 동작 전계 효과 트랜지스터이고, 적어도 2개의 분할 게이트를 포함하며, 상기 제 2 전계 효과 트랜지스터의 소스는 상기 제 1 절연 게이트 전계 효과 트랜지스터의 드레인에 접속되고, 상기 제 2 전계 효과 트랜지스터의 소스 영역에 가장 근접한 분할 게이트는 상기 제 1 절연 게이트 전계 효과 트랜지스터의 소스에 접속되며, 상기 제 2 전위는 상기 제 2 전계 효과 트랜지스터의 드레인 영역에 가장 근접한 분할 게이트에 공급되고, 상기 제 1 절연 게이트 전계 효과 트랜지스터의 게이트는 입력으로서 설정되며, 상기 제 1 절연 게이트 전계 효과 트랜지스터의 소스 및 드레인으로부터 선택된 한 장소로부터 출력이 취득되는 것을 특징으로 하는 고전압 동작 회로 소자.
  33. 고전압 동작 회로 소자에 있어서,
    제 1 절연 게이트 전계 효과 트랜지스터,
    상기 제 1 절연 게이트 전계 효과 트랜지스터에 상보적인 제 2 전계 효과 트랜지스터,
    한 단부가 상기 제 1 절연 게이트 전계 효과 트랜지스터의 드레인에 접속된 제 1 저항 및,
    직렬 접속 단부의 한 단부가 상기 제 1 절연 게이트 전계 효과 트랜지스터의 소스에 접속된 다수의 직렬 접속된 저항의 제 2 그룹을 포함하는데,
    상기 제 2 전계 효과 트랜지스터는 제 5 항에서 청구된 고전압 동작 전계 효과 트랜지스터이고, 적어도 3개의 분할 게이트를 포함하며, 상기 제 2 전계 효과 트랜지스터의 소스는 상기 제 1 절연 게이트 전계 효과 트랜지스터의 드레인에 접속되고, 분할 게이트는, 제각기, 다수의 직렬 접속된 저항의 제 2 그룹의 직렬 접속 단부의 한 단부 및 노드에서 선택된 장소에 접속되며, 상기 제 1 저항의 다른 단부는 제 1 전위에 접속되고, 제 2 전위는 상기 다수의 직렬 접속된 저항의 제 2 그룹의 직렬 접속 단부의 다른 단부에 공급되며, 상기 제 1 절연 게이트 전계 효과 트랜지스터의 게이트는 입력으로서 설정되고, 상기 제 1 절연 게이트 전계 효과 트랜지스터의 소스 및 드레인과 상기 다수의 직렬 접속된 저항의 제 2 그룹의 노드로부터 선택된 한 장소로부터 출력이 취득되는 것을 특징으로 하는 고전압 동작 회로 소자.
  34. 제 32 항에 있어서,
    용량성 소자는 상기 입력과, 상기 제 1 절연 게이트 전계 효과 트랜지스터의 소스 영역 및 출력 중 하나 사이에 접속되는 것을 특징으로 하는 고전압 동작 회로 소자.
  35. 제 33 항에 있어서,
    용량성 소자는 상기 입력과, 상기 제 1 절연 게이트 전계 효과 트랜지스터의 소스 영역 및 출력 중 하나 사이에 접속되는 것을 특징으로 하는 고전압 동작 회로 소자.
  36. 제 32 항 내지 제 35 항 중 어느 한 항에 있어서,
    상기 제 1 저항 및 제 2 저항 중 적어도 하나는 다수의 직렬 접속된 저항에 의해 구성되고, 상기 다수의 직렬 접속된 저항 간의 노드는 출력으로서 설정되는 것을 특징으로 하는 고전압 동작 회로 소자.
  37. 제 32 항 내지 제 35 항 중 어느 한 항에 있어서,
    상기 제 1 저항은 다수의 직렬 접속된 저항에 의해 구성되고, 상기 제 2 전계 효과 트랜지스터의 소스는 상기 다수의 직렬 접속된 저항 간의 노드에 접속되는 것을 특징으로 하는 고전압 동작 회로 소자.
  38. 제 32 항 내지 제 35 항 중 어느 한 항에 있어서,
    상기 제 2 저항은 다수의 직렬 접속된 저항에 의해 구성되고, 상기 제 2 전계 효과 트랜지스터의 드레인은 상기 다수의 직렬 접속된 저항 간의 노드에 접속되는 것을 특징으로 하는 고전압 동작 회로 소자.
  39. 제 32 항 내지 제 35 항 중 어느 한 항에 있어서,
    상기 제 2 전계 효과 트랜지스터의 드레인은 제 2 전위에 접속되는 것을 특징으로 하는 고전압 동작 회로 소자.
  40. 제 32 항 내지 제 35 항 중 어느 한 항에 있어서,
    상기 제 2 전계 효과 트랜지스터의 드레인은 제 3 저항을 통해 제 2 전위에 접속되는 것을 특징으로 하는 고전압 동작 회로 소자.
  41. 제 32 항 내지 제 35 항 중 어느 한 항에 있어서,
    상기 제 2 전계 효과 트랜지스터의 드레인은 제 3 전위에 접속되는 것을 특징으로 하는 고전압 동작 회로 소자.
  42. 제 32 항 내지 제 35 항 중 어느 한 항에 있어서,
    상기 제 2 전계 효과 트랜지스터의 드레인은 제 3 저항을 통해 제 3 전위에 접속되는 것을 특징으로 하는 고전압 동작 회로 소자.
  43. 제 32 항 내지 제 35 항 중 어느 한 항에 있어서,
    상기 제 1 저항 및 상기 제 2 저항 중 하나는 정전류 소자로 한 것을 특징으로 하는 고전압 동작 회로 소자.
  44. 제 32 항 또는 제 33 항에 있어서,
    상기 제 1 절연 게이트 전계 효과 트랜지스터는 공핍형인 것을 특징으로 하는 고전압 동작 회로 소자.
  45. 제 32 항 내지 제 35 항 중 어느 한 항에서 청구된 고전압 동작 회로 소자를 내장한 바이어스 회로에 있어서,
    상기 제 1 전위는 고전압 전원 전위로 하고, 상기 제 2 전위는 접지 전위로 하며, 상기 접지 전위는 제 3 저항을 통해 제 2 전계 효과 트랜지스터의 드레인에 공급되며, 제 1 절연 게이트 전계 효과 트랜지스터의 게이트는 제 1 항 내지 제 3 항 또는 제 5 항 내지 제 7 항 중 어느 한 항에서 청구된 고전압 동작 전계 효과 트랜지스터의 드레인에 접속되고, 바이어스 전위는, 상기 제 1 절연 게이트 전계 효과 트랜지스터의 드레인과 상기 제 1 저항 간의 노드로부터 제 1 항 내지 제 3 항 또는 제 5 항 내지 제 7 항 중 어느 한 항에서 청구된 고전압 동작 전계 효과 트랜지스터의 드레인 영역에 가장 근접한 분할 게이트에 공급되는 것을 특징으로 하는 고전압 동작 회로 소자를 내장한 바이어스 회로.
  46. 제 32 항 내지 제 35 항 중 어느 한 항에서 청구된 고전압 동작 회로 소자를 내장한 바이어스 회로에 있어서,
    상기 제 1 전위는 고전압 전원 전위로 하고, 상기 제 2 전위는 접지 전위로 하며, 상기 접지 전위는 제 3 저항을 통해 제 2 전계 효과 트랜지스터의 드레인에 공급되며, 상기 제 1 절연 게이트 전계 효과 트랜지스터의 게이트는 제 4 항, 제 14 항 또는 제 15 항 중 어느 한 항에서 청구된 고전압 동작 전계 효과 트랜지스터의 드레인에 접속되고, 바이어스 전위는, 상기 제 1 절연 게이트 전계 효과 트랜지스터의 드레인과 상기 제 1 저항 간의 노드로부터 제 4 항, 제 14 항 또는 제 15 항 중 어느 한 항에서 청구된 고전압 동작 전계 효과 트랜지스터의 게이트에 공급되는 것을 특징으로 하는 고전압 동작 회로 소자를 내장한 바이어스 회로.
  47. 제 45 항에서 청구된 고전압 동작 전계 효과 트랜지스터용의 제 45 항에 따른 바이어스 회로에 있어서,
    다수의 직렬 접속된 저항의 제 1 그룹의 한 단부는 상기 제 1 절연 게이트 전계 효과 트랜지스터의 드레인과 상기 제 1 저항 간의 노드에 접속되고, 특정 전위는 상기 다수의 직렬 접속된 저항의 제 1 그룹의 다른 단부에 공급되며, 전위는, 제각기, 상기 다수의 직렬 접속된 저항의 제 1 그룹의 단부 및 노드에서 선택된 장소로부터 상기 고전압 동작 전계 효과 트랜지스터의 분할 게이트에 공급되는 것을 특징으로 하는 바이어스 회로.
  48. 제 36 항에 있어서,
    제 1 전위는 고전압 전원 전위로 하고, 특정 전위는, 제 2 전위 대신에, 다수의 직렬 접속된 저항의 제 2 그룹의 다른 단부에 공급되며, 전위는, 제각기, 상기 다수의 직렬 접속된 저항의 제 2 그룹의 단부 및 노드에서 선택된 장소로부터 분할 게이트에 공급되는 것을 특징으로 하는 고전압 동작 회로 소자를 내장한 바이어스 회로.
  49. 제 37 항에 있어서,
    제 1 전위는 고전압 전원 전위로 하고, 특정 전위는, 제 2 전위 대신에, 다수의 직렬 접속된 저항의 제 2 그룹의 다른 단부에 공급되며, 전위는, 제각기, 상기 다수의 직렬 접속된 저항의 제 2 그룹의 단부 및 노드에서 선택된 장소로부터 분할 게이트에 공급되는 것을 특징으로 하는 고전압 동작 회로 소자를 내장한 바이어스 회로.
  50. 제 38 항에 있어서,
    제 1 전위는 고전압 전원 전위로 하고, 특정 전위는, 제 2 전위 대신에, 다수의 직렬 접속된 저항의 제 2 그룹의 다른 단부에 공급되며, 전위는, 제각기, 상기 다수의 직렬 접속된 저항의 제 2 그룹의 단부 및 노드에서 선택된 장소로부터 분할 게이트에 공급되는 것을 특징으로 하는 고전압 동작 회로 소자를 내장한 바이어스 회로.
  51. 제 1 항 내지 제 3 항 또는 제 5 항 내지 제 7 항 중 어느 한 항에서 청구된 고전압 동작 전계 효과 트랜지스터용의 제 33 항에서 청구된 고전압 동작 회로 소자를 내장한 바이어스 회로에 있어서,
    제 1 전위는 고전압 전원 전위로 하고, 제 1 정전위는, 제 2 전위 대신에, 상기 제 2 저항의 다른 단부에 공급되어, 전위를 상기 드레인 영역에 가장 근접한 분할 게이트에 공급하는 것을 특징으로 하는 고전압 동작 회로 소자를 내장한 바이어스 회로.
  52. 제 4 항, 제 14 항 또는 제 15 항 중 어느 한 항에서 청구된 고전압 동작 전계 효과 트랜지스터용의 제 33 항 또는 제 35 항에서 청구된 고전압 동작 회로 소자를 내장한 바이어스 회로에 있어서,
    상기 제 1 전위는 고전압 전원 전위로 하고, 제 1 정전위는, 제 2 전위 대신에, 상기 제 2 저항의 다른 단부에 공급되어 전위를 게이트에 공급하는 것을 특징으로 하는 고전압 동작 회로 소자를 내장한 바이어스 회로.
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