JPH11145469A

JPH11145469A - 正負可変論理素子、およびそれを具備した正負可変論理素子マスタースライス半導体集積回路装置

Info

Publication number: JPH11145469A
Application number: JP9312111A
Authority: JP
Inventors: Masami Hashimoto; 正美橋本
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1997-11-13
Filing date: 1997-11-13
Publication date: 1999-05-28

Abstract

(57)【要約】【課題】ＭＯＳＦＥＴ、バイポーラなど通常用いられる
素子は負論理のデバイスであるため、設計者や設計ツー
ルに負担をかけたり、余計な素子、回路を必要とするな
ど無駄が多く、コストも高くなるという課題があった。【解決手段】信号の入力する第１ゲート電極とチャネル
上に位置する浮きゲートの第２ゲート電極と、チャネル
上以外に位置する浮きゲートの第３ゲート電極を有し、
第１ゲートの信号に対し、第２ゲート電極には異極性の
電荷、第３ゲート電極には同極性の電荷を誘起させるこ
とにより、チャネル表面には第１ゲートと同極性の電荷
を誘起させる。【効果】素子数の少ない回路が構成でき、低コスト、低
電力、短納期のマスタースライス半導体集積回路装置が
提供できる効果がある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路装置
において同一機能をより少ない素子数で実現し、かつ回
路設計と配線設計の自由度を高くするための正負可変論
理素子の構成と、該正負可変論理素子を用いたマスター
スライス半導体集積回路装置の構成に関する。

【０００２】

【従来の技術】従来の半導体集積回路装置における基本
的な素子は負論理の素子であった。例えば図１７は絶縁
ゲート電界効果型トランジスタ（以下、ＭＯＳＦＥＴと
略す）の構成であり、ゲート電極１７１に正電位を加え
ると拡散からなり、ソース電極もしくはドレイン電極と
なる電極１７２と電極１７３の間のチャネルには負電荷
が誘起される。また逆にゲート電極１７１に負電位を与
えると、チャネルには正電荷が誘起されるという関係に
あるので素子としては負論理の機能を果していた。ま
た、図１８はＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴを組
み合わせたインバータ回路（反転回路）であり、最も基
本的に構成された回路であるが正電位の入力信号に対し
負電位の出力信号が得られる負論理の構成となってい
た。なお、以上はＭＯＳＦＥＴを用いた例を示したが、
バイポーラ素子を用いても同様に基本的に負論理の構成
となっている。

【０００３】

【発明が解決しようとする課題】さて、前述した従来の
負論理の素子では設計の考え方が煩雑になるという問題
点があった。

【０００４】また、設計を支援するツールの負荷が重く
なり、スピードが低下したり、高価になるという問題点
があった。

【０００５】また、もとの論理に戻すにはインバータ回
路を余分に必要になるなど特定の機能を実現するにあた
っては回路の素子数が増大するという問題点があった。

【０００６】そこで本発明はこのような問題点を解決す
るもので、その目的とするところは正論理でも負論理で
も配線工程における選択でどちらの機能でも果たすこと
の出来る素子を実現することにより、設計の自由度が高
く、設計の容易な、かつ短期間で、ミスの少ない手法を
提供することを目的とする。

【０００７】また、なによりも正負可変論理の素子によ
ってマスタースライス半導体集積回路装置の適用する範
囲を広げ、かつ、素子数を低減し、製造コストを削減す
ることを目的とする。

【０００８】

【課題を解決するための手段】本発明の正負可変論理素
子は、拡散層からなり、ソース電極もしくはドレイン電
極となる第１電極と第２電極と、その間のチャネルの上
方に位置し、入力信号の加わる第１ゲート電極と、前記
チャネル上に位置し、直接には信号に接続されていない
浮きゲートの第２ゲート電極と、前記チャネル上以外に
位置する浮きゲートの第３ゲート電極からなり、かつ、
配線層の工程により前記第２ゲート電極と第３ゲート電
極を接続するか、接続しないかを選択できる構造とした
ことを特徴とする。

【０００９】また、本発明の正負可変論理素子マスター
スライス半導体集積回路装置は、前記正負可変論理素子
をマスタースライス半導体集積回路装置に具備したこと
を特徴とする。

【００１０】

【作用】本発明の上記の構成によれば、第２ゲート電極
と第３ゲート電極が接続されている場合には、第１ゲー
ト電極に電位が加わわるとき、チャネル上にあって浮き
ゲートの第２ゲート電極にはその反対の電荷が誘起さ
れ、第３ゲート電極にはそれと同量でかつ第１ゲートと
同じ極性の電荷が誘起される。そのためチャネルには第
１ゲート電極と同じ極性の電荷が誘起される。したがっ
てトランジスタとしては正論理となる。

【００１１】また、第２ゲート電極と第３ゲート電極が
接続されていない場合には第１ゲート電極に電位が加わ
わるとき、第２電極の上面にその反対の電荷、下面に同
極性の電荷が誘起される。そのためチャネルには第１ゲ
ート電極と反対の極性の電荷が誘起されるので、この場
合にはトランジスタとしては負論理となる。なお、この
とき第３ゲート電極は０電荷で中性のままである。

【００１２】つまり、第２ゲート電極と第３ゲート電極
を接続し、極性の反対の電荷を退避させる所を用意すれ
ば正論理の素子となり、切り離して第２ゲート電極内だ
けに正電荷と負電荷を分離させるにとどめれば負論理の
素子となる。

【００１３】

【発明の実施の形態】以下、実施例により本発明の詳細
を示す。図１は本発明の正負可変論理素子の実施例を示
す素子の平面図であり、図２は断面図である。なお、図
２の断面図は図１の平面図におけるＡからＡ'をみた方
向で、かつＢ-Ｂ'の切断面と、Ｃ-Ｃ'の切断面とを判り
易さの観点からあえて合成した図である。

【００１４】図１、図２において１は第１のゲート電極
で入力信号と接続されている。２、３はＰ型拡散層から
なり、ソース電極、もしくはドレイン電極となる。ま
た、ソース電極側には直接、もしくは他の素子を経由し
て正極性の電源に接続されている。４は直接には信号と
は接続されていない、いわゆる浮きゲートの第２ゲート
電極であり、拡散層２、３の間のチャネル６の上に形成
されている。５は浮きゲートの第３ゲート電極であり、
チャネル６の上には乗っていないし、第１ゲート電極の
下にもない。また、図２において７、８は二酸化シリコ
ンを主成分とする絶縁層である。また、チャネル６は薄
い濃度のＮ型拡散層でできている。なお、図１の平面図
の１の第１ゲート電極を横切る破線は、その下にあって
上面からは見えない第２ゲート電極の端の位置を示して
いる。

【００１５】図３は第２ゲート電極４と第３ゲート電極
５をアルミ配線１０によって接続した様子を示してい
る。なお、図３において９は二酸化シリコンを主成分と
する絶縁層である。

【００１６】さて、まず図３のように第２ゲート電極４
と第３ゲート電極５を接続した場合を考える。図３にお
いて、第１ゲート電極１に正電位をかけると、第２ゲー
ト電極４には第１ゲート電極１の直下にあるため負電荷
が誘起される。第２ゲート電極４と第３ゲート電極は接
続されていて、もともとの電荷は全体としては０である
ので、第２ゲート電極４に誘起された負電荷と同量の正
電荷が第３ゲート電極５に誘起される。この結果、第２
ゲート電極４は下方部分を含め負電位に帯電することに
なる。したがってチャネル６には正電荷が誘起され、ソ
ース電極、もしくはドレイン電極となる２、３は互いに
オン（導通）する。なお、この様子を示したのが図５で
ある。この結果、正電位の入力信号に対し、正電位の出
力が得られる。

【００１７】また、第１ゲート電極１に負電位をかける
と図５における電荷の＋、−がすべて逆になり、ソース
電極、もしくはドレイン電極となる２、３は互いにオフ
（非導通）となる。この様子を図６に示す。したがっ
て、図３の素子は正論理の素子となっていることが解
る。

【００１８】次に、第２ゲート電極４と第３ゲート電極
５が非接続である図２の場合を考える。図２において、
第１ゲート電極１に正電位をかけると、第２ゲート電極
４の上面には第１ゲート電極１の直下にあるため負電荷
が誘起される。しかし、第２ゲート電極４はもともとの
電荷は全体としては０であるので、第２ゲート電極４の
上面に誘起された負電荷と同量の正電荷が第２ゲート電
極４に下面に誘起される。したがってチャネル６には負
電荷が誘起され、ソース電極、もしくはドレイン電極と
なる２、３は互いにオフ（非導通）となる。なお、この
様子を示したのが図７である。

【００１９】また、第１ゲート電極１に負電位をかける
と図７における電荷の＋、−がすべて逆になり、ソース
電極、もしくはドレイン電極となる２、３は互いにオン
（導通）する。この結果、負電位の入力信号に対し、正
電位の出力が得られる。この様子を図８に示す。したが
って、図３の素子は負論理の素子となっていることが解
る。以上により、アルミ配線によって第２ゲート電極４
と第３ゲート電極５を接続するか否かにより、正論理素
子か負論理の素子を選択できる正負可変論理素子が実現
することが解る。

【００２０】なお、図１、図２、図３において、２、３
はＰ型拡散層、６は薄い濃度のＮ型拡散層の場合につい
て説明したが、２、３がＮ型拡散層、６が薄い濃度のＰ
型拡散層の場合にも正論理素子と負論理素子の両方を構
成でき、両素子を選択できる正負可変論理素子を得られ
る。

【００２１】なお、図１の平面図において、第３ゲート
電極５は四角形でおかれているが、これは、断面図の関
係で判り易さのために便宜的にあてた形状と配置であっ
て、実際には様々な形状、配置がある。例えば図９に示
すように第３ゲート電極５はソース・ドレインの方向と
平行に配置した方が、一般的には面積の観点からの配置
上の効率は良くなる。

【００２２】また、図１０に示すように第３ゲート電極
５は２個以上に分離してもよい。

【００２３】また、単に正負の論理素子の選択のみなら
ず、接続して使用された第３ゲート電極の面積の合計値
は第２ゲート電極における電荷分布に影響を与え、ひい
てはスレッショルド電圧に影響を与える。したがって第
３ゲート電極をどのような形状、および面積にするか、
かつ、どれを選択するかにより、スレッショルド電圧を
選択できることも解る。

【００２４】また、第２ゲート電極を延長してチャネル
上にない部分を設け、等価的に第３ゲート電極と似たよ
う役目をする部分を増やすことによってもスレッショル
ド電圧を変えることも出来る。

【００２５】また、第３ゲート電極の高さ方向の厚みを
大きくして体積を増加し、その結果として平面の占める
面積を小さくすることも可能である。

【００２６】また、第３ゲート電極５の材質はアルミニ
ュームなどの金属でも、ポリシリコンなどの半導体の素
材でもよい。

【００２７】また、第３ゲート電極５の材質が例えばタ
ンタル（Ｔａ）のような誘電率が高い材質を用いると電
荷を誘起しやすいため形状が小さく出来る。

【００２８】また、第３ゲート電極５は第１ゲート電極
１やチャネル６との静電容量結合が少ない方が好ましい
ので図４に示すように絶縁膜１１上もしくは絶縁層１１
上にトランジスタを形成したＳＯＩ（Ｓｉｌｉｃｏｎ
ＯｎＩｎｓｕｌａｔｏｒ）プロセスや、ＳＯＳ（Ｓｉ
ｌｉｃｏｎＯｎＳａｐｐｈｉｒｅ）であれば第３ゲ
ート電極を絶縁膜の上に形成できるので、更にレイアウ
ト上の自由度が高まり、その結果、集積度が高まる。ま
た、第３ゲート電極５は負論理の素子として用いる場合
には使用されないので、隣のトランジスタと流用しあう
ことも出来る。

【００２９】図１１は本発明の正負可変論理素子を用い
た第１の実施例の回路図である。図１１において、１１
１はＰ型で構成された正論理素子であり、１１２はＮ型
で構成された正論理素子である。Ｐ型正論理素子１１１
のソース電極は正極性の電源＋Ｖ_ＤＤに接続され、ドレ
イン電極は出力端子１１４に接続され、第１ゲート電極
は入力端子１１３に接続されている。Ｎ型正論理素子１
１２のソース電極は負極性の電源−Ｖ_ＳＳに接続され、
ドレイン電極は出力端子１１４に接続され、第１ゲート
電極は入力端子１１３に接続されている。このとき入力
端子１１３に正電位がかかるとＰ型正論理素子１１１は
オン（導通）し、Ｎ型正論理素子１１２はオフ（非導
通）しているので出力端子１１４には正電位の＋Ｖ_ＤＤ
が出力される。また、入力端子１１３に負電位がかかる
とＰ型正論理素子１１１はオフ（非導通）し、Ｎ型正論
理素子１１２はオン（導通）しているので出力端子１１
４には負電位の−Ｖ_ＳＳが出力される。したがって図１
１の回路は正転回路の機能を有することが解る。

【００３０】なお、従来のＭＯＳＦＥＴで正転のバッフ
ァ回路を構成するには図１４のように４個のＭＯＳＦＥ
Ｔが必要であった。

【００３１】図１２は本発明の正負可変論理素子を用い
た第２の実施例の回路図である。図１２において、１２
１はＰ型で構成された正論理素子であり、１２２はＮ型
で構成された正論理素子である。Ｐ型正論理素子１２１
のソース電極は正極性の電源＋Ｖ_ＤＤに接続され、ドレ
イン電極および第１ゲート電極は互いに接続され、かつ
入出力兼用端子１２３に接続されている。Ｎ型正論理素
子１２２のソース電極は負極性の電源−Ｖ_ＳＳに接続さ
れ、ドレイン電極および第１ゲート電極は互いに接続さ
れ、かつ入出力兼用端子１２３に接続されている。この
とき入出力兼用力端子１２３に正電位がかかるとＰ型正
論理素子１２１はオン（導通）し、Ｎ型正論理素子１２
２はオフ（非導通）しているので入出力兼用端子１２３
には正電位の＋Ｖ_ＤＤが出力され、正帰還がかかり正電
位で安定する。また、入出力兼用端子１２３に負電位が
かかるとＰ型正論理素子１２１はオフ（非導通）し、Ｎ
型正論理素子１２２はオン（導通）しているので入出力
兼用端子１２３には負電位の−Ｖ_ＳＳが出力され、正帰
還がかかり負電位で安定する。したがって図１２の回路
は２個のトランジスタでラッチ回路の機能を有すること
が解る。

【００３２】なお、従来のＭＯＳＦＥＴでラッチ回路を
構成するには図１５のように４個のＭＯＳＦＥＴが必要
であった。

【００３３】図１３は本発明の正負可変論理素子を用い
た第３の実施例の回路図である。図１３において、１３
１はＰ型で構成された正論理素子であり、１３２はＮ型
で構成された負論理素子である。Ｐ型正論理素子１３１
とＮ型負論理素子１３２のそれぞれの第１ゲート電極は
互いに接続され、かつ制御信号端子１３３に接続されて
いる。またそれぞれのソース電極もしくはドレイン電極
となる第１電極は互いに接続され、かつ第１端子１３４
に接続されている。またそれぞれのドレイン電極もしく
はソース電極となる第２電極は互いに接続され、かつ第
２端子１３５に接続されている。Ｐ型正論理素子１３１
とＮ型負論理素子１３２はともにゲート信号が正電位の
ときオン（ＯＮ）し、負電位のときオフ（ＯＦＦ）する
ので図１３の回路はトランスミッションゲート回路の機
能を果たすことが解る。

【００３４】なお、従来のＭＯＳＦＥＴでトランスミッ
ションゲート回路を構成するには図１６のように４個の
ＭＯＳＦＥＴが必要であった。

【００３５】以上の例の如く、正論理素子を用いる、も
しくは正論理素子と負論理素子を組み合わせるとトラン
ジスタ数を大きく削減できることが解る。かつ本発明で
は正論理素子と負論理素子を配線工程で容易に選択する
ことが出来るのでマスタースライス半導体集積回路装置
に適用できる。

【００３６】

【発明の効果】以上、述べたように本発明によれば、正
論理で設計できるので、考えやすく、短納期かつミスを
低減できるという効果がある。

【００３７】また、正論理素子と負論理素子を組み合わ
せることにより、素子数を低減でき、低コストの集積回
路装置（ＩＣ）を実現できるという効果がある。

【００３８】また、以上の正論理素子と負論理素子の選
択を配線工程で出来るのでマスタースライス半導体集積
回路装置に適しており、短納期と安価な開発費用で済む
という効果がある。

【図面の簡単な説明】

【図１】本発明の正負可変論理素子の第１の実施例を示
す平面図である。

【図２】本発明の正負可変論理素子の第１の実施例を示
す断面図である。

【図３】本発明の正負可変論理素子の第２の実施例を示
す断面図である。

【図４】本発明の正負可変論理素子の第５の実施例を示
す断面図である。

【図５】本発明の正負可変論理素子の第２の実施例の動
作を示す電荷分布図である。

【図６】本発明の正負可変論理素子の第２の実施例の動
作を示す電荷分布図である。

【図７】本発明の正負可変論理素子の第１の実施例の動
作を示す電荷分布図である。

【図８】本発明の正負可変論理素子の第１の実施例の動
作を示す電荷分布図である。

【図９】本発明の正負可変論理素子の第３の実施例を示
す平面図である。

【図１０】本発明の正負可変論理素子の第４の実施例を
示す平面図である。

【図１１】本発明の正負可変論理素子を用いた第１の実
施例の回路であるバッファ回路の回路図である。

【図１２】本発明の正負可変論理素子を用いた第２の実
施例の回路であるラッチ回路の回路図である。

【図１３】本発明の正負可変論理素子を用いた第３の実
施例の回路であるトランスミッションゲート回路の回路
図である。

【図１４】従来のＭＯＳＦＥＴを用いた正転のバツファ
回路の回路図である。

【図１５】従来のＭＯＳＦＥＴを用いたラッチ回路の回
路図である。

【図１６】従来のＭＯＳＦＥＴを用いたトランスミッシ
ョンゲート回路の回路図である。

【図１７】従来の負論理素子の例であるＭＯＳＦＥＴの
断面図である。

【図１８】従来の負論理素子のＭＯＳＦＥＴを用いた反
転回路の回路図である。

【符号の説明】

１・・・第１ゲート電極２、３、１６２、１６３・・・拡散層からなるソース電
極もしくはドレイン電極４・・・第２ゲート電極５・・・第３ゲート電極６・・・薄い濃度の拡散層からなるチャネル７、８、９・・・二酸化シリコンからなる絶縁膜１０・・・金属配線１１・・・絶縁層１１１、１２１、１３１・・・Ｐ型正論理素子１１２、１２２・・・Ｎ型正論理素子１１３、１３３・・・入力端子１１４・・・出力端子１２３、１３４、１３５・・・入出力端子１３２・・・Ｎ型負論理素子１７１・・・ゲート電極

Claims

【特許請求の範囲】

【請求項１】ａ）半導体集積回路装置において、ｂ）拡散層からなり、ソース電極もしくはドレイン電極
となる第１電極と第２電極と、ｃ）前記拡散層からなる第１電極と第２電極の間のチャ
ネルの上方に位置し、入力信号の加わる第１ゲート電極
と、ｄ）前記チャネル上に位置し、直接には信号に接続され
ていない浮きゲートの第２ゲート電極と、ｅ）前記チャネル上以外に位置する浮きゲートの第３ゲ
ート電極からなり、ｆ）かつ、配線層の工程により前記第２ゲート電極と第
３ゲート電極が接続されることを特徴とする正負可変論
理素子。
【請求項２】請求項１記載の第３ゲート電極の材質が第
２ゲート電極の材質に比較して誘電率が高いことを特徴
とする正負可変論理素子。
【請求項３】請求項１記載の第３ゲート電極が複数個で
構成されていることを特徴とする正負可変論理素子。
【請求項４】請求項１記載の正負可変論理素子を有した
マスタースライス半導体集積回路装置であることを特徴
とする正負可変論理素子マスタースライス半導体集積回
路装置。
【請求項５】請求項４記載のマスタースライス半導体集
積回路装置がシリコン・オン・インシュレータで構成さ
れていることを特徴とする正負可変論理素子マスタース
ライス半導体集積回路装置。