KR940009358B1 - 반도체장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 20
- 230000005669 field effect Effects 0.000 claims description 36
- 230000015572 biosynthetic process Effects 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 7
- 238000002955 isolation Methods 0.000 claims description 7
- 238000009792 diffusion process Methods 0.000 description 13
- 239000002131 composite material Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract
내용 없음.
Description
제1도는 본 발명의 제1실시예에 따른 반도체장치의 구성을 나타낸 도면.
제2도 및 제4도는 본 발명의 다른 실시예에 따른 반도체장치의 레이아웃을 나타낸 도면.
제3도는 BiCMOS복합회로의 기본셀에 대한 입출력지연시간과 팬아웃의 관계를 나타낸 도면.
제5도 내지 제7도는 종래의 BiCMOS복합회로에 대한 기본셀의 회로구성을 나타낸 도면.
제8도는 종래의 순CMOS게이트어레이에 대한 기본셀의 레이아웃을 나타낸 도면.
제9도 및 제10도는 종래의 BiCMOS복합회로의 레이아웃 및 구조를 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : N웰영역, 콜렉터영역
3 : 소자분리절연막 4 : 베이스영역
5 : 에미터영역 6 : 확산층영역
7 : 웰콘택트 8 : 저항
9 : 서브콘택트 P1~P6 : P채널 MOS트랜지스터
N1~N8 : N채널 MOS트랜지스터 B1 : 바이폴라트랜지스터
[산업상의 이용분야]
본 발명은 바이폴라트랜지스터와 FET(전계효과트랜지스터)가 혼재하는 반도체장치에 관한 것이다.
[종래의 기술 및 그 문제점]
종래의 BiCMOS복합논리회로는 CMOS의 구동능력의 낮음을 보완하기 위해 제5도에 나타낸 바와 같이 출력단에 토템폴버퍼를 구비하여 구성된 것이 일반적이다.
그러나 이와 같은 구성에는 최근의 MOS트랜지스터의 미세화에 수반하는 전원전압의 저하에 의해 출력지연시간의 전원전압의존성이 커지게 되어 출력지연시간의 증대를 초래하였다.
이 때문에 최근에는 출력단에 있어서 접지측의 바이폴라트랜지스터를 N채널 MOS트랜지스터(이하, 「NMOS」로 칭함)로 치환한 BiNMOS복합논리회로 및 BiRNOS복합논리회로로 불리워지는 논리회로가 0.5㎛정도의 디자인칫수로 형성되는 반도체집적회로에 많이 이용되고 있다.
예컨대, 2입력NAND게이트로서 구성된 BiNMOS복합논리회로로서는 제6도에 나타낸 바와 같이 구성된 회로가 있고, 또한 마찬가지로 2입력NAND게이트로서 구성된 BiRNMOS복합논리회로로서는 제7도에 나타낸 바와 같이 구성된 회로가 있다. 이 BiCMOS회로는 BiRNMOS회로에서 NPN바이폴라트랜지스터(B1)의 저항(R)을 매개한 베이스전하를 추출동작을 더욱 고속으로 하기 위해 BiNMOS회로에 대해 전하추출용 NMOS(N1, N2)를 설치해서 구성한 회로이다.
이와 같은 BiNMOS회로 또는 BiRNMOS회로에 있어서 바이폴라트랜지스터는 1개만 이용되고 있고, 더욱이 이 바이폴라트랜지스터(B1)의 콜렉터전위는 제6도 및 제7도에 나타낸 바와 같이 항상 전원전위로 이용되고 있다.
이 때문에 배선공정 보다 이전의 제조공정에서 레이아웃의 동일한 게이트어레이에 있어서, BiNMOS회로를 내부의 게이트어레이로서 이용하는 경우에는 출력단의 NPN바이폴라트랜지스터(B1)의 콜렉터영역을 P채널 MOS트랜지스터(P1, P2 ; 이하 「PMOS」로 칭함)가 형성되는 것과 동일한 N웰영역에 형성하는 것이 가능하게 된다.
이와 같은 레이아웃으로서는, 예컨대 일본국 특허공개공보 소 59-177945호에 제안되어 있는 것이 있다. 그러나 상기 공부에 제안되고 있는 레이아웃에서 출력단의 NPN바이폴라트랜지스터와 PMOS를 다만 N웰영역내에 배치형성한 것 뿐이다. 이 때문에 MOS트랜지스터만을 이용한 순(純)CMOS게이트어레이에 대한 기본셀의 점유면적에 비해 회로면적이 증가되어 고집적화를 곤란하게 하고 있었다.
또한, 제8도에 나타낸 바와 같은 순CMOS게이트어레이에 대한 기본셀의 레이아웃에 가능한 한 유지하는 형태로 상기한 구성의 복합논리게이트를 레이아웃하려고 하면, 제9도에 나타낸 바와 같이 기본셀의 형성영역의 직사각형 방향으로 NPN바이폴라트랜지스터를 부가한 것과 같은 배치구성으로 된다. 그러나 이와 같은 레이아웃에 있어서도, 회로의 점유면적의 증가는 커지게 되었다.
여기서 제10a도의 단면도 및 제10b도의 평면도에 나타낸 바와 같이, NPN바이폴라트랜지스터를 순CMOS게이트어레이에 대한 기본셀의 PMOS를 구성하는 소오스영역 또는 드레인영역에 매립해서 형성하는 것이 고려되고 있다. 이와 같은 구조를 게이트어레이에서 실현하고자 하면, NPN바이폴라트랜지스터의 베이스영역과 PMOS의 소오스영역 또는 드레인영역이 동일조건으로 형성된 확산층으로 된다.
그러나 바이폴라트랜지스터의 베이스영역의 불순물농도는 PMOS의 소오스영역 및 드레인영역의 불순물 농도에 비해 얇게할 필요가 있다. 따라서 바이폴라트랜지스터의 베이스영역의 불순물농도에 일치되게 P형 확산층을 형성하면, 이 불순물농도가 얇은 확산층으로 소오스영역 및 드레인영역이 형성되는 PMOS에서는 특성이 열화되어 CMOS회로의 성능이 저하되는 것으로 된다.
이상 설명한 바와 같이 종래의 BiNMOS 및 BiRNMOS회로는 순CMOS게이트어레이의 기본셀에 비해 점유면적의 증대를 초래하게 된다. 또는, 점유면적의 증대를 억제하려고 하면, 성능이 저하되는 결점이 발생되어 양 결점을 동시에 해소하는 것이 불가능하였다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 특성의 열화를 초래하지 않고서 점유면적의 축소화를 도모하고, 순CMOS게이트어레이의 기본셀과 동일한 정도의 점유면적으로 형성할 수 있는 BiCMOS복합회로의 기본셀로 이루어진 반도체장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 반도체기판상에 형성된 P채널 장치형성영역(2)상에 제조된 다수의 기본 셀을 갖춘 반도체장치에 있어서, 상기 기본 셀이, P채널 장치형성영역(2)상에서 서로 인접되게 형성된 제1도전형 전계효과트랜지스터의 제1쌍(PMOSs P3 및 P4)과, P채널 장치형성영역(2)상에서 서로 인접되게 형성되면서 제1방향을 따라 제1도전형 전계효과트랜지스터의 제1쌍(PMOSs P3 및 P4)의 다음에 형성된 제1도전형 전계효과트랜지스터의 제2쌍(PMOSs P5 및 P6), 서로 인접되게 형성되면서 제2방향을 따라 제1도전형 전계효과트랜지스터의 제1쌍(PMOSs P3 및 P4)의 다음에 형성된 제2도전형 전계효과트랜지스터의 제1쌍(NMOSs N3 및 N4), 서로 인접되게 형성되면서 제1방향을 따라 제2도전형 전계효과트랜지스터의 제1쌍(NMOSs N3 및 N4)의 다음에 형성된 제2도전형 전계효과트랜지스터의 제2쌍(NMOSs N5 및 N6), 제1도전형 전계효과트랜지스터의 제1쌍(PMOSs P3 및 P4)과 제1도전형의 전계효과트랜지스터의 제2쌍(PMOSs P5 및 P6)의 사이에 형성된 바이폴라트랜지스터 및, 제1도전형 전계효과트랜지스터의 제2쌍(PMOSs P5 및 P6)으로부터 제1도전형 전계효과트랜지스터의 제1쌍(PMOSs P3 및 P4)을 전기적으로 절연시키기 위해 P채널 장치형성영역(2)상의 제1도전형 전계효과트랜지스터의 제1쌍(PMOSs P3 및 P4)과 제1도전형 전계효과트랜지스터의 제2쌍(PMOSs P5 및 P6) 사이에 형성된 소자절연수단(3)을 구비하여 구성되고, 상기 제1도전형 전계효과트랜지스터(PMOSs P4)의 소오스영역이 바이폴라트랜지스터의 베이스영역(4)으로 이용되고, 바이폴라트랜지스터가 제2도전형 전계효과트랜지스터의 제2쌍(PMOSs P5 및 P4)으로부터 전기적으로 절연됨으로써 바이폴라트랜지스터가 소자절연수단(3)에 인접되게 형성되며, 바이폴라트랜지스터의 베이스영역(4)이 불순물농도가 제1도전형 전계효과트랜지스터(PMOSs P4)의 불순물농도 보다 더 낮은 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명은, BiCMOS회로의 다른 기본셀을 구성하는 FET를 분리하는 영역에 기본셀의 1구성요소로 되는 바이폴라트랜지스터를 배치형성하도록 하고 있다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 1실시예를 상세히 설명한다.
제1도는 본 발명의 1실시예에 따른 반도체장치의 구성을 나타낸 것으로, a도는 장치의 패턴레이아웃을 나타낸 도면, b도는 a도의 Ⅰ-Ⅰ선에 따른 단면구조를 나타낸 것이다. 제1도에 나타낸 실시예는 제9도에 나타낸 순CMOS게이트어레이의 기본셀을 포함한 형으로, BiCMOS게이트어레이에 대해 BiNMOS회로를 형성하는 기본적인 예를 나타낸 것이다.
제1도에 있어서 P형 반도체기판(1)중에 형성된 N웰영역(2)에는 한쌍의 PMOS(P3, P4) 및 PMOS(P5, P6)가 형성되고, 이들 PMOS(P3~P6)의 직사각형방향의 기판(1)에는 PMOS(P3~P6)에 각각 대응한 1쌍의 NMOS(N3, N4) 및 NMOS(N5, N6)가 형성되어 있다. PMOS(P3, P4)와 PMOS(P5, P6)는 BiCMOS게이트어레이에 있어서 각각 다른 기본셀을 구성하는 트랜지스터로서, 산화막 등의 소자분리절연막(3)으로 상호 전기적으로 절연분리되어 있고, 상기 NMOS(N3, N4)와 NMOS(N5, N6)도 마찬가지이다. 또한, PMOS(P3, P4)와 NMOS(N3, N4)는 동일한 기본셀을 구성하고 있고, PMOS(P5, P6)와 NMOS(N5, N6)도 마찬가지이다.
상기 PMOS(P3, P4)와 PMOS(P5, P6)간의 N웰영역(2)에는 NPN바이폴라트랜지스터가 형성되어 있는데, 이 바이폴라트랜지스터는 그 콜렉터영역을 N웰영역(2)으로 하고, N웰영역(2)중에 형성된 P형 영역을 베이스영역(4)으로 하며, 이 베이스영역(4)중에 형성된 N+형 영역을 에미터영역(5)으로 하여 구성되어 있다. 이와 같은 바이폴라트랜지스터는 그 베이스영역(4)이 PMOS(P4)의 소오스영역 또는 드레인영역으로되는 P+확산층영역(6)에 접합되어 형성되어 있다.
또한, PMOS(P3, P4)와 PMOS(P5, P6)간의 N웰영역(2)에는 이 웰영역(2)을 전원전위로 하기 위한 웰콘택트(7)가 형성되고, 이 웰콘택트(7)는 바이폴라트랜지스터의 콘택트전극도 겸용하고 있으며, 웰콘택트(7)를 매개로 바이폴라트랜지스터의 콜렉터영역으로 되는 N웰영역(2)이 전원이 접속되도록 배선처리된다.
한편 NMOS(N3, N4)와 NMOS(N5, N6)간에는 예컨대 N형 확산층 또는 다결정실리콘으로 이루어진 저항(8)이 형성되어 있음과 더불어 기판(1)의 전위를 접지단위로 하기 위한 서브콘택트(9)가 형성되어 있다.
그리고, PMOS(P5, P6)로부터 PMOS(P3, P4)를 전기적으로 분리시키기 위해 N웰영역(2)상의 PMOS(P3, P4)와 PMOS(P5, P6) 사이에 소자분리절연막(3)이 형성되어 있다.
여기서, N웰영역(2)은 P채널형의 장치(예컨대 PMOS P3 내지 P6)를 형성할 수 있는 영역으로서 기능하게 된다.
한편, 제1a도에 있어서 지면의 좌에서 우로의 방향을 제1방향으로 정하고, 지면의 위에서 아래로의 방향을 제2방향으로 정한다.
이와 같이 배치 형성된 회로요소에서 PMOS(P3, P4) 및 NMOS(N3, N4)와 바이폴라트랜지스터, 저항(8)을 배선처리함으로써 제6도에 나타낸 BiNMOS의 기본셀이 형성된다.
이와 같은 레이아웃은 제8도에 나타낸 순CMOS게이트어레이의 기본셀의 레이아웃에 대해 순CMOS의 웰콘텍트영역의 일부를 NPN바이폴라트랜지스터의 베이스영역(5)으로 치환하고, 순CMOS의 서브콘텍트영역의 일부를 저항(8)으로 치환한 레이아웃으로 되어 있다.
따라서 이와 같은 레이아웃에서는 순CMOS게이트어레이에 대한 기본셀의 직사각형방향으로 다만 바이폴라트랜지스터를 배치형성한 종래의 BiCMOS게이트어레이의 레이아웃에 비해 기본셀의 점유면적이 대폭축소되고, 순CMOS게이트어레이의 기본셀의 점유면적과 거의 동일한 정도의 점유면적으로 BiCMOS게이트어레이의 기본셀을 형성할 수 있도록 된다.
또한, PMOS의 소오스영역 또는 드레인영역으로 되는 확산층영역과 바이폴라트랜지스터의 베이스영역은 각각 별도로 최적의 불순물농도로 형성되기 때문에 각각의 트랜지스터의 특성이 열화하게 된다는 것은 없게 된다.
제2도에 본 발명의 다른 실시예에 따른 레이아웃을 나타낸 것으로, 동도에 나타낸 실시예는 제7도에 나타낸 BiRNMOS회로를 상기 실시예와 마찬가지로 순 CMOS게이트어레이의 기본셀을 밑바탕으로 해서 배치형성한 것이다. 또, 제2도에 있어서 제1도와 동일한 부분에는 동일한 참조부호를 붙이고, 그에 대한 상세한 설명은 생략한다.
제2도에 나타낸 레이아웃에서는 바이폴라트랜지스터가 상기 실시예와 마찬가지로 다른 기본셀을 구성하는 PMOS간에 배치형성되고, 바이폴라트랜지스터의 베이스전하추출용 NMOS(N7, N8)는 기본셀의 직사각형 방향으로 NMOS(N3, N4)와 인접해서 배치형성되어 있다.
이와 같은 레이아웃에서는 순CMOS게이트어레이의 기본셀의 점유면적에 비해 약8%정도 면적이 증가하는 것으로 되지만, 순CMOS게이트어레이의 기본셀에 대해 대폭적인 면적의 증가를 수반하지 않고서 BiRNMOS로 이루어진 BiCMOS게이트어레이를 실현할 수 있게 된다.
이와 같이 해서 기본셀이 배치형성되는 BiCMOS게이트어레이에 있어서, CMOS기본셀과 BiRNMOS기본셀의 입출력지연시간에 대한 팬아웃 의존성은 제3도에 나타낸 바와 같이 된다. 제3도로부터 명확히 알 수 있는 바와 같이 팬아웃1 부근에서는 CMOS기본셀의 쪽이 응답속도가 빠르지만, 팬아웃2 부근에서부터 역전해서 BiRNMOS기본셀의 쪽이 응답시간이 빠르게 되어 있다.
이 때문에 BiCMOS게이트어레이를 이용해서 실제로 원하는 회로를 구축할 경우에는 부하가 작을 때는 CMOS를 이용하고, 부하가 클 때에는 BiRNMOS를 이용하는 것으로 되어 양 기판셀이 1개의 게이트어레이 중에 혼재해서 사용되는 것으로 된다.
따라서 바이폴라트랜지스터의 베이스영역이 베이스영역의 양측에 배치형성되는 다른 PMOS의 확산층영역의 양측에 접합되면, 한쪽의 PMOS의 확산층이 이용됨에 따라 다른쪽의 PMOS의 확산층의 사용이 제한되는 것으로 된다. 이때문에 소자분리영역에 의해 상호 분리절연된 다른 PMOS의 각각의 확산층영역은 그 어느 한쪽의 확산층영역이 바이폴라트랜지스터의 베이스영역과 분리절연되는 쪽이 바람직하고, 또 제4도에 나타낸 바와 같이 바이폴라트랜지스터의 베이스영역을 베이스영역의 양측에 배치형성되는 PMOS의 양쪽의 확산층영역과 분리절연하도록 해도 된다.
한편, 본원 청구범위의 각 구성요소의 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 다른 기본셀을 구성하는 FET를 분리하는 영역에 기본셀의 1구성요소로 되는 바이폴라트랜지스터를 배치형성하도록 하였기 때문에 특성의 열화를 초래하지 않고서 BiCMOS복합회로에 대한 기본셀의 점유면적을 종래에 비해 감축할 수 있게 된다.
그 결과 BiCMOS복합회로의 기본셀을 순CMOS게이트어레이의 기본셀과 동일한 정도의 점유면적으로 형성할 수 있게 되어 고집적화에 기여할 수 있게 된다.
Claims (5)
- 반도체기판상에 형성된 P채널 장치형성영역(2)상에 제조된 다수의 기본 셀을 갖춘 반도체장치에 있어서, 상기 기본 셀이, P채널 장치형성영역(2)상에서 서로 인접되게 형성된 제1도전형 전계효과트랜지스터의 제1쌍(PMOS P3 및 P4)과, P채널 장치형성영역(2)상에서 서로 인접되게 형성되면서 제1방향을 따라 제1도전형 전계효과트랜지스터의 제1쌍(PMOS P3 및 P4)의 다음에 형성된 제1도전형 전계효과트랜지스터의 제2쌍(PMOS P5 및 P6), 서로 인접되게 형성되면서 제2방향을 따라 제1도전형 전계효과트랜지스터의 제1쌍(PMOS P3 및 P4)의 다음에 형성된 제2도전형 전계효과트랜지스터의 제1쌍(NMOS N3 및 N4), 서로 인접되게 형성되면서 제1방향을 따라 제2도전형 전계효과트랜지스터의 제1쌍(NMOS N3 및 N4)의 다음에 형성된 제2도전형 전계효과트랜지스터의 제2쌍(NMOS N5 및 N6), 제1도전형 전계효과트랜지스터의 제1쌍(PMOS P3 및 P4)과 제1도전형 전계효과트랜지스터의 제2쌍(PMOS P5 및 P6)의 사이에 형성된 바이폴라트랜지스터 및, 제1도전형 트랜지스터의 제2쌍(PMOS P5 및 P6)으로부터 제1도전형 전계효과트랜지스터의 제1쌍(PMOS P3 및 P4)을 전기적으로 분리시키기 위해 P채널 장치형성영역(2)상의 제1도전형 전계효과트랜지스터의 제1쌍(PMOS P3 및 P4)과 제1도전형 전계효과트랜지스터의 제2쌍(PMOS P5 및 P6) 사이에 형성된 소자분리수단(3)을 구비하여 구성되고, 상기 제1도전형 전계효과트랜지스터(PMOS P4)의 소오스영역이 바이폴라트랜지스터의 베이스영역(4)으로 이용되고, 바이폴라트랜지스터가 제1도전형 전계효과트랜지스터의 제2쌍(PMOS P5 및 P4)으로부터 전기적으로 분리되어 상기 소자분리수단(3)에 인접되게 형성되며, 바이폴라트랜지스터의 베이스영역(4)의 불순물농도가 제1도전형 전계효과트랜지스터(PMOS P4)의 불순물농도 보다 더 낮은 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 바이폴라트랜지스터의 베이스영역(4)이 제1도전형 전계효과트랜지스터의 제1쌍(PMOS P3 및 P4)의 소오스 또는 드레인에 연결된 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 각 기본 셀이 제2도전형 전계효과트랜지스터의 제1쌍(NMOSs N3 및 N4)과 제2도전형 전계효과트랜지스터의 제2쌍(NMOSs N5 및 N6) 사이에 형성된 저항(8)을 갖추고 있는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 반도체기판상에 형성된 N채널 장치형성영역을 더 구비하여 구성되고, 상기 제2도전형 전계효과트랜지스터의 제1쌍 및 제2쌍(NMOS N3 및 N4, NMOS N5 및 N6)이 N채널 장치형성영역상에 형성되고, 제1전위로 P채널 장치형성영역을 유지시키기 위해 제1콘택트영역이 제1도전형 전계효과트랜지스터의 제1쌍 및 제2쌍(PMOS P3 및 P4, PMOS P5 및 P6)사이에 형성되며, 제2전위로 N채널 장치형성영역을 유지시키기 위해 제2콘택트영역이 제2도전형 전계효과트랜지스터의 제1쌍 및 제2쌍(NMOS N3 및 N4, NMOS N3 및 N4) 사이에 형성되는 것을 특징으로 하는 반도체장치.
- 제4항에 있어서, 상기 바이폴라트랜지스터와 제1 및 제2도전형 콘택트영역 및, 저항(8)이 일직선을 따라 형성된 것을 특징으로 하는 반도체장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189462A JP2609746B2 (ja) | 1990-07-19 | 1990-07-19 | 半導体装置 |
| JP2-189462 | 1990-07-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR940009358B1 true KR940009358B1 (ko) | 1994-10-07 |
Family
ID=16241675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910012220A KR940009358B1 (ko) | 1990-07-19 | 1991-07-18 | 반도체장치 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5629537A (ko) |
| EP (1) | EP0467361B1 (ko) |
| JP (1) | JP2609746B2 (ko) |
| KR (1) | KR940009358B1 (ko) |
| DE (1) | DE69127663T2 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2714996B2 (ja) * | 1990-08-08 | 1998-02-16 | 三菱電機株式会社 | 半導体集積回路装置 |
| US7420248B2 (en) * | 2005-08-25 | 2008-09-02 | International Business Machines Corporation | Programmable random logic arrays using PN isolation |
| JP7090474B2 (ja) * | 2017-06-28 | 2022-06-24 | キヤノン株式会社 | 記録装置、及び記録ヘッド基板 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5994861A (ja) * | 1982-11-24 | 1984-05-31 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JPS59177945A (ja) * | 1983-03-28 | 1984-10-08 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6035532A (ja) * | 1983-07-29 | 1985-02-23 | Fujitsu Ltd | マスタスライス集積回路装置 |
| JPS59112642A (ja) * | 1983-11-28 | 1984-06-29 | Hitachi Ltd | 半導体集積回路 |
| US4884115A (en) * | 1987-02-27 | 1989-11-28 | Siemens Aktiengesellschaft | Basic cell for a gate array arrangement in CMOS Technology |
| JPS6424825A (en) * | 1987-07-20 | 1989-01-26 | Mitsubishi Gas Chemical Co | Epoxy resin composition |
| JP2632420B2 (ja) * | 1989-02-23 | 1997-07-23 | 三菱電機株式会社 | 半導体集積回路 |
| JPH02290069A (ja) * | 1989-04-27 | 1990-11-29 | Nec Ic Microcomput Syst Ltd | 大規模集積回路 |
-
1990
- 1990-07-19 JP JP2189462A patent/JP2609746B2/ja not_active Expired - Fee Related
-
1991
- 1991-07-18 DE DE69127663T patent/DE69127663T2/de not_active Expired - Fee Related
- 1991-07-18 EP EP91112025A patent/EP0467361B1/en not_active Expired - Lifetime
- 1991-07-18 KR KR1019910012220A patent/KR940009358B1/ko not_active IP Right Cessation
-
1994
- 1994-11-30 US US08/346,829 patent/US5629537A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0476950A (ja) | 1992-03-11 |
| EP0467361B1 (en) | 1997-09-17 |
| DE69127663D1 (de) | 1997-10-23 |
| DE69127663T2 (de) | 1998-02-12 |
| US5629537A (en) | 1997-05-13 |
| JP2609746B2 (ja) | 1997-05-14 |
| EP0467361A1 (en) | 1992-01-22 |
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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