JPH05326862A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05326862A JPH05326862A JP4122182A JP12218292A JPH05326862A JP H05326862 A JPH05326862 A JP H05326862A JP 4122182 A JP4122182 A JP 4122182A JP 12218292 A JP12218292 A JP 12218292A JP H05326862 A JPH05326862 A JP H05326862A
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- well region
- semiconductor substrate
- fet
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Abstract
(57)【要約】
【目的】 ＣＭＯＳトランジスタを同一基板上に搭載す
る半導体装置に関し、ノイズ、ラッチアップを低減しつ
つ高集積化、高速化を可能とする半導体装置を提供する
ことを目的とする。 【構成】 ｐ型半導体基板４１にｎウェル領域４２を形
成し、そのｎウェル領域４２内にｐチャネルＦＥＴＱ5
を形成し、ｎチャネルＦＥＴＱ6 はｎウェル領域４８を
形成し、その内部に形成されたｐウェル領域４９内に形
成する。
る半導体装置に関し、ノイズ、ラッチアップを低減しつ
つ高集積化、高速化を可能とする半導体装置を提供する
ことを目的とする。 【構成】 ｐ型半導体基板４１にｎウェル領域４２を形
成し、そのｎウェル領域４２内にｐチャネルＦＥＴＱ5
を形成し、ｎチャネルＦＥＴＱ6 はｎウェル領域４８を
形成し、その内部に形成されたｐウェル領域４９内に形
成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
ＣＭＯＳトランジスタを同一基板上に搭載する半導体装
置に関する。
ＣＭＯＳトランジスタを同一基板上に搭載する半導体装
置に関する。
【０００２】近年、半導体装置には高集積化、高速化が
要求されるトランジスタの配置間隔をせまくしたり、電
流駆動能力を向上させる必要がある。
要求されるトランジスタの配置間隔をせまくしたり、電
流駆動能力を向上させる必要がある。
【０００３】
【従来の技術】図６は従来の一例の半導体装置の断面図
を示す。同図中、１は半導体基板を示す。
を示す。同図中、１は半導体基板を示す。
【０００４】半導体基板１上にはＭＯＳ型のｎチャネル
電界効果トランジスタ（以後ｎチャネルＦＥＴ）Ｑ1 及
びＭＯＳ型ｐチャネル電界効果トランジスタＱ2 （以後
ｐチャネルＦＥＴ）が形成される。
電界効果トランジスタ（以後ｎチャネルＦＥＴ）Ｑ1 及
びＭＯＳ型ｐチャネル電界効果トランジスタＱ2 （以後
ｐチャネルＦＥＴ）が形成される。
【０００５】半導体基板１はｐ型の導電型を有する。ｎ
チャネルＦＥＴＱ1 は半導体基板１上にイオン打込みな
どによりｎ型とする不純物（例えば、Ｐ：リン）を注入
し、ソース領域２、及びドレイン領域３を形成すると共
に、絶縁層４を介してゲート電極５を形成してなる。
チャネルＦＥＴＱ1 は半導体基板１上にイオン打込みな
どによりｎ型とする不純物（例えば、Ｐ：リン）を注入
し、ソース領域２、及びドレイン領域３を形成すると共
に、絶縁層４を介してゲート電極５を形成してなる。
【０００６】ｐチャネルＦＥＴＱ2 を形成する場合には
半導体基板１にｎ型の不純物（例えばＰ：リン）をイオ
ン打込み等により注入し、ｎウェル領域６を形成し、こ
のｎウェル領域６内にｎ型の不純物（例えば、Ｂ：ホウ
素）をイオン打込み等により注入し、ソース領域８、ド
レイン領域７を形成すると共に、絶縁層９を介してゲー
ト電極１０を形成してなる。
半導体基板１にｎ型の不純物（例えばＰ：リン）をイオ
ン打込み等により注入し、ｎウェル領域６を形成し、こ
のｎウェル領域６内にｎ型の不純物（例えば、Ｂ：ホウ
素）をイオン打込み等により注入し、ソース領域８、ド
レイン領域７を形成すると共に、絶縁層９を介してゲー
ト電極１０を形成してなる。
【０００７】半導体基板１には高濃度ｐ型領域１１を介
して接地電圧Ｖｓｓが印加されていた。
して接地電圧Ｖｓｓが印加されていた。
【０００８】また、ｎウェル領域６には高濃度ｎ型領域
１２を介して電源電圧Ｖｃｃが印加されていた。
１２を介して電源電圧Ｖｃｃが印加されていた。
【０００９】図７は従来の寄生トランジスタを説明する
ための図を示す。
ための図を示す。
【００１０】従来のｐチャネルＦＥＴＱ1 、ｎチャネル
ＦＥＴＱ2 と同一半導体基板上に並設した構成の半導体
装置では図７に示すようにｐｎｐトランジスタＴｒ1 ，
Ｔｒ 2 、ｎｐｎトランジスタＴｒ3 ，Ｔｒ4 、抵抗
Ｒ1 ，Ｒ2 より寄生素子を有していた。
ＦＥＴＱ2 と同一半導体基板上に並設した構成の半導体
装置では図７に示すようにｐｎｐトランジスタＴｒ1 ，
Ｔｒ 2 、ｎｐｎトランジスタＴｒ3 ，Ｔｒ4 、抵抗
Ｒ1 ，Ｒ2 より寄生素子を有していた。
【００１１】図８は従来の一例の等価回路図を示す。図
８（Ａ）はｐチャネルＦＥＴＱ1 及びｎチャネルＦＥＴ
Ｑ2 により形成される回路の等価回路図を示している。
８（Ａ）はｐチャネルＦＥＴＱ1 及びｎチャネルＦＥＴ
Ｑ2 により形成される回路の等価回路図を示している。
【００１２】このような回路には接続端子Ｔ1 ，Ｔ2 ，
Ｔ3 の外部に誘導素子Ｌ1 ，Ｌ2 、容量素子Ｃ1 が寄生
していた。
Ｔ3 の外部に誘導素子Ｌ1 ，Ｌ2 、容量素子Ｃ1 が寄生
していた。
【００１３】図８（Ｂ）は寄生トランジスタＴｒ1 〜Ｔ
ｒ4 及び寄生抵抗Ｒ1 ，Ｒ2 による等価回路図を示す。
従来の図６，図７に示す構成の半導体装置では寄生トラ
ンジスタＴｒ1 〜Ｔｒ4 及び寄生抵抗Ｒ1 ，Ｒ2 により
図８（Ｂ）に示すような等価的な回路が形成されてい
た。
ｒ4 及び寄生抵抗Ｒ1 ，Ｒ2 による等価回路図を示す。
従来の図６，図７に示す構成の半導体装置では寄生トラ
ンジスタＴｒ1 〜Ｔｒ4 及び寄生抵抗Ｒ1 ，Ｒ2 により
図８（Ｂ）に示すような等価的な回路が形成されてい
た。
【００１４】図８（Ｂ）に示す等価回路で例えば、電源
電圧Ｖｃｃの変動などにより寄生トランジスタＴｒ1 ，
Ｔｒ2 のコレクタ電流が増加した場合、寄生トランジス
タＴｒ3 ，Ｔｒ4 がオンし、これによりトランジスタＴ
ｒ1 ，Ｔｒ2 のコレクタ電流が増加し、電源電圧Ｖｃｃ
−接地電圧Ｖｓｓ間に過大な電流が流れてしまう、いわ
ゆるラッチアップ現象が発生してしまい、回路を誤動作
させるだけでなく、チップを破壊してしまう恐れがある
ため、ＦＥＴＱ1 ，ＦＥＴＱ2 をできるだけ離して設け
ることにより、ラッチアップが生じにくい条件としてチ
ップを構成していた。
電圧Ｖｃｃの変動などにより寄生トランジスタＴｒ1 ，
Ｔｒ2 のコレクタ電流が増加した場合、寄生トランジス
タＴｒ3 ，Ｔｒ4 がオンし、これによりトランジスタＴ
ｒ1 ，Ｔｒ2 のコレクタ電流が増加し、電源電圧Ｖｃｃ
−接地電圧Ｖｓｓ間に過大な電流が流れてしまう、いわ
ゆるラッチアップ現象が発生してしまい、回路を誤動作
させるだけでなく、チップを破壊してしまう恐れがある
ため、ＦＥＴＱ1 ，ＦＥＴＱ2 をできるだけ離して設け
ることにより、ラッチアップが生じにくい条件としてチ
ップを構成していた。
【００１５】図９は従来の他の一例の断面図を示す。同
図はｎチャネルＦＥＴＱ3 ，Ｑ4 を同一半導体基板２１
上に並設した構成の半導体装置で、例えばＦＥＴＱ3 が
出力回路側のＦＥＴを示し、ＦＥＴＱ4 が内部回路側が
ＦＥＴを示す。
図はｎチャネルＦＥＴＱ3 ，Ｑ4 を同一半導体基板２１
上に並設した構成の半導体装置で、例えばＦＥＴＱ3 が
出力回路側のＦＥＴを示し、ＦＥＴＱ4 が内部回路側が
ＦＥＴを示す。
【００１６】従来のこの種の半導体装置ではＦＥＴ
Ｑ3 ，Ｑ4 はｐ型の導電型の半導体基板２１上にｎ型の
不純物（例えば、Ｐ：リン）を注入して、ソース領域２
３，２３、及びドレイン領域２４，１５を形成すると共
に絶縁層２６，２７を介してゲート電極２８，２９を形
成してなる。
Ｑ3 ，Ｑ4 はｐ型の導電型の半導体基板２１上にｎ型の
不純物（例えば、Ｐ：リン）を注入して、ソース領域２
３，２３、及びドレイン領域２４，１５を形成すると共
に絶縁層２６，２７を介してゲート電極２８，２９を形
成してなる。
【００１７】また、半導体基板２１にはＦＥＴＱ3 ，Ｑ
4 夫々に高濃度層ｐ型領域３０，３１が形成され、この
高濃度ｐ型領域３０，３１により半導体基板２１に基準
電圧Ｖｓｓ1 ，Ｖｓｓ2 を印加していた。
4 夫々に高濃度層ｐ型領域３０，３１が形成され、この
高濃度ｐ型領域３０，３１により半導体基板２１に基準
電圧Ｖｓｓ1 ，Ｖｓｓ2 を印加していた。
【００１８】図１０は従来の一例の等価回路図を示す。
【００１９】このような半導体装置では図１０に示すよ
うに寄生的に抵抗Ｒ3 が発生し、この抵抗Ｒ3 を介して
ＦＥＴＱ3 ，Ｑ4 が接続されていた。
うに寄生的に抵抗Ｒ3 が発生し、この抵抗Ｒ3 を介して
ＦＥＴＱ3 ，Ｑ4 が接続されていた。
【００２０】
【発明が解決しようとする課題】しかるに、従来の一例
の半導体装置ではラッチアップ現象を防止するのにＦＥ
ＴＱ1 ，Ｑ2 を分離して形成しなければならないため、
チップの集積度を向上することができない等の問題点が
あった。
の半導体装置ではラッチアップ現象を防止するのにＦＥ
ＴＱ1 ，Ｑ2 を分離して形成しなければならないため、
チップの集積度を向上することができない等の問題点が
あった。
【００２１】また、従来の他の一例では図１０に示すよ
うに抵抗ｒ3 を介してＦＥＴＱ3 ，Ｑ4 が接続されてい
たため、ＦＥＴＱ3 のスイッチングによりＦＥＴＱ3 に
接続された寄生の誘導成分Ｌ1 及び、寄生容量成分Ｃ1
により、接地電圧ラインにパルス状のノイズが乗り、Ｆ
ＥＴＱ4 の接地電圧ラインの電圧Ｖｓｓ1 が変動し、内
部回路のラッチアップを引き起こしたり、回路誤動作さ
せてしまう等の問題点があった。
うに抵抗ｒ3 を介してＦＥＴＱ3 ，Ｑ4 が接続されてい
たため、ＦＥＴＱ3 のスイッチングによりＦＥＴＱ3 に
接続された寄生の誘導成分Ｌ1 及び、寄生容量成分Ｃ1
により、接地電圧ラインにパルス状のノイズが乗り、Ｆ
ＥＴＱ4 の接地電圧ラインの電圧Ｖｓｓ1 が変動し、内
部回路のラッチアップを引き起こしたり、回路誤動作さ
せてしまう等の問題点があった。
【００２２】本発明は上記の点に鑑みてなされたもの
で、ノイズ、ラッチアップを低減しつつ、高集積化、高
速化を可能とする半導体装置を提供することを目的とす
る。
で、ノイズ、ラッチアップを低減しつつ、高集積化、高
速化を可能とする半導体装置を提供することを目的とす
る。
【００２３】
【課題を解決するための手段】請求項１は第１の導電型
のチャネルを持つ第１のトランジスタと、第１の導電型
とは逆の導電型の第２の導電型のチャネルを持つ第２の
トランジスタとを第１の導電型の半導体基板上に並設し
てなる半導体装置において、前記半導体基板上に設けら
れた前記第２の導電型の第１のウェル領域上に前記第１
のトランジスタを形成すると共に、前記半導体基板上の
前記第１のトランジスタが形成された前記第１のウェル
領域とは別の領域に、前記第２の導電型の第２のウェル
領域を形成し、第２のウェル領域内に前記第１の導電型
の第３のウェル領域を形成し、第３のウェル領域上に前
記第２のトランジスタを形成してなる。
のチャネルを持つ第１のトランジスタと、第１の導電型
とは逆の導電型の第２の導電型のチャネルを持つ第２の
トランジスタとを第１の導電型の半導体基板上に並設し
てなる半導体装置において、前記半導体基板上に設けら
れた前記第２の導電型の第１のウェル領域上に前記第１
のトランジスタを形成すると共に、前記半導体基板上の
前記第１のトランジスタが形成された前記第１のウェル
領域とは別の領域に、前記第２の導電型の第２のウェル
領域を形成し、第２のウェル領域内に前記第１の導電型
の第３のウェル領域を形成し、第３のウェル領域上に前
記第２のトランジスタを形成してなる。
【００２４】
【作用】請求項１によれば、第１のトランジスタは第１
の導電型を持ち、第２の導電型の第１のウェル領域に形
成されている。
の導電型を持ち、第２の導電型の第１のウェル領域に形
成されている。
【００２５】また、第２のトランジスタは第２の導電型
のチャネルを持ち、第１の導電型の第３のウェル領域に
形成されている。
のチャネルを持ち、第１の導電型の第３のウェル領域に
形成されている。
【００２６】第１のウェル領域は第１の導電型の半導体
基板上に形成されている。第３のウェル領域は第２の導
電型の第２のウェル領域内に形成される。また、第２の
ウェル領域内は第１の導電型の半導体基板上に形成され
る。
基板上に形成されている。第３のウェル領域は第２の導
電型の第２のウェル領域内に形成される。また、第２の
ウェル領域内は第１の導電型の半導体基板上に形成され
る。
【００２７】このため、第１のトランジスタと第２のト
ランジスタによる寄生トランジスタが互いに直接接続さ
れることがない。したがって、ラッチアップ現象が発生
しにくくなる。
ランジスタによる寄生トランジスタが互いに直接接続さ
れることがない。したがって、ラッチアップ現象が発生
しにくくなる。
【００２８】
【実施例】図１は本発明の第１実施例の断面図を示す。
同図中、４１は半導体基板を示す。半導体基板４１はシ
リコン（Ｓｉ）等の半導体基板にｐ型の不純物（例え
ば；ホウ素）が低濃度に注入されたｐ型の導電型を有す
る半導体基板である。半導体基板４１は接地電圧Ｖｓｓ
に接続される。
同図中、４１は半導体基板を示す。半導体基板４１はシ
リコン（Ｓｉ）等の半導体基板にｐ型の不純物（例え
ば；ホウ素）が低濃度に注入されたｐ型の導電型を有す
る半導体基板である。半導体基板４１は接地電圧Ｖｓｓ
に接続される。
【００２９】４２は第１のウェル領域であるｎウェル領
域を示す。ｎウェル領域４２は半導体基板４１にイオン
打込み等によりｎ型の不純物（例えばＰ：リン）を注入
してなり、ｎ型の導電型に形成される。
域を示す。ｎウェル領域４２は半導体基板４１にイオン
打込み等によりｎ型の不純物（例えばＰ：リン）を注入
してなり、ｎ型の導電型に形成される。
【００３０】ｎウェル領域４２にはｐチャネルのＭＯＳ
型ＦＥＴ（電界効果トランジスタ）Ｑ5 が形成される。
型ＦＥＴ（電界効果トランジスタ）Ｑ5 が形成される。
【００３１】ｎウェル領域４２にイオン打込み等により
Ｐ型の不純物（例えばＢ：ホウ素）を注入することによ
りｐ型のソース領域４３及びドレイン領域４４が形成さ
れると共に、ＳｉＯ2 等の絶縁層４５を介してアルミニ
ウム（Ａｌ）等の導電材よりなるゲート電極４６が形成
することにより第１のトランジスタであるＦＥＴＱ5が
形成される。
Ｐ型の不純物（例えばＢ：ホウ素）を注入することによ
りｐ型のソース領域４３及びドレイン領域４４が形成さ
れると共に、ＳｉＯ2 等の絶縁層４５を介してアルミニ
ウム（Ａｌ）等の導電材よりなるゲート電極４６が形成
することにより第１のトランジスタであるＦＥＴＱ5が
形成される。
【００３２】また、ｎ型ウェル領域４２には高濃度ｎ型
領域４７が形成され、このｎ型領域４７に電源電圧Ｖｃ
ｃを印加することにより、ｎ型ウェル領域４２にバイア
スを印加し、ＦＥＴＱ5 を動作させている。
領域４７が形成され、このｎ型領域４７に電源電圧Ｖｃ
ｃを印加することにより、ｎ型ウェル領域４２にバイア
スを印加し、ＦＥＴＱ5 を動作させている。
【００３３】４８は第２のウェル領域となるｎウェル領
域を示す。ｎウェル領域４８はｎウェル領域４２と同様
にイオン打込み等によりｎ型の不純物（例えばＰ：リ
ン）を半導体基板４１に注入することにより形成され
る。
域を示す。ｎウェル領域４８はｎウェル領域４２と同様
にイオン打込み等によりｎ型の不純物（例えばＰ：リ
ン）を半導体基板４１に注入することにより形成され
る。
【００３４】ｎウェル領域４２内にはさらに第３のウェ
ル領域となるＰウェル領域４９が形成される。
ル領域となるＰウェル領域４９が形成される。
【００３５】ｐウェル領域４９はｎウェル領域１２内に
イオン打込み等によりＰ型の不純物（例えばＢ：ホウ
素）を注入して形成される。
イオン打込み等によりＰ型の不純物（例えばＢ：ホウ
素）を注入して形成される。
【００３６】ｐウェル領域４９上にはｎチャネルのＭＯ
Ｓ型ＦＥＴ（電界効果トランジスタ）Ｑ6 が形成され
る。
Ｓ型ＦＥＴ（電界効果トランジスタ）Ｑ6 が形成され
る。
【００３７】イオン打込み等によりｎ型の不純物（例え
ばＰ：リン）ウェル領域４９上に添加することによりｎ
型ソース領域５０及びｎ型ドレイン領域５１を形成する
と共に、ＳｉＯ2 よりなる絶縁層５２を介してアルミニ
ウム（Ａｌ）等よりなるゲート電極５３を形成すること
により第２トランジスタであるＦＥＴＱ6 が構成され
る。
ばＰ：リン）ウェル領域４９上に添加することによりｎ
型ソース領域５０及びｎ型ドレイン領域５１を形成する
と共に、ＳｉＯ2 よりなる絶縁層５２を介してアルミニ
ウム（Ａｌ）等よりなるゲート電極５３を形成すること
により第２トランジスタであるＦＥＴＱ6 が構成され
る。
【００３８】また、ウェル領域４９には高濃度ｐ型領域
５４が形成され、この高濃度ｐ型領域５４に接地電圧Ｖ
ｓｓを印加することによりｐウェル領域４９をバイアス
し、ＦＥＴＱ6 を動作させる構成とされている。
５４が形成され、この高濃度ｐ型領域５４に接地電圧Ｖ
ｓｓを印加することによりｐウェル領域４９をバイアス
し、ＦＥＴＱ6 を動作させる構成とされている。
【００３９】また、ｎウェル領域４８には高濃度ｎ型領
域５５が形成され、この高濃度ｎ型領域５５が形成に電
源電圧Ｖｃｃを印加し、ｎウェル領域４８をバイアスし
ている。以上により出力回路Ａが構成される。
域５５が形成され、この高濃度ｎ型領域５５が形成に電
源電圧Ｖｃｃを印加し、ｎウェル領域４８をバイアスし
ている。以上により出力回路Ａが構成される。
【００４０】図２は本発明の第１実施例の寄生トランジ
スタを説明するための図を示す。
スタを説明するための図を示す。
【００４１】図１に示すような構造の半導体装置では図
２に示すようにｐｎｐトランジスタＴｒ5 ，Ｔｒ6 ，Ｔ
ｒ7 、ｎｐｎトランジスタＴｒ8 ，Ｔｒ9 ，Ｔｒ10、抵
抗Ｒ 4 ，Ｒ5 ，Ｒ6 ，Ｒ7 等の寄生素子が付与される。
２に示すようにｐｎｐトランジスタＴｒ5 ，Ｔｒ6 ，Ｔ
ｒ7 、ｎｐｎトランジスタＴｒ8 ，Ｔｒ9 ，Ｔｒ10、抵
抗Ｒ 4 ，Ｒ5 ，Ｒ6 ，Ｒ7 等の寄生素子が付与される。
【００４２】図３は本発明の第１実施例の等価回路図を
示す。
示す。
【００４３】図３（Ａ）はＦＥＴＱ5 ，Ｑ6 により構成
される等価回路図を示す。
される等価回路図を示す。
【００４４】ｐチャネルＦＥＴＱ5 はドレインが電源端
子Ｔ1 に接続され、ソースが出力端子Ｔ2 に接続され、
ゲートが入力端子Ｔ3 に接続される。
子Ｔ1 に接続され、ソースが出力端子Ｔ2 に接続され、
ゲートが入力端子Ｔ3 に接続される。
【００４５】また、ｎチャネルＦＥＴＱ6 はドレインが
出力端子Ｔ2 に接続され、ソースが接地端子Ｔ4 に接続
され、ゲートが入力端子Ｔ5 に接続される。
出力端子Ｔ2 に接続され、ソースが接地端子Ｔ4 に接続
され、ゲートが入力端子Ｔ5 に接続される。
【００４６】図３（Ｂ）は寄生トランジスタＴｒ1 〜Ｔ
ｒ6 、寄生の抵抗Ｒ1 〜Ｒ4 により形成される等価回路
図を示す。
ｒ6 、寄生の抵抗Ｒ1 〜Ｒ4 により形成される等価回路
図を示す。
【００４７】ｎウェル領域４８を形成することにり図３
に示すように従来構造の等価回路ｐｎｐトランジスタＴ
ｒ3 、ｎｐｎトランジスタＴｒ10、抵抗Ｒ3 ，Ｒ7 が付
加される。
に示すように従来構造の等価回路ｐｎｐトランジスタＴ
ｒ3 、ｎｐｎトランジスタＴｒ10、抵抗Ｒ3 ，Ｒ7 が付
加される。
【００４８】このため、例えば、基板電圧の変動等によ
り、トランジスタＴｒ8 ，Ｔｒ9 がオンした場合でも抵
抗Ｒ7 にトランジスタＴｒ10はよりベース電位が上昇し
ないためオフのままとなり、したがってトランジスタＴ
ｒ5 ，Ｔｒ6 はオフのままとなる。したがって、ラッチ
アップ現象が生じることはない。
り、トランジスタＴｒ8 ，Ｔｒ9 がオンした場合でも抵
抗Ｒ7 にトランジスタＴｒ10はよりベース電位が上昇し
ないためオフのままとなり、したがってトランジスタＴ
ｒ5 ，Ｔｒ6 はオフのままとなる。したがって、ラッチ
アップ現象が生じることはない。
【００４９】また、何かの要因でトランジスタＴｒ5 ，
Ｔｒ6 がオンしてしまった場合、トランジスタＴｒ10は
オンとなるがトランジスタＴｒ8 ，Ｔｒ9 は抵抗Ｒ5 に
よりオフのままとなり、ラッチアップ現象は生じない。
Ｔｒ6 がオンしてしまった場合、トランジスタＴｒ10は
オンとなるがトランジスタＴｒ8 ，Ｔｒ9 は抵抗Ｒ5 に
よりオフのままとなり、ラッチアップ現象は生じない。
【００５０】このように、ｎウェル領域４８を設けるこ
とによりラッチアップ現象が容易には生じなくなるた
め、ｐチャネルＦＥＴＱ5 とｎチャネルＦＥＴＱ6 とを
近接して設けることができ、したがって、回路の集積度
を向上させることができる。
とによりラッチアップ現象が容易には生じなくなるた
め、ｐチャネルＦＥＴＱ5 とｎチャネルＦＥＴＱ6 とを
近接して設けることができ、したがって、回路の集積度
を向上させることができる。
【００５１】なお、本実施例ではｐ型半導体基板４１上
にｐチャネルＦＥＴＱ5 ，ｎチャネルＦＥＴＱ6 を形成
する場合について説明したが、ｎ型半導体基板上にｐチ
ャネルＦＥＴ及びｎチャネルＦＥＴを形成する場合にも
同様な構成とすることができる。ただし、この場合、第
１実施例のものとはウェル領域の導電型を逆にする必要
がある。
にｐチャネルＦＥＴＱ5 ，ｎチャネルＦＥＴＱ6 を形成
する場合について説明したが、ｎ型半導体基板上にｐチ
ャネルＦＥＴ及びｎチャネルＦＥＴを形成する場合にも
同様な構成とすることができる。ただし、この場合、第
１実施例のものとはウェル領域の導電型を逆にする必要
がある。
【００５２】図４は本発明の第２実施例の断面図を示
す。同図中、図１と同一構成部分には同一符号を付し、
その説明は省略する。本実施例は出力回路Ａに隣接して
内部回路Ｂを並設してなる。
す。同図中、図１と同一構成部分には同一符号を付し、
その説明は省略する。本実施例は出力回路Ａに隣接して
内部回路Ｂを並設してなる。
【００５３】同図中、ＦＥＴＱ6 は出力回路Ａ側の素子
であり、ＦＥＴＱ7 は内部回路Ｂを構成する１つの素子
である。ＦＥＴＱ6 ，Ｑ7 は共に第２のトランジスタで
構成されている。なお、内部回路ＢはＦＥＴＱ7 のみで
はなく、第１のトランジスタとなるＦＥＴ等の他の素子
も含む多数の素子より構成されているが、本実施例では
説明を簡単にするためにＦＥＴＱ7 のみを示す。
であり、ＦＥＴＱ7 は内部回路Ｂを構成する１つの素子
である。ＦＥＴＱ6 ，Ｑ7 は共に第２のトランジスタで
構成されている。なお、内部回路ＢはＦＥＴＱ7 のみで
はなく、第１のトランジスタとなるＦＥＴ等の他の素子
も含む多数の素子より構成されているが、本実施例では
説明を簡単にするためにＦＥＴＱ7 のみを示す。
【００５４】内部回路Ｂは出力回路Ａと同一半導体基板
６１上に近接して形成される。
６１上に近接して形成される。
【００５５】半導体基板６１はシリコン（Ｓｉ）等にｐ
型の不純物（例えばＢ：ホウ素）が添加され、ｐ型の導
電型を有する。
型の不純物（例えばＢ：ホウ素）が添加され、ｐ型の導
電型を有する。
【００５６】内部回路Ｂ側ではＦＥＴＱ7 は半導体基板
４１上にｎ型の不純物（例えばＰ：リン）をイオン打込
み等により添加することによりソース領域６１及びドレ
イン領域６２が形成される。
４１上にｎ型の不純物（例えばＰ：リン）をイオン打込
み等により添加することによりソース領域６１及びドレ
イン領域６２が形成される。
【００５７】ＦＥＴＱ7 のゲート電極６３はＳｉＯ2 等
よりなる絶縁層６４を介して半導体基板４１上に形成さ
れる。
よりなる絶縁層６４を介して半導体基板４１上に形成さ
れる。
【００５８】半導体基板４１は高濃度ｐ型領域６５を介
して接地電位Ｖｓｓ2 が印加される。
して接地電位Ｖｓｓ2 が印加される。
【００５９】４８はｎウェル領域を示す。ｎウェル領域
４８は半導体基板４１上にｎ型の不純物（例えばＰ：リ
ン）をイオン打込み等により添加することにより形成さ
れる。
４８は半導体基板４１上にｎ型の不純物（例えばＰ：リ
ン）をイオン打込み等により添加することにより形成さ
れる。
【００６０】さらに、ｎウェル領域４８内にはｐウェル
領域４９が形成される。
領域４９が形成される。
【００６１】ｐウェル領域４９はｎウェル領域４８にｐ
型の不純物（例えばＢ：ホウ素）をイオン打込み等によ
り添加することにより形成される。
型の不純物（例えばＢ：ホウ素）をイオン打込み等によ
り添加することにより形成される。
【００６２】このｐウェル領域４９内に出力回路Ａのｎ
チャネルＦＥＴＱ6 か形成されている。
チャネルＦＥＴＱ6 か形成されている。
【００６３】ＦＥＴＱ6 はｐウェル領域４９にｎ型の不
純物（例えば：Ｐリン）をイオン打込み等により添加す
ることによりソース領域５０及びドレイン領域５１を形
成し、さらにｐウェル領域４９上にＳｉＯ2 等の絶縁層
５２を介してゲート電極５３を形成することにより構成
されている。
純物（例えば：Ｐリン）をイオン打込み等により添加す
ることによりソース領域５０及びドレイン領域５１を形
成し、さらにｐウェル領域４９上にＳｉＯ2 等の絶縁層
５２を介してゲート電極５３を形成することにより構成
されている。
【００６４】また、ｐウェル領域４９には高濃度ｐ型領
域５４を介して接地電圧Ｖｓｓ2 とは分離された接地電
圧Ｖｓｓ1 が印加され、ｎウェル領域４８には高濃度ｎ
型領域５５を介して電源電圧Ｖｃｃが印加される。
域５４を介して接地電圧Ｖｓｓ2 とは分離された接地電
圧Ｖｓｓ1 が印加され、ｎウェル領域４８には高濃度ｎ
型領域５５を介して電源電圧Ｖｃｃが印加される。
【００６５】以上の構成により半導体基板４１とｎウェ
ル領域４８との間及び、ｐウェル領域４９とｎウェル領
域４８との間にダイオードＤ1 ，Ｄ2 が形成され、ダイ
オードＤ1 ，Ｄ2 は夫々逆方向に電圧がバイアスされる
ことになる。
ル領域４８との間及び、ｐウェル領域４９とｎウェル領
域４８との間にダイオードＤ1 ，Ｄ2 が形成され、ダイ
オードＤ1 ，Ｄ2 は夫々逆方向に電圧がバイアスされる
ことになる。
【００６６】図５は本発明の第２実施例の等価回路図を
示す。
示す。
【００６７】図５に示すように出力回路Ａ側ＦＥＴＱ6
と内部回路Ｂ側ＦＥＴＱ7 とは夫々逆方向にバイアスさ
れたダイオードＤ1 ，Ｄ2 により接続され、互いに分離
された構成となる。
と内部回路Ｂ側ＦＥＴＱ7 とは夫々逆方向にバイアスさ
れたダイオードＤ1 ，Ｄ2 により接続され、互いに分離
された構成となる。
【００６８】これにより、出力回路Ａ側ＦＥＴＱ6 スイ
ッチング時に電源電圧Ｖｃｃに寄生した寄生誘導成分Ｌ
2 、容量成分Ｃ2 により発生するソース電圧の急激な変
動がダイオードＤ2 により半導体基板６１に伝達されな
いため、内部回路ＢのＦＥＴＱ7 に出力回路ＡのＦＥＴ
Ｑ6 の影響を与えることはない。
ッチング時に電源電圧Ｖｃｃに寄生した寄生誘導成分Ｌ
2 、容量成分Ｃ2 により発生するソース電圧の急激な変
動がダイオードＤ2 により半導体基板６１に伝達されな
いため、内部回路ＢのＦＥＴＱ7 に出力回路ＡのＦＥＴ
Ｑ6 の影響を与えることはない。
【００６９】また、逆に内部回路側ＦＥＴＱ7 で発生し
た基板電圧変動はダイオードＤ1 によりＰウェル領域６
８に伝達されることはないため、出力回路ＡのＦＥＴＱ
6 に内部回路ＢのＦＥＴＱ7 の影響を与えない。このた
め、電源ノイズ等による誤動作を低減することができ、
内部回路内でのラッチアップの原因を低減することがで
きる。
た基板電圧変動はダイオードＤ1 によりＰウェル領域６
８に伝達されることはないため、出力回路ＡのＦＥＴＱ
6 に内部回路ＢのＦＥＴＱ7 の影響を与えない。このた
め、電源ノイズ等による誤動作を低減することができ、
内部回路内でのラッチアップの原因を低減することがで
きる。
【００７０】なお、内部回路Ｂを構成するｎチャネルＦ
ＥＴＱ7 は実施例で示したように半導体基板４１上に直
接形成する構造に限ることなく出力回路Ａのｎチャネル
ＦＥＴＱ5 と同様にｎウェル領域４８上に形成されたｐ
ウェル領域４９上に形成する構造としてもよい。また、
ｎチャネルＦＥＴを複数有する場合には両者が混在する
構造であって同様な効果を有する。
ＥＴＱ7 は実施例で示したように半導体基板４１上に直
接形成する構造に限ることなく出力回路Ａのｎチャネル
ＦＥＴＱ5 と同様にｎウェル領域４８上に形成されたｐ
ウェル領域４９上に形成する構造としてもよい。また、
ｎチャネルＦＥＴを複数有する場合には両者が混在する
構造であって同様な効果を有する。
【００７１】
【発明の効果】上述の如く、本発明によれば、同一基板
上にｐチャネルトランジスタとｎチャネルトランジスタ
とを近接して配置してもラッチアップが生じないため、
集積度を上げることができ、高集積化、高速化が実現で
きる等の特長を有する。
上にｐチャネルトランジスタとｎチャネルトランジスタ
とを近接して配置してもラッチアップが生じないため、
集積度を上げることができ、高集積化、高速化が実現で
きる等の特長を有する。
【図１】本発明の第１実施例の断面図である。
【図２】本発明の第１実施例の動作を説明するための図
である。
である。
【図３】本発明の第１実施例の等価回路図である。
【図４】本発明の第２実施例の断面図である。
【図５】本発明の第２実施例の等価回路図である。
【図６】従来の一例の断面図である。
【図７】従来の一例の動作を説明するための図である。
【図８】従来の一例の等価回路図である。
【図９】従来の他の一例の断面図である。
【図１０】従来の他の一例の等価回路図である。
１１ 半導体領域 １２，１８ ｎウェル領域 １９ ｐウェル領域 ３１ 半導体基板 Ｑ5 ｐチャネルＦＥＴ Ｑ6 ｎチャネルＦＥＴ Ｑ7 ｎチャネルＦＥＴ
Claims (7)
- 【請求項１】 第１の導電型のチャネルを持つ第１のト
ランジスタ（Ｑ5 ）と、該第１の導電型とは逆の導電型
の第２の導電型のチャネルを持つ第２のトランジスタ
（Ｑ6 ）とを該第１の導電型の半導体基板（４１）上に
設けてなる半導体装置において、 前記半導体基板（４１）上に設けられた前記第２の導電
型の第１のウェル領域（４２）上に前記第１のトランジ
スタ（Ｑ5 ）を形成すると共に、 前記半導体基板（４１）上の前記第１のトランジスタ
（Ｑ5 ）が形成された前記第１のウェル領域（４２）と
は別の領域に、前記第２の導電型の第２のウェル領域
（４８）を形成し、該第２のウェル領域（４８）内に前
記第１の導電型の第３のウェル領域（４９）を形成し、
該第３のウェル領域（４９）上に前記第２のトランジス
タ（Ｑ6 ）を形成することを特徴とする半導体装置。 - 【請求項２】 前記第２のウェル領域（４８）は前記半
導体基板（４１）及び前記第３のウェル領域（４９）に
対して逆バイアスとなるように電圧が印加されたことを
特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記第１のトランジスタ（Ｑ5 ）のソー
スを第１の電源（Ｖｃｃ）に接続し、前記第２のトラン
ジスタ（Ｑ6 ）のソースを第２の電源（Ｖｓｓ）に接続
し、 前記第１のトランジスタ（Ｑ5 ）のドレインと前記第２
のトランジスタ（Ｑ6）のドレインとを接続し、その接
続点を出力端子とし、 前記第１のトランジスタ（Ｑ5 ）のゲート及び前記第２
のトランジスタ（Ｑ6）のゲートに入力される信号に応
じた出力信号を前記出力端子より得る出力回路（Ａ）を
前記第１のトランジスタ（Ｑ5 ）及び前記第２のトラン
ジスタ（Ｑ6 ）により構成したことを特徴とする請求項
１又は２記載の半導体装置。 - 【請求項４】 複数の前記第１のトランジスタ及び前記
複数の第２のトランジスタのうち、該第１及び第２のト
ランジスタ（Ｑ5 ，Ｑ6 ）よりなる出力回路（Ａ）と、
残りの該第１及び第２のトランジスタよりなる内部回路
（Ｂ）とを同一の半導体基板（４１）上に互いに別領域
に形成してなり、 前記出力回路（Ａ）は前記第１のトランジスタ（Ｑ5 ）
のソースを第１の電源（Ｖｃｃ）に接続し、前記第２の
トランジスタ（Ｑ6 ）のソースを第２の電源（Ｖｓｓ）
に接続し、 前記第１のトランジスタ（Ｑ5 ）のドレインと前記第２
のトランジスタ（Ｑ6）のドレインとを接続し、その接
続点を出力端子とし、 前記第１のトランジスタ（Ｑ5 ）のゲート及び前記第２
のトランジスタ（Ｑ6）のゲートに入力される信号に応
じた出力信号を前記出力端子より得ることを特徴とする
請求項１又は２記載の半導体装置。 - 【請求項５】 前記内部回路（Ｂ）を構成する複数の前
記第２のトランジスタは前記半導体基板（４１）上に直
接形成したことを特徴とする請求項４記載の半導体装
置。 - 【請求項６】 前記内部回路（Ｂ）を構成する複数の前
記第２のトランジスタは前記第３のウェル（４９）上に
形成されたものと、前記半導体基板（４１）上に直接形
成されたものとを有することを特徴とする請求項４記載
の半導体装置。 - 【請求項７】 前記出力回路（Ａ）の第２のトランジス
タ（Ｑ6 ）のソース電源と前記内部回路（Ｂ）の第２の
トランジスタ（Ｑ7 ）のソース電源とを分離することを
特徴とする請求項４乃至６のうちいずれか一項記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4122182A JPH05326862A (ja) | 1992-05-14 | 1992-05-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4122182A JPH05326862A (ja) | 1992-05-14 | 1992-05-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326862A true JPH05326862A (ja) | 1993-12-10 |
Family
ID=14829610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4122182A Withdrawn JPH05326862A (ja) | 1992-05-14 | 1992-05-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326862A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005072566A (ja) * | 2003-08-06 | 2005-03-17 | Sanyo Electric Co Ltd | 半導体装置 |
-
1992
- 1992-05-14 JP JP4122182A patent/JPH05326862A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005072566A (ja) * | 2003-08-06 | 2005-03-17 | Sanyo Electric Co Ltd | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |