JPH0567738A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0567738A JPH0567738A JP22763491A JP22763491A JPH0567738A JP H0567738 A JPH0567738 A JP H0567738A JP 22763491 A JP22763491 A JP 22763491A JP 22763491 A JP22763491 A JP 22763491A JP H0567738 A JPH0567738 A JP H0567738A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体集積回路装置の高集積化を図る。
【構成】 ｐチャネルＭＯＳＱｐ１とバイポーラトラン
ジスタＴｒを有する半導体集積回路装置において、ｐチ
ャネルＭＯＳＱｐ１のドレイン電極１５Ｂとバイポーラ
トランジスタのベース電極１５Ｂとを、同一層のゲート
材１５Ｂで一体に構成し、電気的に接続する。 【効果】 前記ｐチャネルＭＯＳＱｐ１のドレイン領域
１０に接続される電極１５とバイポーラトランジスタＴ
ｒのベース引出し用電極１５を接続するための配線（１
９）が不要になると共に、この配線を接続する際の接続
孔が不要となる。また、この配線が配置されていた領域
に他の配線を設けることができるので、この配線を他の
領域に設ける必要な領域に相当する分、高集積化を図る
ことができる。また、基本ゲート回路の面積を縮小でき
る。
ジスタＴｒを有する半導体集積回路装置において、ｐチ
ャネルＭＯＳＱｐ１のドレイン電極１５Ｂとバイポーラ
トランジスタのベース電極１５Ｂとを、同一層のゲート
材１５Ｂで一体に構成し、電気的に接続する。 【効果】 前記ｐチャネルＭＯＳＱｐ１のドレイン領域
１０に接続される電極１５とバイポーラトランジスタＴ
ｒのベース引出し用電極１５を接続するための配線（１
９）が不要になると共に、この配線を接続する際の接続
孔が不要となる。また、この配線が配置されていた領域
に他の配線を設けることができるので、この配線を他の
領域に設ける必要な領域に相当する分、高集積化を図る
ことができる。また、基本ゲート回路の面積を縮小でき
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、ＭＩＳＦＥＴとバイポーラトランジスタを
有する半導体集積回路装置に適用して有効な技術に関す
るものである。
関し、特に、ＭＩＳＦＥＴとバイポーラトランジスタを
有する半導体集積回路装置に適用して有効な技術に関す
るものである。
【０００２】
【従来の技術】相補型ＭＯＳＦＥＴ（以下、ＣＭＯＳと
いう）とバイポーラトランジスタを有し、マスタースラ
イス方式を採用する半導体集積回路装置が使用されてい
る。この種の技術に関しては、例えば、特開昭６２−１
５９４５６号公報に記載されている。
いう）とバイポーラトランジスタを有し、マスタースラ
イス方式を採用する半導体集積回路装置が使用されてい
る。この種の技術に関しては、例えば、特開昭６２−１
５９４５６号公報に記載されている。
【０００３】前記公報に記載されているように、マスタ
ースライス方式を採用し、論理回路を有する半導体集積
回路装置においては、種々の基本ゲート回路を組み合わ
せることにより、論理回路が構成されている。以下に、
基本ゲート回路の一つである２入力ＮＡＮＤ回路の素子
構造を、図５（従来技術の問題点を説明するための要部
断面図）及び図６（従来技術の問題点を説明するための
要部平面図）の夫々を用いて簡単に説明する。なお、符
号については、後述する実施例と重復するので、一部の
み説明し、その他の説明は省略する。
ースライス方式を採用し、論理回路を有する半導体集積
回路装置においては、種々の基本ゲート回路を組み合わ
せることにより、論理回路が構成されている。以下に、
基本ゲート回路の一つである２入力ＮＡＮＤ回路の素子
構造を、図５（従来技術の問題点を説明するための要部
断面図）及び図６（従来技術の問題点を説明するための
要部平面図）の夫々を用いて簡単に説明する。なお、符
号については、後述する実施例と重復するので、一部の
み説明し、その他の説明は省略する。
【０００４】図５に示すように、前記ＣＭＯＳのうち、
ｐチャネルＭＯＳＱｐ１は、主に、ゲート絶縁膜７、ゲ
ート電極８、ソース領域とドレイン領域を構成する一対
のｐ型半導体領域１０の夫々から構成されている。前記
ソース領域及びドレイン領域を構成する一対のｐ型半導
体領域１０には、夫々、多結晶珪素膜で構成される電極
１５が接続されている。こられの電極１５の夫々には、
配線１９が接続されている。この配線１９は、アルミニ
ウム膜で構成されている。
ｐチャネルＭＯＳＱｐ１は、主に、ゲート絶縁膜７、ゲ
ート電極８、ソース領域とドレイン領域を構成する一対
のｐ型半導体領域１０の夫々から構成されている。前記
ソース領域及びドレイン領域を構成する一対のｐ型半導
体領域１０には、夫々、多結晶珪素膜で構成される電極
１５が接続されている。こられの電極１５の夫々には、
配線１９が接続されている。この配線１９は、アルミニ
ウム膜で構成されている。
【０００５】同図５に示すように、前記ＣＭＯＳのう
ち、ｎチャネルＭＯＳＱｎ１は、主に、ゲート絶縁膜
７、ゲート電極８、ソース領域とドレイン領域を構成す
る一対のｎ型半導体領域９の夫々から構成されている。
前記ソース領域及びドレイン領域を構成する一対のｎ型
半導体領域９には、夫々、多結晶珪素膜で構成される電
極１５が接続されている。これらの電極１５には、配線
１９が接続されている。同図５及び図６に示すように、
前記ｐチャネルＭＯＳＱｐ１のドレイン領域（ｐ型半導
体領域１０の一方）と、前記ｎチャネルＭＯＳＱｎ１の
ソース領域（ｎ型半導体領域９の一方）とは、前記配線
１９を介して接続されている。
ち、ｎチャネルＭＯＳＱｎ１は、主に、ゲート絶縁膜
７、ゲート電極８、ソース領域とドレイン領域を構成す
る一対のｎ型半導体領域９の夫々から構成されている。
前記ソース領域及びドレイン領域を構成する一対のｎ型
半導体領域９には、夫々、多結晶珪素膜で構成される電
極１５が接続されている。これらの電極１５には、配線
１９が接続されている。同図５及び図６に示すように、
前記ｐチャネルＭＯＳＱｐ１のドレイン領域（ｐ型半導
体領域１０の一方）と、前記ｎチャネルＭＯＳＱｎ１の
ソース領域（ｎ型半導体領域９の一方）とは、前記配線
１９を介して接続されている。
【０００６】同図５に示すように、前記バイポーラトラ
ンジスタＴｒは、主に、エミッタ領域を構成するｎ型半
導体領１６、真性ベース領域を構成するｐ型半導体領域
１３、引出し用ベース領域を構成するｐ+型半導体領域
１４、コレクタ領域を構成するｎ-型ウェル領域４、コ
レクタ電位引上げ用のｎ+型半導体領域１１の夫々から
構成されている。前記エミッタ領域を構成するｎ型半導
体領域１６には、多結晶珪素膜で構成される電極１７が
接続されている。前記引出し用ベース領域を構成するｐ
+型半導体領域１４には、多結晶珪素膜で構成される電
極１５Ｂが接続されている。この電極１５Ｂは、前記Ｃ
ＭＯＳのソース領域及びドレイン領域に接続される電極
１５と同一工程で形成される。この電極１５Ｂには、配
線１９が接続されている。前記引出し用ベース領域を構
成するｐ+型導体領域１４に接続される電極１５Ｂと、
前記ｐチャネルＭＯＳＱｐ１のドレイン領域（ｐ型半導
体領域１０の一方）に接続される電極１５とは、同図４
及び図５に示すように、前記配線１９を介して電気的に
接続されている。
ンジスタＴｒは、主に、エミッタ領域を構成するｎ型半
導体領１６、真性ベース領域を構成するｐ型半導体領域
１３、引出し用ベース領域を構成するｐ+型半導体領域
１４、コレクタ領域を構成するｎ-型ウェル領域４、コ
レクタ電位引上げ用のｎ+型半導体領域１１の夫々から
構成されている。前記エミッタ領域を構成するｎ型半導
体領域１６には、多結晶珪素膜で構成される電極１７が
接続されている。前記引出し用ベース領域を構成するｐ
+型半導体領域１４には、多結晶珪素膜で構成される電
極１５Ｂが接続されている。この電極１５Ｂは、前記Ｃ
ＭＯＳのソース領域及びドレイン領域に接続される電極
１５と同一工程で形成される。この電極１５Ｂには、配
線１９が接続されている。前記引出し用ベース領域を構
成するｐ+型導体領域１４に接続される電極１５Ｂと、
前記ｐチャネルＭＯＳＱｐ１のドレイン領域（ｐ型半導
体領域１０の一方）に接続される電極１５とは、同図４
及び図５に示すように、前記配線１９を介して電気的に
接続されている。
【０００７】
【発明が解決しようとする課題】しかしながら、本発明
者は、前記従来技術を検討した結果、以下のような問題
点を見出した。
者は、前記従来技術を検討した結果、以下のような問題
点を見出した。
【０００８】前述のように、前記ｐチャネルＭＯＳＱｐ
１のドレイン領域（ｐ型半導体領域１０の一方）に接続
される電極１５と、バイポーラトランジスタＴｒの引出
し用ベース領域（ｐ+型半導体領域１４）に接続される
電極１５Ｂとの間は、前記配線１９を介して接続されて
いる。このため、この配線１９が設けられている領域
（前記図６ではＡで示す）に他の配線、例えば、基本ゲ
ート回路間を接続する配線を設けることができなくな
る。従って、他の配線を前記配線１９を迂回させて領域
Ａ以外の領域に配置する必要があり、迂回させて配置し
た領域に相当する分、半導体集積回路装置の集積度が低
下するという問題があった。
１のドレイン領域（ｐ型半導体領域１０の一方）に接続
される電極１５と、バイポーラトランジスタＴｒの引出
し用ベース領域（ｐ+型半導体領域１４）に接続される
電極１５Ｂとの間は、前記配線１９を介して接続されて
いる。このため、この配線１９が設けられている領域
（前記図６ではＡで示す）に他の配線、例えば、基本ゲ
ート回路間を接続する配線を設けることができなくな
る。従って、他の配線を前記配線１９を迂回させて領域
Ａ以外の領域に配置する必要があり、迂回させて配置し
た領域に相当する分、半導体集積回路装置の集積度が低
下するという問題があった。
【０００９】本発明の目的は、ＭＩＳＦＥＴとバイポー
ラトランジスタを有する半導体集積回路装置において、
高集積化を図ることが可能な技術を提供することにあ
る。
ラトランジスタを有する半導体集積回路装置において、
高集積化を図ることが可能な技術を提供することにあ
る。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１２】（１）同一基板に、ＭＩＳＦＥＴとバイポ
ーラトランジスタとを有する半導体集積回路装置におい
て、前記ＭＩＳＦＥＴのソース領域又はドレイン領域に
自己整合で接続され、かつ、ゲート材で構成される電
極、及び前記バイポーラトランジスタのベース領域に接
続される電極の夫々を、同一層のゲート材で一体に構成
し、かつ、電気的に接続する。
ーラトランジスタとを有する半導体集積回路装置におい
て、前記ＭＩＳＦＥＴのソース領域又はドレイン領域に
自己整合で接続され、かつ、ゲート材で構成される電
極、及び前記バイポーラトランジスタのベース領域に接
続される電極の夫々を、同一層のゲート材で一体に構成
し、かつ、電気的に接続する。
【００１３】（２）前記ＭＩＳＦＥＴとバイポーラトラ
ンジスタの夫々は、マスタースライス方式を採用する半
導体集積回路装置の基本ゲート回路を構成する。
ンジスタの夫々は、マスタースライス方式を採用する半
導体集積回路装置の基本ゲート回路を構成する。
【００１４】
【作用】前述した手段（１）によれば、前記ＭＩＳＦＥ
Ｔのソース領域またはドレイン領域に接続される電極
と、バイポーラトランジスタのベース領域に接続される
電極との間を接続するための配線は不要になる。従っ
て、この不要になった配線を設けていた領域に相当する
分、半導体集積回路装置の高集積化を図ることができ
る。
Ｔのソース領域またはドレイン領域に接続される電極
と、バイポーラトランジスタのベース領域に接続される
電極との間を接続するための配線は不要になる。従っ
て、この不要になった配線を設けていた領域に相当する
分、半導体集積回路装置の高集積化を図ることができ
る。
【００１５】また、ソース領域或いはドレイン領域に接
続される電極と配線との接続孔、またはベース領域に接
続される電極と配線との接続孔のうち、いずれか一方が
不要になるので、この接続孔を設ける領域に相当する
分、半導体集積回路装置の高集積化を図ることができ
る。
続される電極と配線との接続孔、またはベース領域に接
続される電極と配線との接続孔のうち、いずれか一方が
不要になるので、この接続孔を設ける領域に相当する
分、半導体集積回路装置の高集積化を図ることができ
る。
【００１６】前述した手段（２）によれば、不要になっ
た配線を設けていた領域に相当する分、及び接続孔の一
方を設けていた領域に相当する分、基本ゲート回路が縮
小されるので、半導体集積回路装置の高集積化を図るこ
とができる。
た配線を設けていた領域に相当する分、及び接続孔の一
方を設けていた領域に相当する分、基本ゲート回路が縮
小されるので、半導体集積回路装置の高集積化を図るこ
とができる。
【００１７】また、前記不要になった配線を設けていた
領域に、他の配線例えば基本ゲート回路間を接続する配
線を設けることができるので、この他の配線を迂回させ
て設けていた領域に相当する分、半導体集積回路装置の
高集積化を図ることができる。
領域に、他の配線例えば基本ゲート回路間を接続する配
線を設けることができるので、この他の配線を迂回させ
て設けていた領域に相当する分、半導体集積回路装置の
高集積化を図ることができる。
【００１８】
【実施例】以下、本発明の一実施例を図面を用いて具体
的に説明する。なお、実施例を説明するための全図にお
いて、同一機能を有するものは、同一符号を付け、その
繰り返しの説明は省略する。
的に説明する。なお、実施例を説明するための全図にお
いて、同一機能を有するものは、同一符号を付け、その
繰り返しの説明は省略する。
【００１９】本発明の実施例の半導体集積回路装置が有
する２入力ＮＡＮＤ回路の構成を、図２（等価回路図）
及び図３（要部平面図）の夫々を用いて説明する。な
お、図３では、第１層目のアルミニウム膜で構成される
配線１９を実線で示し、この配線１９とゲート電極８、
半導体領域、電極１５、電源配線との接続部を×印で示
す。また、第２層目のアルミニウム膜で構成される配線
２０を点線で示し、この配線２０と前記第１層目の配線
１９との接続部を○印で示す。
する２入力ＮＡＮＤ回路の構成を、図２（等価回路図）
及び図３（要部平面図）の夫々を用いて説明する。な
お、図３では、第１層目のアルミニウム膜で構成される
配線１９を実線で示し、この配線１９とゲート電極８、
半導体領域、電極１５、電源配線との接続部を×印で示
す。また、第２層目のアルミニウム膜で構成される配線
２０を点線で示し、この配線２０と前記第１層目の配線
１９との接続部を○印で示す。
【００２０】図２に示すように、回路の入力として、入
力端子Ｉ１、Ｉ２の夫々が設けられている。なお、図３
では、これらの入力端子Ｉ１，Ｉ２は図示していない。
力端子Ｉ１、Ｉ２の夫々が設けられている。なお、図３
では、これらの入力端子Ｉ１，Ｉ２は図示していない。
【００２１】前記入力端子Ｉ１には、入力段ｐチャネル
ＭＩＳＦＥＴＱｐ１、ｎチャネルＭＩＳＦＥＴＱｎ１、
ｎチャネルＭＩＳＦＥＴＱｎ２の夫々のゲート電極８が
接続されている。これらのゲート電極８間は、第１層目
の配線１９により接続されている。
ＭＩＳＦＥＴＱｐ１、ｎチャネルＭＩＳＦＥＴＱｎ１、
ｎチャネルＭＩＳＦＥＴＱｎ２の夫々のゲート電極８が
接続されている。これらのゲート電極８間は、第１層目
の配線１９により接続されている。
【００２２】前記入力段ｐチャネルＭＩＳＦＥＴＱｐ１
のソース領域は、配線１９を介して、電源電圧Ｖddに接
続されている。この電源電圧Ｖddを供給する配線は、第
１層目の配線で構成されている。この入力段ｐチャネル
ＭＩＳＦＥＴＱｐ１のドレイン領域は、配線１９を介し
てｎチャネルＭＩＳＦＥＴＱｎ１のドレイン領域に接続
され、また、出力段のバイポーラトランジスタＴｒのベ
ース電極１５Ｂに接続されている。
のソース領域は、配線１９を介して、電源電圧Ｖddに接
続されている。この電源電圧Ｖddを供給する配線は、第
１層目の配線で構成されている。この入力段ｐチャネル
ＭＩＳＦＥＴＱｐ１のドレイン領域は、配線１９を介し
てｎチャネルＭＩＳＦＥＴＱｎ１のドレイン領域に接続
され、また、出力段のバイポーラトランジスタＴｒのベ
ース電極１５Ｂに接続されている。
【００２３】前記ｎチャネルＭＩＳＦＥＴＱｎ１のドレ
イン領域は、配線１９を介して、ｐチャネルＭＩＳＦＥ
ＴＱｐ３のソース領域に接続されている。このｎチャネ
ルＭＩＳＦＥＴＱｎ３のゲート電極８は、配線１９を介
して、接地電圧Ｖssに接続されている。この接地電圧Ｖ
ssを供給する配線は、第１層目の配線で構成されてい
る。
イン領域は、配線１９を介して、ｐチャネルＭＩＳＦＥ
ＴＱｐ３のソース領域に接続されている。このｎチャネ
ルＭＩＳＦＥＴＱｎ３のゲート電極８は、配線１９を介
して、接地電圧Ｖssに接続されている。この接地電圧Ｖ
ssを供給する配線は、第１層目の配線で構成されてい
る。
【００２４】入力端子Ｉ２には、ｐチャネルＭＩＳＦＥ
ＴＱｐ２、入力段ｎチャネルＭＩＳＦＥＴＱｎ３、ｎチ
ャネルＭＩＳＦＥＴＱｎ４のゲート電極８が接続されて
いる。これらのゲート電極８間は、配線１９を介して接
続されている。
ＴＱｐ２、入力段ｎチャネルＭＩＳＦＥＴＱｎ３、ｎチ
ャネルＭＩＳＦＥＴＱｎ４のゲート電極８が接続されて
いる。これらのゲート電極８間は、配線１９を介して接
続されている。
【００２５】前記ｐチャネルＭＩＳＦＥＴＱｐ２のソー
ス領域は、配線１９を介して、電源電圧Ｖddに接続され
ている。このｐチャネルＭＩＳＦＥＴＱｐ２のドレイン
領域は、配線１９を介して、前記出力段のバイポーラト
ランジスタＴｒのベース電極１５Ｂに接続されている。
ス領域は、配線１９を介して、電源電圧Ｖddに接続され
ている。このｐチャネルＭＩＳＦＥＴＱｐ２のドレイン
領域は、配線１９を介して、前記出力段のバイポーラト
ランジスタＴｒのベース電極１５Ｂに接続されている。
【００２６】前記入力段のｎチャネルＭＩＳＦＥＴＱｎ
３のドレイン領域は、前記配線１９を介して接地電圧Ｖ
ssに接続されている。この入力段のｎチャネルＭＩＳＦ
ＥＴＱｎ３のドレイン領域は、前記ｎチャネルＭＩＳＦ
ＥＴＱｎ１のソース領域と一体に構成され、電気的に接
続されている。
３のドレイン領域は、前記配線１９を介して接地電圧Ｖ
ssに接続されている。この入力段のｎチャネルＭＩＳＦ
ＥＴＱｎ３のドレイン領域は、前記ｎチャネルＭＩＳＦ
ＥＴＱｎ１のソース領域と一体に構成され、電気的に接
続されている。
【００２７】前記ｎチャネルＭＩＳＦＥＴＱｎ４のソー
ス領域は、配線１９を介して、接地電圧Ｖssに接続され
ている。このｎチャネルＭＩＳＦＥＴＱｎ４のドレイン
領域は、前記ｎチャネルＭＩＳＦＥＴＱｎ２のソース領
域と一体に構成され、電気的に接続されている。
ス領域は、配線１９を介して、接地電圧Ｖssに接続され
ている。このｎチャネルＭＩＳＦＥＴＱｎ４のドレイン
領域は、前記ｎチャネルＭＩＳＦＥＴＱｎ２のソース領
域と一体に構成され、電気的に接続されている。
【００２８】前記出力段のバイポーラトランジスタＴｒ
のエミッタ電極１７は、配線１９を介して、電源電圧Ｖ
ddに接続されている。
のエミッタ電極１７は、配線１９を介して、電源電圧Ｖ
ddに接続されている。
【００２９】出力端子Ｏには、出力段バイポーラトラン
ジスタＴｒのコレクタ電極１９、ｐチャネルＭＩＳＦＥ
ＴＱｐ３のドレイン領域、ｎチャネルＭＩＳＦＥＱｎ２
のドレイン領域の夫々が接続されている。なお、図で
は、出力端子Ｏは図示していない。
ジスタＴｒのコレクタ電極１９、ｐチャネルＭＩＳＦＥ
ＴＱｐ３のドレイン領域、ｎチャネルＭＩＳＦＥＱｎ２
のドレイン領域の夫々が接続されている。なお、図で
は、出力端子Ｏは図示していない。
【００３０】前記ｐチャネルＭＩＳＦＥＴＱｐ３のドレ
イン領域と前記コレクタ電極１９との間は、配線１９，
２０を介して電気的に接続されている。前記配線２０
は、第２層目の配線で構成されている。
イン領域と前記コレクタ電極１９との間は、配線１９，
２０を介して電気的に接続されている。前記配線２０
は、第２層目の配線で構成されている。
【００３１】前記ｎチャネルＭＩＳＦＥＴＱｎ２のドレ
イン領域は、配線１９を介して、前記ｐチャネルＭＩＳ
ＦＥＴＱｐ３のドレイン領域に接続されると共に、この
ｐチャネルＭＩＳＦＥＴＱｐ３のドレイン領域、配線１
９，２０の夫々を介して前記出力段のバイポーラトラン
ジスタＴｒのコレクタ電極１９に接続されている。
イン領域は、配線１９を介して、前記ｐチャネルＭＩＳ
ＦＥＴＱｐ３のドレイン領域に接続されると共に、この
ｐチャネルＭＩＳＦＥＴＱｐ３のドレイン領域、配線１
９，２０の夫々を介して前記出力段のバイポーラトラン
ジスタＴｒのコレクタ電極１９に接続されている。
【００３２】次に、前記２入力ＮＡＮＤ回路を構成する
素子のうち、出力段のバイポーラトランジスタＴｒ、入
力段のｐチャネルＭＩＳＦＥＴＱｐ１、ｎチャネルＭＩ
ＳＦＥＴＱｎ１の夫々の構成を、図１（要部断面図）を
用いて説明する。
素子のうち、出力段のバイポーラトランジスタＴｒ、入
力段のｐチャネルＭＩＳＦＥＴＱｐ１、ｎチャネルＭＩ
ＳＦＥＴＱｎ１の夫々の構成を、図１（要部断面図）を
用いて説明する。
【００３３】図１に示すように、本実施例の半導体集積
回路装置は、ｐ-型半導体基板１を主体に構成されてい
る。このｐ-型半導体基板１は、例えば、単結晶珪素で
構成されている。
回路装置は、ｐ-型半導体基板１を主体に構成されてい
る。このｐ-型半導体基板１は、例えば、単結晶珪素で
構成されている。
【００３４】前記ｐ-型半導体基板１の主面上には、ｎ-
型エピタキシャル層が設けられている。このｎ-型エピ
タキシャル層と前記ｐ-型半導体基板１との界面付近に
は、ｎ+型埋込み半導体領域２、ｐ+型埋込み半導体領域
３の夫々が設けられている。前記ｎ+型埋込み半導体領
域２上には、ｎ-型ウェル領域４が設けられている。前
記ｐ+型埋込み半導体領域３上には、ｐ-型ウェル領域５
が設けられている。前記ｎ-型ウェル領域４及びｐ-型ウ
ェル領域５の夫々の非活性領域の主面部には、素子間分
離絶縁膜６が設けられている。この素子間分離絶縁膜６
は、例えば、酸化珪素膜で構成されている。
型エピタキシャル層が設けられている。このｎ-型エピ
タキシャル層と前記ｐ-型半導体基板１との界面付近に
は、ｎ+型埋込み半導体領域２、ｐ+型埋込み半導体領域
３の夫々が設けられている。前記ｎ+型埋込み半導体領
域２上には、ｎ-型ウェル領域４が設けられている。前
記ｐ+型埋込み半導体領域３上には、ｐ-型ウェル領域５
が設けられている。前記ｎ-型ウェル領域４及びｐ-型ウ
ェル領域５の夫々の非活性領域の主面部には、素子間分
離絶縁膜６が設けられている。この素子間分離絶縁膜６
は、例えば、酸化珪素膜で構成されている。
【００３５】前記出力段のバイポーラトランジスタＴｒ
は、前記素子間分離絶縁膜６で周囲を規定された領域内
において、前記ｎ-型ウェル領域４の主面部に設けられ
ている。このバイポーラトランジスタＴｒは、主に、エ
ミッタ領域を構成するｎ型半導体領域１６、ベース領域
を構成するｐ型半導体領域１３、コレクタ領域を構成す
るｎ-型ウェル領域４の夫々から構成されている。
は、前記素子間分離絶縁膜６で周囲を規定された領域内
において、前記ｎ-型ウェル領域４の主面部に設けられ
ている。このバイポーラトランジスタＴｒは、主に、エ
ミッタ領域を構成するｎ型半導体領域１６、ベース領域
を構成するｐ型半導体領域１３、コレクタ領域を構成す
るｎ-型ウェル領域４の夫々から構成されている。
【００３６】前記エミッタ領域を構成するｎ型半導体領
域１３は、前記ｎ-型ウェル領域４の主面部に設けられ
ている。このｎ型半導体領域１３には、エミッタ電極１
７が接続されている。この電極１７は、例えば、多結晶
珪素膜で構成されている。この電極１７は、第３層目の
ゲート材形成工程で形成される。
域１３は、前記ｎ-型ウェル領域４の主面部に設けられ
ている。このｎ型半導体領域１３には、エミッタ電極１
７が接続されている。この電極１７は、例えば、多結晶
珪素膜で構成されている。この電極１７は、第３層目の
ゲート材形成工程で形成される。
【００３７】前記ベース領域を構成するｐ型半導体領域
１３は、前記エミッタ領域を構成するｎ型半導体領域１
６の下において、前記ｎ-型ウェル領域４の主面部に設
けられている。このｐ型半導体領域１３は、真性ベース
領域を構成する。このｎ型半導体領域１３の周囲におい
て、前記ｎ-型ウェル領域４の主面部には、前記ｐ型半
導体領域１３と一体に構成されるｐ+型半導体領１４が
設けられている。このｐ+型半導体領域１４は、引出き
用（グラフト）ベース領域を構成する。このｐ+型半導
体領域１４には、電極１５Ｂが接続されている。この電
極１５Ｂは、例えば、多結晶珪素膜で構成されている。
また、この電極１５Ｂは、第２層目のゲート材形成工程
で形成される。
１３は、前記エミッタ領域を構成するｎ型半導体領域１
６の下において、前記ｎ-型ウェル領域４の主面部に設
けられている。このｐ型半導体領域１３は、真性ベース
領域を構成する。このｎ型半導体領域１３の周囲におい
て、前記ｎ-型ウェル領域４の主面部には、前記ｐ型半
導体領域１３と一体に構成されるｐ+型半導体領１４が
設けられている。このｐ+型半導体領域１４は、引出き
用（グラフト）ベース領域を構成する。このｐ+型半導
体領域１４には、電極１５Ｂが接続されている。この電
極１５Ｂは、例えば、多結晶珪素膜で構成されている。
また、この電極１５Ｂは、第２層目のゲート材形成工程
で形成される。
【００３８】前記コレクタ領域を構成するｎ-型ウェル
領域４には、ｎ+型埋込み半導体領域２、コレクタ電位
引上げ用のｎ+型半導体領域１１の夫々を介して、配線
１９が接続されている。この配線１９は、例えば、アル
ミニウム膜で構成されている。この配線１９と前記電極
１５，１７との間には、層間絶縁膜１８が設けられてい
る。この層間絶縁膜１８は、例えば、酸化珪素膜を主体
に構成されている。
領域４には、ｎ+型埋込み半導体領域２、コレクタ電位
引上げ用のｎ+型半導体領域１１の夫々を介して、配線
１９が接続されている。この配線１９は、例えば、アル
ミニウム膜で構成されている。この配線１９と前記電極
１５，１７との間には、層間絶縁膜１８が設けられてい
る。この層間絶縁膜１８は、例えば、酸化珪素膜を主体
に構成されている。
【００３９】前記ｐチャネルＭＩＳＦＥＴＱｐ１は、素
子間分離絶縁膜６で周囲を規定された領域内において、
ｎ-型ウェル領域４の主面部に設けられている。このｐ
チャネルＭＩＳＦＥＴＱｐ１は、主に、ゲート絶縁膜
７、ゲート電極８、ソース領域とドレイン領域を構成す
る一対のｐ型半導体領域１０の夫々から構成されてい
る。
子間分離絶縁膜６で周囲を規定された領域内において、
ｎ-型ウェル領域４の主面部に設けられている。このｐ
チャネルＭＩＳＦＥＴＱｐ１は、主に、ゲート絶縁膜
７、ゲート電極８、ソース領域とドレイン領域を構成す
る一対のｐ型半導体領域１０の夫々から構成されてい
る。
【００４０】前記ゲート絶縁膜７は、前記ｎ-型ウェル
領域４の主面部に設けられている。このゲート絶縁膜７
は、例えば、酸化珪素膜で構成されている。
領域４の主面部に設けられている。このゲート絶縁膜７
は、例えば、酸化珪素膜で構成されている。
【００４１】前記ゲート電極８は、前記ゲート絶縁膜７
上に設けられている。このゲート電極８は、例えば、多
結晶珪素膜で構成されている。このゲート電極８は、第
１層目のゲート材形成工程で形成される。
上に設けられている。このゲート電極８は、例えば、多
結晶珪素膜で構成されている。このゲート電極８は、第
１層目のゲート材形成工程で形成される。
【００４２】前記ソース領域及びドレイン領域を構成す
る一対のｐ型半導体領域１０は、前記ｎ-型ウェル領域
４の主面部において、前記ゲート電極８の側部に設けら
れている。この一対のｐ型半導体領域１０には、電極１
５が接続されている。これらの電極１５は、例えば、多
結晶珪素膜で構成されている。この電極１５は、第２層
目のゲート材形成工程で形成される。これらの電極１５
には、配線１９が接続されている。この一対のｐ型半導
体領域１０の一方（ドレイン領域）に接続される電極１
５Ｂは、前記出力段のバイポーラトランジスタＴｒの引
出し用ベース領域（ｐ+型半導体領域１４）に接続され
る電極１５Ｂと一体に構成され、両者間を電気的に接続
している。
る一対のｐ型半導体領域１０は、前記ｎ-型ウェル領域
４の主面部において、前記ゲート電極８の側部に設けら
れている。この一対のｐ型半導体領域１０には、電極１
５が接続されている。これらの電極１５は、例えば、多
結晶珪素膜で構成されている。この電極１５は、第２層
目のゲート材形成工程で形成される。これらの電極１５
には、配線１９が接続されている。この一対のｐ型半導
体領域１０の一方（ドレイン領域）に接続される電極１
５Ｂは、前記出力段のバイポーラトランジスタＴｒの引
出し用ベース領域（ｐ+型半導体領域１４）に接続され
る電極１５Ｂと一体に構成され、両者間を電気的に接続
している。
【００４３】前記ｎチャネルＭＩＳＦＥＴＱｎ１は、素
子間分離絶縁膜６で周囲を規定された領域内において、
ｐ-型ウェル領域５の主面部に設けられている。このｎ
チャネルＭＩＳＦＥＴＱｎ１は、主に、ゲート絶縁膜
７、ゲート電極８、ソース領域とドレイン領域を構成す
る一対のｎ型半導体領域９の夫々から構成されている。
前記ゲート絶縁膜７は、前記ｐ-型ウェル領域５の主面
部に設けられている。前記ソース領域及びドレイン領域
を構成する一対のｎ型半導体領域９は、前記ｐ-型ウェ
ル領域５の主面部において、前記ゲート電極８の側部に
設けられている。この一対のｎ型半導体領域１０には、
電極１５が接続されている。これらの電極１５には、配
線１９が接続されている。
子間分離絶縁膜６で周囲を規定された領域内において、
ｐ-型ウェル領域５の主面部に設けられている。このｎ
チャネルＭＩＳＦＥＴＱｎ１は、主に、ゲート絶縁膜
７、ゲート電極８、ソース領域とドレイン領域を構成す
る一対のｎ型半導体領域９の夫々から構成されている。
前記ゲート絶縁膜７は、前記ｐ-型ウェル領域５の主面
部に設けられている。前記ソース領域及びドレイン領域
を構成する一対のｎ型半導体領域９は、前記ｐ-型ウェ
ル領域５の主面部において、前記ゲート電極８の側部に
設けられている。この一対のｎ型半導体領域１０には、
電極１５が接続されている。これらの電極１５には、配
線１９が接続されている。
【００４４】以上、説明したように、本実施例１の構成
によれば、前記出力段のバイポーラトランジスタＴｒの
ｐ+型半導体領域１４（引出し用ベース領域）に接続さ
れる電極１５Ｂ及び入力段のｐチャネルＭＩＳＦＥＴＱ
ｐ１のｐ型半導体領域１０の一方（ドレイン領域）に接
続される電極１５Ｂを同一層のゲート材で一体に構成
し、両者間を電気的に接続したことにより、前記ｐ+型
半導体領域１４に接続される電極とｐ型半導体領域１０
に接続される電極との間を接続する配線（１９）は不要
になる。従って、この不要になった配線（１９）を設け
ていた領域に相当する分、半導体集積回路装置の高集積
化を図ることができる。
によれば、前記出力段のバイポーラトランジスタＴｒの
ｐ+型半導体領域１４（引出し用ベース領域）に接続さ
れる電極１５Ｂ及び入力段のｐチャネルＭＩＳＦＥＴＱ
ｐ１のｐ型半導体領域１０の一方（ドレイン領域）に接
続される電極１５Ｂを同一層のゲート材で一体に構成
し、両者間を電気的に接続したことにより、前記ｐ+型
半導体領域１４に接続される電極とｐ型半導体領域１０
に接続される電極との間を接続する配線（１９）は不要
になる。従って、この不要になった配線（１９）を設け
ていた領域に相当する分、半導体集積回路装置の高集積
化を図ることができる。
【００４５】また、出力段のバイポーラトランジスタＴ
ｒのベース領域（ｐ+型半導体領域１４）に接続される
電極１５Ｂと配線１９とを接続するための接続孔が不要
になるので、この接続孔を設ける領域に相当する分、半
導体集積回路装置の高集積化を図ることができる。
ｒのベース領域（ｐ+型半導体領域１４）に接続される
電極１５Ｂと配線１９とを接続するための接続孔が不要
になるので、この接続孔を設ける領域に相当する分、半
導体集積回路装置の高集積化を図ることができる。
【００４６】また、不要になった配線（１９）を設けて
いた領域に相当する分、及びベース領域（ｐ+型半導体
領域１４）に接続される電極１５Ｂと配線１９との接続
孔を設けていた領域に相当する分、２入力ＮＡＮＤ回路
が縮小されるので、半導体集積回路装置の高集積化を図
ることができる。
いた領域に相当する分、及びベース領域（ｐ+型半導体
領域１４）に接続される電極１５Ｂと配線１９との接続
孔を設けていた領域に相当する分、２入力ＮＡＮＤ回路
が縮小されるので、半導体集積回路装置の高集積化を図
ることができる。
【００４７】また、前記不要になった配線（１９）を設
けていた領域に、他の配線例えば、２入力ＮＡＮＤゲー
ト回路間を接続する配線を設けることができるので、こ
の他の配線を迂回させて配置するのに必要な領域に相当
する分、半導体集積回路装置の高集積化を図ることがで
きる。
けていた領域に、他の配線例えば、２入力ＮＡＮＤゲー
ト回路間を接続する配線を設けることができるので、こ
の他の配線を迂回させて配置するのに必要な領域に相当
する分、半導体集積回路装置の高集積化を図ることがで
きる。
【００４８】また、図４（前記図１の要部に相当する領
域の製造工程の一部を示す要部断面図）に示すように、
前記入力段のｐチャネルＭＩＳＦＥＴＱｐ１のドレイン
領域（ｐ型半導体領域１０）に接続される電極１５と、
出力段のバイポーラトランジスタＴｒのベース領域（ｐ
+型半導体領域１４）に接続される電極１５Ｂとを夫々
異なる材料で構成し、両者間を電気的に接続することも
できる。例えば、前記入力段のｐチャネルＭＩＳＦＥＴ
Ｑｐ１のドレイン領域（ｐ型半導体領域１０）に接続さ
れる電極１５をアルミニウム膜で構成し、ベース領域に
接続される電極１５Ｂを多結晶珪素膜で構成することも
できる。
域の製造工程の一部を示す要部断面図）に示すように、
前記入力段のｐチャネルＭＩＳＦＥＴＱｐ１のドレイン
領域（ｐ型半導体領域１０）に接続される電極１５と、
出力段のバイポーラトランジスタＴｒのベース領域（ｐ
+型半導体領域１４）に接続される電極１５Ｂとを夫々
異なる材料で構成し、両者間を電気的に接続することも
できる。例えば、前記入力段のｐチャネルＭＩＳＦＥＴ
Ｑｐ１のドレイン領域（ｐ型半導体領域１０）に接続さ
れる電極１５をアルミニウム膜で構成し、ベース領域に
接続される電極１５Ｂを多結晶珪素膜で構成することも
できる。
【００４９】以上、本発明を実施例にもとづき具体的に
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。
【００５０】前記実施例では、マスタースライス方式を
採用する半導体集積回路装置の２入力ＮＡＮＤ回路を示
したが、本発明は他のＢi−ＣＭＯＳ（バイポーラ−相
補型ＭＩＳＦＥＴ）またはＭＩＳＦＥＴとバイポーラト
ランジスタを有する半導体集積回路装置の他の基本ゲー
ト回路に適用することもできる。
採用する半導体集積回路装置の２入力ＮＡＮＤ回路を示
したが、本発明は他のＢi−ＣＭＯＳ（バイポーラ−相
補型ＭＩＳＦＥＴ）またはＭＩＳＦＥＴとバイポーラト
ランジスタを有する半導体集積回路装置の他の基本ゲー
ト回路に適用することもできる。
【００５１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００５２】半導体集積回路装置において、高集積化を
図ることができる。
図ることができる。
【図１】本発明の実施例１の半導体集積回路装置の要部
断面図。
断面図。
【図２】前記半導体集積回路装置が有する２入力ＮＡＮ
Ｄ回路の等価回路図。
Ｄ回路の等価回路図。
【図３】前記２入力ＮＡＮＤ回路を示す要部平面図。
【図４】本発明の実施例の半導体集積回路装置の他の例
を、製造工程の一部で示す要部断面図。
を、製造工程の一部で示す要部断面図。
【図５】従来技術の問題点を説明するための要部断面
図。
図。
【図６】従来技術の問題点を説明するための要部平面
図。
図。
１…ｐ-型半導体基体１、２…ｎ+型埋込み半導体領域、
３…ｐ+型埋込み半導体領域、４…ｎ-型ウェル領域、５
…ｐ-型ウェル領域、６…素子間分離絶縁膜、７…ゲー
ト絶縁膜、８…ゲート電極、９…ｎ型半導体領域、１０
…ｐ型半導体領域、１１…ｎ+型半導体領域、１２…絶
縁膜、１３…ｐ型半導体領域、１４…ｐ+型半導体領
域、１５，１５Ｂ…電極、１６…ｎ型半導体領域、１７
…電極、１８…層間絶縁膜、１９…配線。
３…ｐ+型埋込み半導体領域、４…ｎ-型ウェル領域、５
…ｐ-型ウェル領域、６…素子間分離絶縁膜、７…ゲー
ト絶縁膜、８…ゲート電極、９…ｎ型半導体領域、１０
…ｐ型半導体領域、１１…ｎ+型半導体領域、１２…絶
縁膜、１３…ｐ型半導体領域、１４…ｐ+型半導体領
域、１５，１５Ｂ…電極、１６…ｎ型半導体領域、１７
…電極、１８…層間絶縁膜、１９…配線。
Claims (2)
- 【請求項１】 同一基板に、ＭＩＳＦＥＴとバイポーラ
トランジスタとを有する半導体集積回路装置において、
前記ＭＩＳＦＥＴのソース領域又はドレイン領域に自己
整合で接続され、かつ、ゲート材で構成される電極、及
び前記バイポーラトランジスタのベース領域に接続され
る電極の夫々を、同一層のゲート材で一体に構成し、か
つ、電気的に接続することを特徴とする半導体集積回路
装置。 - 【請求項２】 前記ＭＩＳＦＥＴとバイポーラトランジ
スタの夫々は、マスタースライス方式を採用する半導体
集積回路装置の基本ゲート回路を構成することを特徴と
する前記請求項１に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22763491A JPH0567738A (ja) | 1991-09-09 | 1991-09-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22763491A JPH0567738A (ja) | 1991-09-09 | 1991-09-09 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0567738A true JPH0567738A (ja) | 1993-03-19 |
Family
ID=16863971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22763491A Pending JPH0567738A (ja) | 1991-09-09 | 1991-09-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0567738A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012056615A1 (ja) * | 2010-10-26 | 2012-05-03 | パナソニック株式会社 | 半導体装置 |
| JP2016522994A (ja) * | 2013-05-16 | 2016-08-04 | ケー．エクランド イノベーション | 絶縁ゲートバイポーラトランジスタ増幅回路 |
-
1991
- 1991-09-09 JP JP22763491A patent/JPH0567738A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012056615A1 (ja) * | 2010-10-26 | 2012-05-03 | パナソニック株式会社 | 半導体装置 |
| US9099447B2 (en) | 2010-10-26 | 2015-08-04 | Socionext Inc. | Semiconductor device |
| US9412757B2 (en) | 2010-10-26 | 2016-08-09 | Socionext Inc. | Semiconductor device |
| US9831271B2 (en) | 2010-10-26 | 2017-11-28 | Socionext Inc. | Semiconductor device |
| US10403644B2 (en) | 2010-10-26 | 2019-09-03 | Socionext Inc. | Semiconductor device |
| JP2016522994A (ja) * | 2013-05-16 | 2016-08-04 | ケー．エクランド イノベーション | 絶縁ゲートバイポーラトランジスタ増幅回路 |
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