JPS62174965A - 集積回路 - Google Patents
集積回路Info
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- JPS62174965A JPS62174965A JP1711286A JP1711286A JPS62174965A JP S62174965 A JPS62174965 A JP S62174965A JP 1711286 A JP1711286 A JP 1711286A JP 1711286 A JP1711286 A JP 1711286A JP S62174965 A JPS62174965 A JP S62174965A
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- Japan
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Links
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- 239000000758 substrate Substances 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 3
- 239000002131 composite material Substances 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 5
- 229920005591 polysilicon Polymers 0.000 abstract description 5
- 230000010354 integration Effects 0.000 abstract description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 abstract 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路に関し、特にノ（イボ−ラドランジス
タとＭＯＳトランジスタとを複合させたいわゆるＢｉ−
ＣＭＯＳ集積回路の７（イボ−ラドランジスｐ 及（Ｊ
ＭＯＳ トランジスタの構造に関する。
タとＭＯＳトランジスタとを複合させたいわゆるＢｉ−
ＣＭＯＳ集積回路の７（イボ−ラドランジスｐ 及（Ｊ
ＭＯＳ トランジスタの構造に関する。
従来、この種のＢｉ−ＣＭＯＳ集積回路（以下Ｂｉ −
ＣＭＯＳ ＩＣと記す。）は、ＭＯＳトランジスタに
よる論理部と、バイボー２トランジスタによる負荷駆動
部とから成シ、例えば第５図の断面構造をもつ。第５図
の構造は、半導体基板１上にそれぞれ別々のＮ 型埋め
込み層２を介して設けられたＮ型エピタキシャル層６に
、Ｐ 型領域８，４５をソース、ドレイン領域とするＰ
チャネルＭＯＳトランジスタと、Ｐ 型領域２５及び低
濃度Ｐ型不純物領域４をベース領域、Ｎ 型不純物領域
３をエミッタ領域とするＮＰＮトランジスタとがそれ＋ ぞｎ形成されており、また、それぞれ別々のＰ型埋め込
み層１２を介して設けられたＰ型頭域１６に、Ｎ 型領
域１８．５５をソース、ドレイン領域とするＮチャネル
ＭＯＳトランジスタと、Ｎ 型領域３５及び低濃度Ｎ型
不純物領域１４をベース領域、Ｐ 型不純物領域１３を
エミッタ領域とするＰＮＰ トランジスタとがそれぞれ
構成されている。
ＣＭＯＳ ＩＣと記す。）は、ＭＯＳトランジスタに
よる論理部と、バイボー２トランジスタによる負荷駆動
部とから成シ、例えば第５図の断面構造をもつ。第５図
の構造は、半導体基板１上にそれぞれ別々のＮ 型埋め
込み層２を介して設けられたＮ型エピタキシャル層６に
、Ｐ 型領域８，４５をソース、ドレイン領域とするＰ
チャネルＭＯＳトランジスタと、Ｐ 型領域２５及び低
濃度Ｐ型不純物領域４をベース領域、Ｎ 型不純物領域
３をエミッタ領域とするＮＰＮトランジスタとがそれ＋ ぞｎ形成されており、また、それぞれ別々のＰ型埋め込
み層１２を介して設けられたＰ型頭域１６に、Ｎ 型領
域１８．５５をソース、ドレイン領域とするＮチャネル
ＭＯＳトランジスタと、Ｎ 型領域３５及び低濃度Ｎ型
不純物領域１４をベース領域、Ｐ 型不純物領域１３を
エミッタ領域とするＰＮＰ トランジスタとがそれぞれ
構成されている。
上述した従来のＢｉ−ＣＭＯ８ＩＣは、バイポーラトラ
ンジスタ部とＭＯＳトランジスタ部とが別々の領域に形
成されているため、集積度の高いＩＣを実現することが
困難でありた。
ンジスタ部とＭＯＳトランジスタ部とが別々の領域に形
成されているため、集積度の高いＩＣを実現することが
困難でありた。
本発明の集積回路は、同一半導体基板上にバイポーラト
ランジスタとＭＯ８）？ンジスタとが形成されてなる複
合型の集積回路において、バイポーラトランジスタを構
成するベース領域とＭＯＳトランジスタを構成するドレ
イン領域とが同一の不純物領域により構成されることを
特徴とする。
ランジスタとＭＯ８）？ンジスタとが形成されてなる複
合型の集積回路において、バイポーラトランジスタを構
成するベース領域とＭＯＳトランジスタを構成するドレ
イン領域とが同一の不純物領域により構成されることを
特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の縦断面図である。
ＮＰＮトランジスタ及びこれを駆動するためのＰ＋
チャネルＭＯ８トランジスタはＰ型基板１上にＮ型埋め
込み層２を介して設けられたＮ型エピタキシャル層６に
形成される。ＮＰＮトランジスタはエミッタ領域となる
Ｎ 型不純物領域３と、ベース領域となる低濃度Ｐ型不
純物領域４及び高濃度Ｐ−型不純物領域５と、コレクタ
領域となるＮ型エピタキシャル層６及びＮ 型埋め込み
層２とから構成される。ベース領域は活性部の低濃度Ｐ
型不純物領域４と電気的接続をはかるための高濃度Ｐ
型領域５とから成る。また、Ｐチャネルトランジスタは
ゲートポリシリコン７、ソース領域となるＰ 型領域８
及びドレイン領域となる高濃度Ｐ 型領域５とで構成さ
れる。上述の通りＮＰＮトランジスタのベース領域とＰ
チャネルトランジスタのドレイン領域は同一の高濃度Ｐ
型領域５を共用している。
込み層２を介して設けられたＮ型エピタキシャル層６に
形成される。ＮＰＮトランジスタはエミッタ領域となる
Ｎ 型不純物領域３と、ベース領域となる低濃度Ｐ型不
純物領域４及び高濃度Ｐ−型不純物領域５と、コレクタ
領域となるＮ型エピタキシャル層６及びＮ 型埋め込み
層２とから構成される。ベース領域は活性部の低濃度Ｐ
型不純物領域４と電気的接続をはかるための高濃度Ｐ
型領域５とから成る。また、Ｐチャネルトランジスタは
ゲートポリシリコン７、ソース領域となるＰ 型領域８
及びドレイン領域となる高濃度Ｐ 型領域５とで構成さ
れる。上述の通りＮＰＮトランジスタのベース領域とＰ
チャネルトランジスタのドレイン領域は同一の高濃度Ｐ
型領域５を共用している。
また、Ｐ型基板１上にＰＷ埋め込み層１２を介して設け
られたＰ型領域１６に形成されるＰＮＰトランジスタと
Ｎチャネルトランジスタの場合も、同様に、高濃度Ｎ
型領域１５がＰＮＰトランジスタのベース領域とＮチャ
ネルトランジスタのドレイン領域とを兼ねている。
られたＰ型領域１６に形成されるＰＮＰトランジスタと
Ｎチャネルトランジスタの場合も、同様に、高濃度Ｎ
型領域１５がＰＮＰトランジスタのベース領域とＮチャ
ネルトランジスタのドレイン領域とを兼ねている。
第１図に示した構造により得られる等価回路を第２図及
び第３図に示す。第２図は第１図のＮＰＮトランジスタ
とＰチャネルＭＯＳトランジスタ部分の等価回路で、第
３図は第１図のＰＮＰトランジスタとＮチャネルＭＯＳ
トランジスタ部分の等価回路である。これらを用い容易
に第４図に示すＢ１−ＣＭＯＳインバータ回路が実現で
きる。
び第３図に示す。第２図は第１図のＮＰＮトランジスタ
とＰチャネルＭＯＳトランジスタ部分の等価回路で、第
３図は第１図のＰＮＰトランジスタとＮチャネルＭＯＳ
トランジスタ部分の等価回路である。これらを用い容易
に第４図に示すＢ１−ＣＭＯＳインバータ回路が実現で
きる。
以上説明したように本発明によれば、バイポーラトラン
ジスタのベース領域とＭＯ８トランジスタのドレイン領
域とを同一の領域で構成することにより、Ｂｉ −０Ｍ
Ｏ３ＩＣの集積度を上げることが出来る効果がある。
ジスタのベース領域とＭＯ８トランジスタのドレイン領
域とを同一の領域で構成することにより、Ｂｉ −０Ｍ
Ｏ３ＩＣの集積度を上げることが出来る効果がある。
なお、実施例ではインバータ回路について述べだが、Ｍ
Ｏ８トランジスタ部を通常の方法で直りＵ又は並列接続
することにより、ＮＡＮＤ機能、ＮＯＲ機能等を有する
回路を容易に構成できることは云うまでもない。
Ｏ８トランジスタ部を通常の方法で直りＵ又は並列接続
することにより、ＮＡＮＤ機能、ＮＯＲ機能等を有する
回路を容易に構成できることは云うまでもない。
第１図は本発明の一実施例の横断面図、第２図は第１図
のＮＰＮ トランジスタとＰチャネルＭＯＳトランジス
タ部分の等価回路図、第３図は第１図のＰＮＰトランジ
スタとＮチャネルＭＯＳトランジスタ部分の等価回路図
、第４図はＢ ｉ −ＣＭＯＳインバータ回路図、第５
図は従来のＢｉ−０ＭＯ８構造の縦断面図である。 １・・・・・・Ｐ型基板、２・・・・・・Ｎ 型埋め込
み層、３・・・・・・Ｎ 型不純物領域、４・・・・・
・低濃度Ｎ型不純物領域、５・・・・・・高濃度Ｐ 型
不純物領域、６・・・・・・Ｎ型エピタキシャル層、７
．１７・・・・・・ゲートポリシリコン、８・・・・・
・Ｐ 型領域、９・・・・・・Ｎ 型ポリシリコン、１
０・・・・・・シリコン酸化膜、１１・・・・・・Ｐ
型子 領域、１２・・・・・・Ｐ 型埋め込み層、１３・・・
・・・Ｐ型不純物領域、１４・・・・・・低濃度Ｎ型不
純物領域、１５・・・・・・高濃度Ｎ 型不Ｆ１４Ｉ物
領域、１６・・・・・・Ｐ型領域、１９・・・・・・Ｐ
型ポリシリコン、２５．４５・・・・・・Ｐ 型領域
、１８，３５．５５・・・・・・Ｎ 型領域。 並 ゛ 代理人 弁理士 内 原 日 ＼Ｎ１聾、ｈ 第２図 茅３図 茅４ 回
のＮＰＮ トランジスタとＰチャネルＭＯＳトランジス
タ部分の等価回路図、第３図は第１図のＰＮＰトランジ
スタとＮチャネルＭＯＳトランジスタ部分の等価回路図
、第４図はＢ ｉ −ＣＭＯＳインバータ回路図、第５
図は従来のＢｉ−０ＭＯ８構造の縦断面図である。 １・・・・・・Ｐ型基板、２・・・・・・Ｎ 型埋め込
み層、３・・・・・・Ｎ 型不純物領域、４・・・・・
・低濃度Ｎ型不純物領域、５・・・・・・高濃度Ｐ 型
不純物領域、６・・・・・・Ｎ型エピタキシャル層、７
．１７・・・・・・ゲートポリシリコン、８・・・・・
・Ｐ 型領域、９・・・・・・Ｎ 型ポリシリコン、１
０・・・・・・シリコン酸化膜、１１・・・・・・Ｐ
型子 領域、１２・・・・・・Ｐ 型埋め込み層、１３・・・
・・・Ｐ型不純物領域、１４・・・・・・低濃度Ｎ型不
純物領域、１５・・・・・・高濃度Ｎ 型不Ｆ１４Ｉ物
領域、１６・・・・・・Ｐ型領域、１９・・・・・・Ｐ
型ポリシリコン、２５．４５・・・・・・Ｐ 型領域
、１８，３５．５５・・・・・・Ｎ 型領域。 並 ゛ 代理人 弁理士 内 原 日 ＼Ｎ１聾、ｈ 第２図 茅３図 茅４ 回
Claims (1)
- 同一半導体基板上にバイポーラトランジスタとＭＯＳト
ランジスタとが形成されてなる複合型の集積回路におい
て、バイポーラトランジスタを構成するベース領域とＭ
ＯＳトランジスタを構成するドレイン領域とが同一の不
純物領域により構成されることを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1711286A JPS62174965A (ja) | 1986-01-28 | 1986-01-28 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1711286A JPS62174965A (ja) | 1986-01-28 | 1986-01-28 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62174965A true JPS62174965A (ja) | 1987-07-31 |
Family
ID=11934947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1711286A Pending JPS62174965A (ja) | 1986-01-28 | 1986-01-28 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62174965A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01123458A (ja) * | 1987-10-06 | 1989-05-16 | Motorola Inc | 相補型バイポーラと相補型ｍｏｓとを組合せた手段およびその製造方法 |
| JPH02162760A (ja) * | 1988-12-15 | 1990-06-22 | Nec Corp | 半導体集積回路 |
| JPH02201952A (ja) * | 1989-01-30 | 1990-08-10 | Toshiba Corp | 半導体集積回路とその製造方法 |
| JPH03256332A (ja) * | 1990-03-06 | 1991-11-15 | Sharp Corp | 縦型バイポーラトランジスタ素子及び該素子を備えたｂｉ―ＣＭＯＳインバータ |
| US5072285A (en) * | 1989-02-23 | 1991-12-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having region for forming complementary field effect transistors and region for forming bipolar transistors |
| US5091760A (en) * | 1989-04-14 | 1992-02-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5176084A (ja) * | 1974-12-26 | 1976-07-01 | Tokyo Shibaura Electric Co | Handotaishusekikairono seizohoho |
| JPS5360582A (en) * | 1976-11-12 | 1978-05-31 | Hitachi Ltd | Semiconductor ingegrated circuit device |
-
1986
- 1986-01-28 JP JP1711286A patent/JPS62174965A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5176084A (ja) * | 1974-12-26 | 1976-07-01 | Tokyo Shibaura Electric Co | Handotaishusekikairono seizohoho |
| JPS5360582A (en) * | 1976-11-12 | 1978-05-31 | Hitachi Ltd | Semiconductor ingegrated circuit device |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01123458A (ja) * | 1987-10-06 | 1989-05-16 | Motorola Inc | 相補型バイポーラと相補型ｍｏｓとを組合せた手段およびその製造方法 |
| JPH02162760A (ja) * | 1988-12-15 | 1990-06-22 | Nec Corp | 半導体集積回路 |
| JPH02201952A (ja) * | 1989-01-30 | 1990-08-10 | Toshiba Corp | 半導体集積回路とその製造方法 |
| US5583363A (en) * | 1989-01-30 | 1996-12-10 | Kabushiki Kaisha Toshiba | Inverter gate circuit of a bi-CMOS structure having common layers between fets and bipolar transistors |
| US5072285A (en) * | 1989-02-23 | 1991-12-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having region for forming complementary field effect transistors and region for forming bipolar transistors |
| US5091760A (en) * | 1989-04-14 | 1992-02-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US5340751A (en) * | 1989-04-14 | 1994-08-23 | Kabushiki Kaisha Toshiba | Method of manufacturing a BiMOS device |
| JPH03256332A (ja) * | 1990-03-06 | 1991-11-15 | Sharp Corp | 縦型バイポーラトランジスタ素子及び該素子を備えたｂｉ―ＣＭＯＳインバータ |
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