JPS5944782B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS5944782B2 JPS5944782B2 JP943180A JP943180A JPS5944782B2 JP S5944782 B2 JPS5944782 B2 JP S5944782B2 JP 943180 A JP943180 A JP 943180A JP 943180 A JP943180 A JP 943180A JP S5944782 B2 JPS5944782 B2 JP S5944782B2
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0711—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors
- H01L27/0716—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with vertical bipolar transistors and diodes, or capacitors, or resistors
Description
【発明の詳細な説明】
この発明は、バイポーラトランジスタ、ダイオードおよ
びＭＯＳ電界効果トランジスタ（以後、ＭＯＳトランジ
スタと称す）を含み、バイポーラトランジスタのベース
領域にダイオードを形成した占有面積が小さくかつ動作
速度の速い半導体集積回路に関するものである。
びＭＯＳ電界効果トランジスタ（以後、ＭＯＳトランジ
スタと称す）を含み、バイポーラトランジスタのベース
領域にダイオードを形成した占有面積が小さくかつ動作
速度の速い半導体集積回路に関するものである。
従来の半導体集積回路は、一般にシリコンウェハ上にＭ
ＯＳトランジスタのみ、あるいはバイポーラトランジス
タのみの単一種類のトランジスタを用いて構成されてい
た。
ＯＳトランジスタのみ、あるいはバイポーラトランジス
タのみの単一種類のトランジスタを用いて構成されてい
た。
ＭＯＳトランジスタは、電圧駆動形の素子であＶ）入力
インピーダンスが高く、素子面積が小さいという利点を
有し、一方電流供給能力が劣るという欠点を有する。従
つて、ＭＯＳトランジスタを用いた集積回路には、集積
密度が人きく、低消費電力であるが、動作速度が遅いと
いう特徴がある。一方、バィポーラトラ／ジスタは、電
流、駆動形の素子であり、電流供給能力が入きいという
欠点を有するが、素子面積が宍きく、入力インピーダン
スはＭＯＳトランジスタ程高くないという欠点を有する
。それ故、バイポーラトランジスタの集積回路には、動
作速度は速いが、集積密度が小さく消費電力が大きいと
いう特徴がある。そこで、上記の両トランジスタの欠点
を補い、利点を生かしてより高性能な素子を実現するた
めに、同一シリコンウェハ上にＭＯＳトランジスタとバ
イポーラトランジスタを混載して形成するＢＩ−ＭＯＳ
デバイスが開発されている。
インピーダンスが高く、素子面積が小さいという利点を
有し、一方電流供給能力が劣るという欠点を有する。従
つて、ＭＯＳトランジスタを用いた集積回路には、集積
密度が人きく、低消費電力であるが、動作速度が遅いと
いう特徴がある。一方、バィポーラトラ／ジスタは、電
流、駆動形の素子であり、電流供給能力が入きいという
欠点を有するが、素子面積が宍きく、入力インピーダン
スはＭＯＳトランジスタ程高くないという欠点を有する
。それ故、バイポーラトランジスタの集積回路には、動
作速度は速いが、集積密度が小さく消費電力が大きいと
いう特徴がある。そこで、上記の両トランジスタの欠点
を補い、利点を生かしてより高性能な素子を実現するた
めに、同一シリコンウェハ上にＭＯＳトランジスタとバ
イポーラトランジスタを混載して形成するＢＩ−ＭＯＳ
デバイスが開発されている。
このＢＩ−ＭＯＳデバイスでは、ＭＯＳトランジスタ回
路の出力回路等にバイポーラトランジスタを導入し、電
流駆動能力の向上を図ることができる。その代表例とし
て第１図１ｆＣＢＩ−Ｍ０Ｓデバイスを用いたインバー
タ回路を示す。このＢＩ−ＭＯＳインバータ回路は、ｎ
ｐｎバイポーラトランジスタ１、エンハンス型ｎチャネ
ルＭＯＳトラノジスタ２、ダイオード３およびＭＯＳイ
ンバータ１４よりなる。
路の出力回路等にバイポーラトランジスタを導入し、電
流駆動能力の向上を図ることができる。その代表例とし
て第１図１ｆＣＢＩ−Ｍ０Ｓデバイスを用いたインバー
タ回路を示す。このＢＩ−ＭＯＳインバータ回路は、ｎ
ｐｎバイポーラトランジスタ１、エンハンス型ｎチャネ
ルＭＯＳトラノジスタ２、ダイオード３およびＭＯＳイ
ンバータ１４よりなる。
端子５は電源ＶＤＤに接続され、端子６はアース電位Ｖ
ｓｓになつている。３０は基板端子であサ、アース電位
Ｖｓｓまたはさらに低電位になつている。
ｓｓになつている。３０は基板端子であサ、アース電位
Ｖｓｓまたはさらに低電位になつている。
１４は入力信号を反転するためのＭＯＳインバータ回路
である。
である。
ＴはＢエーＭ０５インバータ回路の入力端子であり、８
は出力端子である。入力端子ＴＶＣＭＯＳレベルの入力
信号が供給されると、出力端子８にはバイポーラトラン
ジスタ１よジ供給される大電流の反転出力が得られる。
第１図に示すＢＩ＝ＭＯＳインバータ回路では、点線１
２で示すＢＩ＝ＭＯＳ基本回路が用いられており、これ
はＮｐｎバイポーラトランジスタ１、ｎチヤネルＭＯＳ
トランジスタ２およびダイオード３よりなる。いま、Ｍ
ＯＳトランジスタ２のゲート端子１１にハイレベルＶＩ
）Ｄが印加されると、ＭＯＳトランジスタ２はオン状態
となりバイボーラトランジスタ１のベース電位はコレク
タ電位と同電位となる。その結果、バイポーラトランジ
スタ１はオン状態となる。ここで、バイポーラトランジ
スタのエミツタ電流は、ＭＯＳトランジスタの相互コン
ダクタンス、ゲート電圧およびしきい値電圧ならびにバ
イポーラトランジスタの電流増幅率によつて決まジ、―
般にＭＯＳトランジスタの取９得る電流に比して充分大
きな電流値となることはいうまでもない。ＭＯＳトラン
ジスタ２のゲート端子１１がローレベルＶとなると、Ｍ
ＯＳトランジスタ２はオフ状態ＳＳｓとなり、バイポー
ラトクンジスタ１のベース電位はダイオード３を通して
ローレベルＶｓｓとなり、その結果バイポーラトランジ
スタはオフ状態となる。
は出力端子である。入力端子ＴＶＣＭＯＳレベルの入力
信号が供給されると、出力端子８にはバイポーラトラン
ジスタ１よジ供給される大電流の反転出力が得られる。
第１図に示すＢＩ＝ＭＯＳインバータ回路では、点線１
２で示すＢＩ＝ＭＯＳ基本回路が用いられており、これ
はＮｐｎバイポーラトランジスタ１、ｎチヤネルＭＯＳ
トランジスタ２およびダイオード３よりなる。いま、Ｍ
ＯＳトランジスタ２のゲート端子１１にハイレベルＶＩ
）Ｄが印加されると、ＭＯＳトランジスタ２はオン状態
となりバイボーラトランジスタ１のベース電位はコレク
タ電位と同電位となる。その結果、バイポーラトランジ
スタ１はオン状態となる。ここで、バイポーラトランジ
スタのエミツタ電流は、ＭＯＳトランジスタの相互コン
ダクタンス、ゲート電圧およびしきい値電圧ならびにバ
イポーラトランジスタの電流増幅率によつて決まジ、―
般にＭＯＳトランジスタの取９得る電流に比して充分大
きな電流値となることはいうまでもない。ＭＯＳトラン
ジスタ２のゲート端子１１がローレベルＶとなると、Ｍ
ＯＳトランジスタ２はオフ状態ＳＳｓとなり、バイポー
ラトクンジスタ１のベース電位はダイオード３を通して
ローレベルＶｓｓとなり、その結果バイポーラトランジ
スタはオフ状態となる。
ここで、ダイオード３がない場合には、ＭＯＳトランジ
スタ２がオフ状態ではベース電位はフローテイング状態
となｖ、ベース電位がエミツタ電位と同電位となるまで
、ベース電荷はベース・エミツタ間の順方向接合を通し
て流れるためバイポーラトランジスタはオフ状態となる
が、動作速度は遅くなる。第１図に示すＢＩ−ＭＯＳイ
ンバータ回路は、上記のＢＩ−ＭＯＳ基本回路を２個直
列に接続し、入力端子はその片方にＭＯＳインバータ１
４を付加して並列に接続されている。
スタ２がオフ状態ではベース電位はフローテイング状態
となｖ、ベース電位がエミツタ電位と同電位となるまで
、ベース電荷はベース・エミツタ間の順方向接合を通し
て流れるためバイポーラトランジスタはオフ状態となる
が、動作速度は遅くなる。第１図に示すＢＩ−ＭＯＳイ
ンバータ回路は、上記のＢＩ−ＭＯＳ基本回路を２個直
列に接続し、入力端子はその片方にＭＯＳインバータ１
４を付加して並列に接続されている。
このＢＩ−ＭＯＳインバータ回路の動作は上記の基本回
路の説明から容易に明らかであろう。第１図における点
線１２で囲んだＢＩ−ＭＯＳ基本回路の従来のデバイス
構造を第２図に示す。
路の説明から容易に明らかであろう。第１図における点
線１２で囲んだＢＩ−ＭＯＳ基本回路の従来のデバイス
構造を第２図に示す。
第２図に卦いて、１３はＰ型シリコン基板（濃度；１０
１４〜１０１５／〜）、２９はｎ型エピタキシヤル層（
濃度；１０１５〜１０１６／（１７７ｆ）、１５は素子
分離域（Ｐｎ分離又は酸化物分離）、１はＮｐｎバイポ
ーラトランジスタ、２はｎチヤネルＭＯＳトランジスタ
、３はダイオードである。バイポーラトランジスタ１は
、埋込み拡散層１６（ｎ型、濃度；〜１０２０／Ｃ７ｌ
ｉ）、ｎ型コレクタ領域１７、Ｐ型ベース領域１８（濃
度：１０１７〜１０１８／ｄ）、ｎ型エミツタ領域１９
（濃度；１０１９〜１０２０／ｄ）よジなり通常通常の
バイポーラトランジスタと異なるところがない。
１４〜１０１５／〜）、２９はｎ型エピタキシヤル層（
濃度；１０１５〜１０１６／（１７７ｆ）、１５は素子
分離域（Ｐｎ分離又は酸化物分離）、１はＮｐｎバイポ
ーラトランジスタ、２はｎチヤネルＭＯＳトランジスタ
、３はダイオードである。バイポーラトランジスタ１は
、埋込み拡散層１６（ｎ型、濃度；〜１０２０／Ｃ７ｌ
ｉ）、ｎ型コレクタ領域１７、Ｐ型ベース領域１８（濃
度：１０１７〜１０１８／ｄ）、ｎ型エミツタ領域１９
（濃度；１０１９〜１０２０／ｄ）よジなり通常通常の
バイポーラトランジスタと異なるところがない。
ダイオード３は、Ｐ型領域２５（濃度；１０１７〜１０
１８／ｄ）およびｎ型領域２６（濃度；１０１９〜１０
２０／ｄ）からなジ、これらはそれぞれバイポーラトラ
ンジスタ１のベース領域１８訃よａ岳ミツタ領域１９と
同一の構造パラメータ（濃度、拡散深さ等）とすること
ができる。
１８／ｄ）およびｎ型領域２６（濃度；１０１９〜１０
２０／ｄ）からなジ、これらはそれぞれバイポーラトラ
ンジスタ１のベース領域１８訃よａ岳ミツタ領域１９と
同一の構造パラメータ（濃度、拡散深さ等）とすること
ができる。
ＭＯＳトランジスタ２は、Ｐウエル２０（濃度；１０１
６〜１０１７／０ｄ）中に形成しソース２２とドレイン
２１（ｎ型、濃度；１０１９〜１０２０／ｄ）、ゲート
酸化膜２８（数百〜１０００λ）およびポリシリコンゲ
ート２３よりなる。
６〜１０１７／０ｄ）中に形成しソース２２とドレイン
２１（ｎ型、濃度；１０１９〜１０２０／ｄ）、ゲート
酸化膜２８（数百〜１０００λ）およびポリシリコンゲ
ート２３よりなる。
ＢＩ−ＭＯＳデバイスでは、バイポーラトランジスタと
ＭＯＳトランジスタのプロセス上の整合をとるため、ｎ
チヤネルＭＯＳトランジスタのＰウエル２０（チヤネル
領域）とソース２２・ドレイン２１とをそれぞれバイポ
ーラトランジスタのベース領域１８とエミツタ領域１９
と同一の構造パラメータとすることができる。ＭＯＳト
ランジスタのしきい値電圧の制御と素子間の分離を行な
うために、ＭＯＳトランジスタ２の基板端子（Ｐウエル
端子）３０｝よび素子分離域１５の端子３０の電位は、
回路中の最低電位Ｖ８８と同電位とするか、あるいはさ
らに低くする必要がある。
ＭＯＳトランジスタのプロセス上の整合をとるため、ｎ
チヤネルＭＯＳトランジスタのＰウエル２０（チヤネル
領域）とソース２２・ドレイン２１とをそれぞれバイポ
ーラトランジスタのベース領域１８とエミツタ領域１９
と同一の構造パラメータとすることができる。ＭＯＳト
ランジスタのしきい値電圧の制御と素子間の分離を行な
うために、ＭＯＳトランジスタ２の基板端子（Ｐウエル
端子）３０｝よび素子分離域１５の端子３０の電位は、
回路中の最低電位Ｖ８８と同電位とするか、あるいはさ
らに低くする必要がある。
ダイオード３の形成領域の基板端子３１は、回路中の最
高電位ＶＤＯと同電位とする必要がある。素子分離域１
５が酸化物分離である場合は、Ｐ型基板１３の基板端子
３０に必要な電位を与えることになる。バイポーラトラ
ンジスタ１とダイオード３とＭＯＳトランジスタ２とは
、第１図の点線枠１２内の結線のように各端子間をＡＬ
配線等によつて接続されている。
高電位ＶＤＯと同電位とする必要がある。素子分離域１
５が酸化物分離である場合は、Ｐ型基板１３の基板端子
３０に必要な電位を与えることになる。バイポーラトラ
ンジスタ１とダイオード３とＭＯＳトランジスタ２とは
、第１図の点線枠１２内の結線のように各端子間をＡＬ
配線等によつて接続されている。
第２図に示す従来のＢＩ−ＭＯＳ基本回路のデバイス構
造において、３個の素子はそれぞれ素子分離域と素子間
の配線領とを必要とし、このため占有面積が大きくなつ
ている。
造において、３個の素子はそれぞれ素子分離域と素子間
の配線領とを必要とし、このため占有面積が大きくなつ
ている。
また、付随的な結果として素子間配線の配線長も長くな
る。動作特性については、素子分離域の浮遊容量が入き
く、このことは動作速度の制限要因となつている。この
発明は、上述の如き、バイポーラトランジスタとＭＯＳ
トランジスタとダイオードから成る従来の半導体集積回
路の問題点を解決するためになされたものであ９、従つ
てこの発明の目的は、占有面積の削減、動作速度の向上
を一段と図り得る上述の如き半導体集積回路を提供する
ことにある。この発明の構成の要点は、バイポーラトラ
ンジスタ、ダイオードあ一よびＭＯＳトランジスタを含
む半導体集積回路において、バイポーラトランジスタの
ベース領域にダイオードを形成した点にある。
る。動作特性については、素子分離域の浮遊容量が入き
く、このことは動作速度の制限要因となつている。この
発明は、上述の如き、バイポーラトランジスタとＭＯＳ
トランジスタとダイオードから成る従来の半導体集積回
路の問題点を解決するためになされたものであ９、従つ
てこの発明の目的は、占有面積の削減、動作速度の向上
を一段と図り得る上述の如き半導体集積回路を提供する
ことにある。この発明の構成の要点は、バイポーラトラ
ンジスタ、ダイオードあ一よびＭＯＳトランジスタを含
む半導体集積回路において、バイポーラトランジスタの
ベース領域にダイオードを形成した点にある。
以下図面についてこの発明の実施例を詳細に説明する。
第３図は、この発明の第１の実施例であるＢＩＭＯＳ基
本回路のデバイス構造の断面図Ｃある。
第３図は、この発明の第１の実施例であるＢＩＭＯＳ基
本回路のデバイス構造の断面図Ｃある。
同図において、ＶはＮｐｎバイポーラトランジスタであ
つて、そのベース領域１８′にダイオード３′を具備す
る。２はｎチヤネルＭＯＳトランジスタであつて従来の
構造と異なるところはない。
つて、そのベース領域１８′にダイオード３′を具備す
る。２はｎチヤネルＭＯＳトランジスタであつて従来の
構造と異なるところはない。
その他、第２図に示す従来のデバイス構造と同一の番号
を付した箇所は従来の構造と特に異なるところはない。
この発明の特徴は、ダイオード３′をＰ型ベース領域１
８′に形成し、ダイオードのＰ型領域とバイポーラトラ
ンジスタのＰ型ベース領域を共用していることである。
このことによつて、不純物濃度等の構造パラメータ、素
子間の接続および各素子の動作のうえで何ら問題を生じ
ない。たたし、ベース領域１８／にエミツタ領域１９と
ダイオード３′のｎ型領域を形成するために、ベース領
域１８′、コレクタ領域１７′および埋込み拡散層１６
′の面積が若干大きくなる欠点があるが、この発明によ
つて得られる利点に比べればこの欠点は些少である。バ
イポーラトランジスタＶの埋込拡散層１６′、コレクタ
領域１７′、ベース領域１８′、エミツタ領域１９の不
純物濃度は従来のデバイス構造のそれと異なるところが
ない。この発明の第１の実施例（第３図）では、Ｐ型基
板にバイポーラトランジスタ用の埋込み拡散層を施しそ
の上にｎ型エピタキシヤル層を形成したシリコン基板を
用いたが、Ｐ型基板を用いてｎウエルを形成し、この中
にＮｐｎバイポーラトランジスタを形成する場合にもこ
の発明を適用できることはこの第１の実施例より容易に
理解されるであろう。
を付した箇所は従来の構造と特に異なるところはない。
この発明の特徴は、ダイオード３′をＰ型ベース領域１
８′に形成し、ダイオードのＰ型領域とバイポーラトラ
ンジスタのＰ型ベース領域を共用していることである。
このことによつて、不純物濃度等の構造パラメータ、素
子間の接続および各素子の動作のうえで何ら問題を生じ
ない。たたし、ベース領域１８／にエミツタ領域１９と
ダイオード３′のｎ型領域を形成するために、ベース領
域１８′、コレクタ領域１７′および埋込み拡散層１６
′の面積が若干大きくなる欠点があるが、この発明によ
つて得られる利点に比べればこの欠点は些少である。バ
イポーラトランジスタＶの埋込拡散層１６′、コレクタ
領域１７′、ベース領域１８′、エミツタ領域１９の不
純物濃度は従来のデバイス構造のそれと異なるところが
ない。この発明の第１の実施例（第３図）では、Ｐ型基
板にバイポーラトランジスタ用の埋込み拡散層を施しそ
の上にｎ型エピタキシヤル層を形成したシリコン基板を
用いたが、Ｐ型基板を用いてｎウエルを形成し、この中
にＮｐｎバイポーラトランジスタを形成する場合にもこ
の発明を適用できることはこの第１の実施例より容易に
理解されるであろう。
また、この実施例のＮｐｎバイポーラトランジスタとｎ
チヤネルＭＯＳトランジスタの組合せの代りにＰｎｐバ
イポーラトランジスタとＰチヤネルＭＯＳトランジスタ
の組合せについてもこの発明を適用できる。
チヤネルＭＯＳトランジスタの組合せの代りにＰｎｐバ
イポーラトランジスタとＰチヤネルＭＯＳトランジスタ
の組合せについてもこの発明を適用できる。
第４図にその実施例を示す。第４図において、Ｐｎｐバ
イポーラトランジスタ１５ベース１８″とＰチヤネルＭ
ＯＳトランジスタ２′のドレイン２１′とが接続されて
いる。ダイオード３句ｎ型領域はバイポーラトランジス
タのベース領域１８５と共用し、ダイオードのＰ型領域
２７′は同ベース領域１８′に形成されておジ、これが
ＰチャネルＭＯＳトランジスタ２′のゲート端子１Ｖと
接続されている。このデバイス構造では、ｎ型シリコン
基板１３′上のＰ型エピタキシヤル層２９′にＰｎｐバ
イボーラトランジスタ１ｅ形成するとともに、エピタキ
シヤル層中にｎウエル２０′を形成し、この中にＰチヤ
ネルＭＯＳトランジスタ２′を形成する。各素子は素子
分離域１５′（ｎ型）によつて分離されており、基板端
子３０′は回路中の最高電位と同電位かあるいはさらに
高電位に設定されている。エピタキシヤル層がない場合
には、ｎ型基板中にＰウエルを形成し、この中にＰｎｐ
トランジスタを形成することはいうまでもない。
イポーラトランジスタ１５ベース１８″とＰチヤネルＭ
ＯＳトランジスタ２′のドレイン２１′とが接続されて
いる。ダイオード３句ｎ型領域はバイポーラトランジス
タのベース領域１８５と共用し、ダイオードのＰ型領域
２７′は同ベース領域１８′に形成されておジ、これが
ＰチャネルＭＯＳトランジスタ２′のゲート端子１Ｖと
接続されている。このデバイス構造では、ｎ型シリコン
基板１３′上のＰ型エピタキシヤル層２９′にＰｎｐバ
イボーラトランジスタ１ｅ形成するとともに、エピタキ
シヤル層中にｎウエル２０′を形成し、この中にＰチヤ
ネルＭＯＳトランジスタ２′を形成する。各素子は素子
分離域１５′（ｎ型）によつて分離されており、基板端
子３０′は回路中の最高電位と同電位かあるいはさらに
高電位に設定されている。エピタキシヤル層がない場合
には、ｎ型基板中にＰウエルを形成し、この中にＰｎｐ
トランジスタを形成することはいうまでもない。
この発明の実施例として、ＢＩ−ＭＯＳインバータ回路
への応用例を示したが、この光明によるＢＩ−ＭＯＳ基
本回路は、その他の入出力バツフア回路や入出力ゲート
回路等の回路にも適用できることはいうまでもない。
への応用例を示したが、この光明によるＢＩ−ＭＯＳ基
本回路は、その他の入出力バツフア回路や入出力ゲート
回路等の回路にも適用できることはいうまでもない。
以上述べたこの発明の実施例の説明より明らかなように
、この発明には以下の利点がある。
、この発明には以下の利点がある。
従来のデバイス構造では、第２図のダイオード３に示す
ように、ダイオードのための素子分離域を必要とするが
、この発明ではダイオードをバイポーラトランジスタの
ベース領域に形成するため、ダイオードのための素子分
離域を必要としない。さらに、ダイオードのＰ型領域を
バイポーラトランジスタのベース領域と共用しているた
め、従来構造に比して占有面積が著しく小さくなる。そ
のうえ、ダイオードとベース領域の一体化により素子間
の配線が削減され、なお一層占有面槓が小さくなる。ダ
イオードを形成するための素子分離域ｖζよる浮遊容量
がなくなリ、さらに配線長が短縮され配線の浮遊容量が
減少することｖζより、従来構造よりも高速動作が実現
できる。また、占有面積の削減によつて集積回路の製造
時の歩留まジ向上とコスト低減を図ク得る等の利点も期
待できる。
ように、ダイオードのための素子分離域を必要とするが
、この発明ではダイオードをバイポーラトランジスタの
ベース領域に形成するため、ダイオードのための素子分
離域を必要としない。さらに、ダイオードのＰ型領域を
バイポーラトランジスタのベース領域と共用しているた
め、従来構造に比して占有面積が著しく小さくなる。そ
のうえ、ダイオードとベース領域の一体化により素子間
の配線が削減され、なお一層占有面槓が小さくなる。ダ
イオードを形成するための素子分離域ｖζよる浮遊容量
がなくなリ、さらに配線長が短縮され配線の浮遊容量が
減少することｖζより、従来構造よりも高速動作が実現
できる。また、占有面積の削減によつて集積回路の製造
時の歩留まジ向上とコスト低減を図ク得る等の利点も期
待できる。
第１図は、ＢＩ−ＭＯＳインバータ回路を示す回路図、
第２図は、従来のＢＩ−ＭＯＳ基本回路のデバイス構造
の断面図、第３図は、この発明の第１の実施例であるＢ
Ｉ−ＭＯＳ基本回路のデバイス構造の断面図、第４図は
、この発明の第２の実施例であるＢＩ−ＭＯＳ基本回路
のデバイス構造の断面図である。 （符号説明） １，Ｖ・・・Ｎｐｎバイポーラトランジスタ、１１−・
・Ｐｎｐバイポーラトランジスタ、２・・・ｎチャネル
ＭＯＳトランジスタ、２ｔ・・ＰチヤネルＭＯＳトラン
ジスタ、３，３′，３′！・・ダイオード、５・・・コ
レクタ端子，電源端子（ＶＤＤ）、６，６′・・・エミ
ツタ端子，アース端子（Ｖ８ｓ）、７・・・入力端子、
８・・・出力端子、９，９ｔ・・コレクタ端子、１０，
１０ｔ・・ドレイン端子、１１，１Ｖ・・・ゲート端子
、１２・・・ＢＩ−ＭＯＳ基本回路、１３・・・Ｐ型基
板、１３′・・・ｎ型基板、１４・・・ＭＯＳインバー
タ、１５，１５′・・・素子分離域、１６・・・ｎ型埋
込み拡散層、１６′・・・Ｐ型埋込み拡散層、１７，１
７ｔ・・ｎ型コレクタ領域、１７１−・・Ｐ型コレクタ
領域、１８，１８′・・・Ｐ型ベース領域、１８′−・
・ｎ型ベース領域、１９・・・ｎ型エミツタ領域、１９
′−・・Ｐ型エミツタ領域、２０・・・Ｐウエル、２Ｖ
・・・ｎウエル、２１・・・ｎ型ドレイン、２Ｖ・・・
Ｐ型ドレイン、２２・・・ｎ型ソース、２２ｔ・・Ｐ型
ソース、２３，２３ｔ・・ゲート電極、２５・・・ダイ
オードＰ型領域、２６・・・ダイオードｎ型領域、２７
・・・ダイオードｎ型領域、２７′・・・ダイオードＰ
型領域、２８，２８ｔ・・ゲート酸化膜、２９・・・ｎ
型エピタキシヤル層、２９４・・Ｐ型エピタキシヤル層
、３０，３０′，３１，３Ｖ・・・基板端子。
第２図は、従来のＢＩ−ＭＯＳ基本回路のデバイス構造
の断面図、第３図は、この発明の第１の実施例であるＢ
Ｉ−ＭＯＳ基本回路のデバイス構造の断面図、第４図は
、この発明の第２の実施例であるＢＩ−ＭＯＳ基本回路
のデバイス構造の断面図である。 （符号説明） １，Ｖ・・・Ｎｐｎバイポーラトランジスタ、１１−・
・Ｐｎｐバイポーラトランジスタ、２・・・ｎチャネル
ＭＯＳトランジスタ、２ｔ・・ＰチヤネルＭＯＳトラン
ジスタ、３，３′，３′！・・ダイオード、５・・・コ
レクタ端子，電源端子（ＶＤＤ）、６，６′・・・エミ
ツタ端子，アース端子（Ｖ８ｓ）、７・・・入力端子、
８・・・出力端子、９，９ｔ・・コレクタ端子、１０，
１０ｔ・・ドレイン端子、１１，１Ｖ・・・ゲート端子
、１２・・・ＢＩ−ＭＯＳ基本回路、１３・・・Ｐ型基
板、１３′・・・ｎ型基板、１４・・・ＭＯＳインバー
タ、１５，１５′・・・素子分離域、１６・・・ｎ型埋
込み拡散層、１６′・・・Ｐ型埋込み拡散層、１７，１
７ｔ・・ｎ型コレクタ領域、１７１−・・Ｐ型コレクタ
領域、１８，１８′・・・Ｐ型ベース領域、１８′−・
・ｎ型ベース領域、１９・・・ｎ型エミツタ領域、１９
′−・・Ｐ型エミツタ領域、２０・・・Ｐウエル、２Ｖ
・・・ｎウエル、２１・・・ｎ型ドレイン、２Ｖ・・・
Ｐ型ドレイン、２２・・・ｎ型ソース、２２ｔ・・Ｐ型
ソース、２３，２３ｔ・・ゲート電極、２５・・・ダイ
オードＰ型領域、２６・・・ダイオードｎ型領域、２７
・・・ダイオードｎ型領域、２７′・・・ダイオードＰ
型領域、２８，２８ｔ・・ゲート酸化膜、２９・・・ｎ
型エピタキシヤル層、２９４・・Ｐ型エピタキシヤル層
、３０，３０′，３１，３Ｖ・・・基板端子。
Claims (1)
- １ バイポーラトランジスタとダイオードとＭ＠Ｏ＠電
界効果トランジスタとを含み、該バイポーラトランジス
タのベース端子と前記Ｍ＠Ｏ＠Ｓ電界効果トランジスタ
のソース端子あるいはドレイン端子とが接続され、なら
びに前記ベース端子と前記Ｍ＠Ｏ＠Ｓ電界効果トランジ
スタのゲート端子とが前記ダイオードを介して接続され
て成る半導体集積回路において、前記ダイオードのＰ型
領域とｎ型領域の何れか片方の領域を前記バイポーラト
ランジスタのベース領域と共用して形成したことを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP943180A JPS5944782B2 (ja) | 1980-01-31 | 1980-01-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP943180A JPS5944782B2 (ja) | 1980-01-31 | 1980-01-31 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56108255A JPS56108255A (en) | 1981-08-27 |
| JPS5944782B2 true JPS5944782B2 (ja) | 1984-11-01 |
Family
ID=11720136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP943180A Expired JPS5944782B2 (ja) | 1980-01-31 | 1980-01-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5944782B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136989A (ja) * | 1983-12-26 | 1985-07-20 | Hitachi Ltd | 半導体記憶装置の書き込み回路 |
| US5324982A (en) | 1985-09-25 | 1994-06-28 | Hitachi, Ltd. | Semiconductor memory device having bipolar transistor and structure to avoid soft error |
| US6740958B2 (en) | 1985-09-25 | 2004-05-25 | Renesas Technology Corp. | Semiconductor memory device |
| IT1188609B (it) * | 1986-01-30 | 1988-01-20 | Sgs Microelettronica Spa | Procedimento per la fabbricazione di dispositivi monolitici a semiconduttore contenenti transistori bipolari a giunzione,transistori cmos e dmos complementari e diodi a bassa perdita |
| JP2524028B2 (ja) * | 1991-10-04 | 1996-08-14 | 株式会社日立製作所 | 半導体集積回路装置 |
-
1980
- 1980-01-31 JP JP943180A patent/JPS5944782B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56108255A (en) | 1981-08-27 |
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