JPS6325714B2 - - Google Patents

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JPS6325714B2
JPS6325714B2 JP53013427A JP1342778A JPS6325714B2 JP S6325714 B2 JPS6325714 B2 JP S6325714B2 JP 53013427 A JP53013427 A JP 53013427A JP 1342778 A JP1342778 A JP 1342778A JP S6325714 B2 JPS6325714 B2 JP S6325714B2
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mos
fet
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Osamu Minato
Toshiaki Masuhara
Toshio Sasaki
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Description

【発明の詳細な説明】 (1) 発明の利用分野 本発明は、絶縁ゲート形電界効果トランジスタ
（IGFET：Insulated―Gate Field Effect
Transistor）を用いた集積回路に関するものであ
る。
(2) 従来技術 従来より、相補型MOS―ICを用いたランダ
ム・アクセス・メモリなどのメモリICは、第１
図に示す構成より成つていた。同図において、１
はｎ形のSi基板であり、３なるｐ形のウエル（拡
散層又はエピタキシヤル成長層）内にドレインｎ
形層、ソースｎ形層８、ゲート１６でｎチヤンネ
ルMOS―FETを、ウエル外にドレインｐ形層
５、ソースｐ形層４、ゲート１５でｐチヤンネル
MOS―FETを形成し、上記両者のMOS―FET
で、いわゆる相補型MOSインバータ回路
（CMOSインバータ回路）を構成し、メモリ回路
におけるCMOS―IC周辺回路の構成要素として
用いられる（図では１個しか示していない）。一
方、メモリ・セルは３なるｐ形のウエル内に、１
０，１１，１２，１３なるｎ形層と１７，２０な
る転送ゲート、１８，１９なる電荷蓄積容量によ
り、１０，１１，１７，１８で１ビツト分、１
２，１３，１９，２０で１ビツト分の、いわゆる
１トランジスタ形ダイナミツク・メモリ・セルを
構成している。（図では２ビツトしか示していな
いが多数あり）。２１，２５はデータ線、２２，
２４はワード線として用いられる。９は３なるｐ
形のウエルを接地電位VSSに固定するためのｐ形
層、６は基板１を電源電位VDDに固定するための
ｎ形層である。１４，３０はｎ形層でゲート２６
と共にNMOS―IC周辺回路のｎチヤンネルMOS
―FETを形成している（図では１個しか示して
いない）。領域１００はCMOSインバータ回路に
よる周辺回路部、１０１はメモリセル部、１０２
はNMOS―IC周辺回路部となつている。
本構成で、メモリIC，LSIを構成する場合、最
も問題となる点は周辺回路部のｎチヤンネル
MOS―FETとメモリ・セルを３なる同一のｐ形
のウエル内に形成しているため、信号振幅の大き
い周辺回路で発生されるノイズが、信号振幅の極
めて小さなメモリ・セルに悪影響を及ぼし、メモ
リの安定動作をそこなわせる点にある。
(3) 発明の目的 本発明の目的は、上記した従来技術における問
題点を克服し、従来よりも安定なメモリ動作を行
ないえる半導体装置を提供するにある。
(4) 実施例 以下、本発明を実施例を参照して詳細に説明す
る。
第２図は、本発明による半導体装置の第１の実
施例の構造図を示すものである。本発明の特徴
は、周辺回路の構成要素となるｎチヤンネル
MOS―FETを２なるｐ形のウエル内に形成し、
メモリ・セルを周辺回路を含まない独自のウエル
３内に形成することにある。ウエル３にはｐ形層
５１，５２を形成して接地電位又はVDDと逆極性
の任意の電位VSSに固定する。以下本発明の利点
を述べる。例えば周辺回路の８，７，１６で構成
されるｎチヤンネルMOS―FETが大きな信号振
幅でスイツチングを行なう際のｐ形ウエル２に大
きな電流が流れてウエル２の電位を上昇させ、隣
接するｎ形層との間でいわゆるｐ―ｎ―ｐのラテ
ラル・バイポーラ・トランジスタ動作を起こす。
この時、隣接する素子がメモリ・セルならば、蓄
積電荷を消滅させるが、本発明の構成の如くメモ
リ・セルが周辺回路を含まない独自のウエル内に
形成されているため、上記のようなメモリ・セル
の蓄電荷電が消滅する事態は起こらず、常に安定
なメモリ動作を行ないえる。なお、図では便宜
上、CMOSインバータは１個、メモリセルは２
ビツト分しか示していない。
上記第１の実施例では、相補型MOS―ICのｎ
チヤンネルMOS―FETを第２図に示し本発明の
効果を述べたが、NMOS―ICの周辺回路部に対
してもウエルを分離することにより（CMOS―
ICのウエルに設けて可）本発明の効果を大幅に
向上できる。
第３図は、本発明による半導体装置の第２の実
施例の構造図を示すものである。５０なるｐ形の
基板表面に形成した３なるｐ形のウエル内にメモ
リ・セルを形成し、５１，５２なるｐ形層を設け
てウエルを基板５０と同じ接地電位VSSに固定し
ている。メモリ・セルが周辺回路を含まない独自
のウエル内に形成されているため、信号振幅の大
きい周辺回路で発生されるノイズが、信号振幅の
極めて小さいメモリ・セルに悪影響を及ぼすこと
なく、メモリの安定な動作が行ないえる。と同時
に、周辺回路部において、入力端子５４にVSSレ
ベルより低い波高値成分を含むパルスが入力され
ると、５３なるｎ形層、５０，８で構成される
npn形のラテラルバイポーラトランジスタが動作
し、５３から８に電子が流れ込む。この近傍にメ
モリ・セルがあると、蓄えた情報が消滅してしま
うが、本発明によるメモリ・セルの構成法によれ
ば、ラテラルバイポーラトランジスタ動作によつ
て流れ込む電子は３なるｐ形のウエルから５１，
５２に接続されるVSSに流出するため、メモリ・
セルに蓄えた情報が消滅することはない。
以上に述べた如く、本発明によれば安定なメモ
リ動作を行ないえる半導体装置を得ることができ
る。
なお、本実施例において、１トランジスタ形ダ
イナミツク・メモリ・セルを例にとつたが、スタ
テイツク形のメモリ・セルにおいても本発明を適
用できることは言うまでもない。又、以上の実施
例では、ゲート絶縁膜として酸化物（SiO2，
Al2O3等）を用いるMOS―FETを例にして説明
したが、いわゆるIG―FETでIC，LSIを構成し
てもよいことは明らかである。
【図面の簡単な説明】
第１図は相補型MOS―FET回路を周辺回路と
して含むメモリICの従来の構造断面図、第２図
は本発明によるメモリICの第１の実施例の構造
断面図、第３図は本発明によるメモリICの第２
の実施例の構造断面図である。 １：ｎ形Si基板、２，３：ｐ形ウエル領域、１
００：相補型MOS―ICの周辺回路部、１０１：
メモリセル部、１０２：NMOS―ICの周辺回路
部。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基板にメモリセル部と周辺回路部が集
    積化された半導体装置において、上記基板の表面
    領域に設けられた第１のウエル領域内に上記メモ
    リセル部の素子を設け、上記周辺回路部の素子を
    該第１のウエル領域外に設けるとともに、前記第
    １のウエル領域を所定電位に設定したことを特徴
    とする半導体装置。 ２ 上記第１のウエル領域は上記半導体基板の導
    電形と反対導電形であることを特徴とする特許請
    求の範囲第１項記載の半導体装置。 ３ 上記周辺回路部は相補型MOS―FET回路を
    含み、該相補型MOS―FET回路の一方のチヤン
    ネルタイプのMOS―FETは、上記基板の表面領
    域に設けられた反対導電形の第２のウエル領域に
    設けらてなることを特徴とする特許請求の範囲第
    ２項記載の半導体装置。 ４ 上記半導体基板はｎ形導電形を有し、上記第
    １のウエルおよび第２のウエルはｐ形導電形領域
    であり、上記メモリセル部はＮチヤンネルMOS
    ―FETによつて主として構成されてなり、上記
    第２のウエルには、上記相補型MOS―FET回路
    のＮチヤンネルMOS―FETが設けられてなるこ
    とを特徴とする特許請求の範囲第３項記載の半導
    体装置。 ５ 上記周辺回路部は、メモリセル部を主として
    構成するMOS―FETと同一のチヤンネルタイプ
    のMOS―FETによる回路を含み、該同一のチヤ
    ンネルタイプのMOS―FETは、上記基板の表面
    領域に設けられた反対導電形の第３のウエル領域
    内に設けられてなることを特徴とする特許請求の
    範囲第２項記載の半導体装置。 ６ 上記半導体基板はｎ形導電形を有し、上記第
    １のウエルおよび第３のウエルはｐ形導電形領域
    であり、上記周辺回路部およびメモリセル部はＮ
    チヤンネルMOS―FETによつて主として構成さ
    れてなることを特徴とする特許請求の範囲第５項
    記載の半導体装置。 ７ 上記第１のウエル領域は上記半導体基板の導
    電形と同一導電形であることを特徴とする特許請
    求の範囲第１項記載の半導体装置。 ８ 上記半導体基板はｐ形導電形を有し、上記第
    １のウエル領域はｐ形導電形領域であり、上記周
    辺回路部およびメモリセル部はＮチヤンネル
    MOS―FETによつて主として構成されてなるこ
    とを特徴とする特許請求の範囲第７項記載の半導
    体装置。 ９ 上記第１のウエルは接地電位に固定されてな
    ることを特徴とする特許請求の範囲第１項，第２
    項，又は第７項記載の半導体装置。 １０ 上記第１のウエルは電源電位と逆極性の所
    定の電位に固定されてなることを特徴とする特許
    請求の範囲第１項，第２項，又は第７項記載の半
    導体装置。
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