JPH0144023B2 - - Google Patents

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JPH0144023B2
JPH0144023B2 JP59086875A JP8687584A JPH0144023B2 JP H0144023 B2 JPH0144023 B2 JP H0144023B2 JP 59086875 A JP59086875 A JP 59086875A JP 8687584 A JP8687584 A JP 8687584A JP H0144023 B2 JPH0144023 B2 JP H0144023B2
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Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、相補形金属−酸化膜−半導体（以
下CMOSという）集積回路装置のラツチアツプ
耐量の改善に関するものである。
〔従来技術〕
従来この種の装置として第１図〜第４図に示さ
れるものがあつた。第１図はCMOSスタチツク
RAM（Random Access Memory）のメモリセ
ルの平面図であり、第２図は第１図における
AA′断面図である。第３図は、第１図のメモリセ
ルの電源の供給方法を示した断面図であり、第４
図は、第３図の等価回路図である。第１図におい
て１１ａ，１１ｂにＮチヤネルのインバータトラ
ンジスタ、１２ａ，１２ｂはＰチヤネルのロード
トランジスタ、１３ａ，１３ｂは読み出し／書き
込みのためのＮチヤネルのアクセストランジス
タ、１４はポリシリコンからなるワード線、１５
はP+拡散層からなる電源線であり、１２ａ，１
２ｂのドレインに接続されている。１６は接地
（GND）、１７ａ，１７ｂ，１３ａ，１３ｂは１
３のドレイン領域であり、コンタクトを通して図
示しないアルミから成るビツト線に接続されてい
る。第２図において、２１はＰ形基板、２２はｎ
形ウエル、２３ａ，２３ｂはP+拡散領域、２４
ａ，２４ｂはn+拡散領域、２５ａ，２５ｂ，２
５ｃは分離酸化膜、２６ａ，２６ｂ，２６ｃはゲ
ート又は配線体となるポリシリコン、２７ａ，２
７ｂはゲート酸化膜である。第３図おいて３１は
Ｐ形基板、３２はｎ形ウエル、３３は第１図に示
すPMOSトランジスタ１２ａ，１２ｂのソース
ドレイン領域、電源線１５を構成するP+拡散領
域、３４ｂは１１のNMOSのソースドレイン領
域、３４ａはＮウエルにコンタクトを採るための
領域となるn+拡散領域、３５ａ，３５ｂ，３５
ｃは分離酸化膜、３６ａ，３６ｂは電源線、接地
線又は信号線となるアルミニウムなどの金属配線
層である。第４図において、４１は第３図の３２
−３１−３４ｂから成るnpnトランジスタ、４２
は３３−３２−３１からなるpnpトランジスタで
あり、４３はｎウエル内の寄生抵抗、４４は基板
内の寄生抵抗、４５は電源端子、４６は接地端子
である。
次に従来技術の構成から成る半導体装置の動作
について説明する。従来装置では、NMOSをＰ
形基板内に構成し、PMOSのＮウエル内に構成
し、基板を接地に、ウエルを電源にバイアスした
状態で、上記NMOS、PMOS共正常動作をさせ
ている。又Ｎウエル内のP+領域へはコンタクト
ホールを介して、外部電源３６ａ又は４５が直接
接続されている。
従来の半導体装置は以上のように構成されてい
るので、Ｎウエル３２又はトランジスタ４２のベ
ースに負の電気雑音が加わつたとき、もしくは基
板３１又はトランジスタ４１のベースに正の電気
雑音が加わつたとき、トランジスタ４２の又は４
１のエミツタベース間が順バイアス状態となり、
トランジスタ４２の導通はトランジスタ４１の導
通を引き起し、トランジスタ４１の導通はトラン
ジスタ４２の導通を引き起こすことになり、いわ
ゆるラツチアツプ現象を起こすという欠点があつ
た。
〔発明の概要〕
この発明は上記のような従来のものの欠点を除
去するためになされたもので、Ｎウエル内のP+
領域と外部電源の接続を、電源にバイアスされた
Ｎウエルを介して行うことにより、ラツチアツプ
耐量の大きいCMOS半導体装置を提供すること
を目的としている。
〔発明の実施例〕
以下、この発明の一実施例を図について説明す
る。第５図において、５１はＰ形基板、５２はｎ
形ウエルル、５３は第１図１２のトランジスタ１
２ａ，１２bPMOSのソース・ドレイン領域、電
源１５を構成するP+拡散領域、５４ｂはNMOS
トランジスタ１１ａまたは１１ｂのソース・ドレ
イン領域、５４ａはＮウエルにコンタクトを採る
ための領域となるn+拡散領域、５５ａ，５５ｂ，
５５ｃ，５５ｄは分離酸化膜、５６ａ，５６ｂ，
５６ｃは電源線、接地線又は信号線となるアルミ
ニウムなどの金属配線層である。第５図の等価回
路図である第６図において、６１は５２−５２−
５４ｂから成るnpnトランジスタ、６２は５３−
５２−５１からなるpnpトランジスタであり、６
３はＮウエル内の寄生抵抗、６４は基板内の寄生
抵抗、６５は電源端子、６６は接地端子である。
本発明による装置では、NMOSをＰ基板内に
形成し、PMOSをＮウエル内に形成し、基板を
接地に、ウエルを電源にバイアスした状態で、上
記NMOS、PMOSを動作させるのは、従来の装
置と同様である。従来の装置との違いは、Ｎウエ
ル内のP+拡散領域へ電源電圧を電源にバイアス
されたウエル内に、上記バイアス点５４ａとは異
なる点５４ｃにn+領域を設け、この領域から他
の層５６ｃを経由して供給している点である。こ
のような構造にすることによつて、第６図の等価
回路で示すように、pnpトランジスタ６２のエミ
ツタ電位は、Ｎウエル５２を通して与えられるた
め、５２と同電位のベースよりも常に低い。した
がつてこのpnpトランジスタ６２のエミツタ・ベ
ースが順バイアスされることはなく、ラツチアツ
プ現象は起こり得ない。ウエルへの電源供給口５
４ａとウエルからの電源採り出し５４ｃをウエル
内において両端になるように設ければ、上記pn
エミツタ・ベースが順バイアスされることは完全
になくなり、ラツチアツプは全く起こり得ない。
なお、上記実施例では、Ｐ基板を用いたＮウエ
ル構造のものについて示したが、第７図のよう
に、ｎ基板を用いたＰウエル構造のものについ
て、電源線の代わりに接地線に対して、同様の方
法を用いれば、同様の効果を奏する。第７図にお
いて、７１はｎ形基板板、７２はＰ形ウエル、７
３は第１図のNMOSトランジスタ１１ａ，１１
ｂのNMOSのソース・ドレイン領域、接地１６
を構成するn+拡散領域、７４ａは１２のPMOS
のソース・ドレイン領域、７４ｂはＰウエルにコ
ンタクトを採るための領域となるP+拡散領域、
７５ａ，７５ｂ，７５ｃ，７５ｄは分離酸化膜、
７６ａ，７６ｂ，７６ｃは電源線、接地線、信号
線となるアルミニウムなどの金属配線図である。
第８図は、第７図の装置の等価回路図である。こ
の場合npnトランジスタ８１のエミツタ電位がベ
ース電位よりも必ず高いため、npnトランジスタ
が導通することがなく、ラツチアツプは起こり得
ない。
なお、本発明の実施例では、電源又は接地に抵
抗が挿入され、回路素子の速度性能の劣化を招く
ことがあるが、CMOS RAMのメモリセルの電
源、接地など、消費電力が極少な部分に適用すれ
ば、全体の速度性能を全くそこなうことがなく、
ラツチアツプ耐量を向上させることができる。
〔発明の効果〕
以上のように、この発明によればＮウエル内の
電源又はＰウエル内の接地へ、ウエルを介して給
電するように構成したので、ラツチアツプを防止
でき、信頼性の高いCMOS集積回路装置を得ら
れるという効果を有する。
【図面の簡単な説明】
第１図はCMOSスタチツクRAMのメモリセル
の平面図、第２図は、第１図におけるAA′断面
図、第３図は従来のCMOSスタチツクRAMの構
造図、第４図は第３図の装置の等価回路図、第５
図はこの発明の一実施例による半導体装置の構造
図、第６図は第５図の装置の等価回路図、第７図
はこの発明の他の実施例による半導体装置の構造
図、第８図は第７図の装置の等価回路図である。 ５１はＰ形基板、５２はｎ形ウエル、５３は第
１図のPMOSトランジスタ１２ａ，１２ｂのソ
ース・ドレイン領域、電源１５を構成するP+拡
散領域、５４ｂはNMOSトランジスタ１１ａ，
１１ｂのソース・ドレイン領域、５４ａはＮウエ
ルにコンタクトを採るための領域となるn+拡散
領域、５５ａ，５５ｂ，５５ｃ，５５ｄは分離酸
化膜、５６ａ，５６ｂ，５６ｃは電源線、接地線
又は信号線となるアルミニウムなどの金属配線
図、６１は５２，５１，５４ｂから成るNPNト
ランジスタ、６２は５３，５２，５１から成る
PNPトランジスタ、６３はＮウエル内の寄生抵
抗、６４は基板内の寄生抵抗、６５は電源端子、
６６は接地端子である。なお、図中、同一符号は
同一、又は相当部分を示す。

Claims (1)

  1. 【特許請求の範囲】 １ 少なく共Ｐ形基板と、基板内に形成されたｎ
    形ウエルと、ウエル内に形成され、電源にコンタ
    クトホールを介して接続された第１のｎ形拡散領
    域と、ウエル内に形成されたＰ形拡散領域と、前
    記第１のｎ形拡散領域と独立にウエル内に形成さ
    れた第２のｎ形拡散領域と、Ｐ形基板内に形成さ
    れ接地にコンタクトホールを介して接続された第
    ３のｎ形拡散領域から成り、前記Ｐ形拡散領域と
    前記第２のｎ形拡散領域が同電位になるべく電気
    的に接続されていることを特徴とする相補形金属
    酸化膜半導体集積回路装置。 ２ 少なく共、ｎ形基板と、ｎ形基板内に形成さ
    れたＰ形ウエルと、ウエル内に形成され、接地に
    コンタクトホールを介して接続された第１のＰ形
    拡散領域とウエル内に形成されたｎ形拡散領域
    と、前記第１のｎ形拡散領域と独立にウエル内に
    形成された第２のＰ形拡散領域と、ｎ形基板内に
    形成され、電源にコンタクトホールを介して接続
    された第３のＰ形拡散領域から成り、前記ｎ形拡
    散領域と前記第２のＰ形拡散領域が同電位になる
    べく電気的に接続されていることを特徴とする相
    補形金属酸化膜半導体集積回路装置。 ３ 前記第１のｎ形拡散領域と、第２のｎ形拡散
    領域を互いにウエル内の両端部に配したことを特
    徴とする特許請求範囲第１項に記載の相補形金属
    酸化膜半導体集積回路装置。 ４ 前記第１のＰ形拡散領域と、第２のＰ形拡散
    領域を互いにウエル内の両端部に配したことを特
    徴とする特許請求範囲第２項に記載の相補形金属
    酸化膜半導体集積回路装置。
JP59086875A 1984-04-28 1984-04-28 相補形金属酸化膜半導体集積回路装置 Granted JPS60231356A (ja)

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