JP2726454B2 - Ｂｉ−ＣＭＯＳ型半導体メモリ装置 - Google Patents
Ｂｉ−ＣＭＯＳ型半導体メモリ装置Info
- Publication number
- JP2726454B2 JP2726454B2 JP63284755A JP28475588A JP2726454B2 JP 2726454 B2 JP2726454 B2 JP 2726454B2 JP 63284755 A JP63284755 A JP 63284755A JP 28475588 A JP28475588 A JP 28475588A JP 2726454 B2 JP2726454 B2 JP 2726454B2
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- memory cell
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- mos transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- Static Random-Access Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、Bi−CMOS型半導体メモリ装置に関する。
（従来の技術） 第２図は、従来のCMOSメモリとしての抵抗負荷型スタ
ティックRAM（SRAM）における１ビット分のメモリセル
部を示す。このメモリセル部は周知の型のものであり、
よって詳しい説明は省略する。この第２図から明らかな
ように、従来は、メモリセル部にはトランジスタとして
全てｎチャネルタイプのMOSトランジスタT1〜T4を用い
ている。これは、ｎチャネルタイプの方がｐチャネルタ
イプよりも駆動力が大きいからである。
ティックRAM（SRAM）における１ビット分のメモリセル
部を示す。このメモリセル部は周知の型のものであり、
よって詳しい説明は省略する。この第２図から明らかな
ように、従来は、メモリセル部にはトランジスタとして
全てｎチャネルタイプのMOSトランジスタT1〜T4を用い
ている。これは、ｎチャネルタイプの方がｐチャネルタ
イプよりも駆動力が大きいからである。
このようなCMOSメモリの半導体基板としては、第３図
に示すｎタイプを用いるものと、第４図に示すｎタイプ
を用いるものがある。CMOSメモリへの入力電圧として
は、第３図及び第４図に示すように、−3Vのアンダーシ
ュートが許容されている。このような入力電圧を入力部
2,22に加えると、基板1,21に、第３図および第４図に示
すように、電子が注入される。
に示すｎタイプを用いるものと、第４図に示すｎタイプ
を用いるものがある。CMOSメモリへの入力電圧として
は、第３図及び第４図に示すように、−3Vのアンダーシ
ュートが許容されている。このような入力電圧を入力部
2,22に加えると、基板1,21に、第３図および第４図に示
すように、電子が注入される。
第３図のように基板１がｐタイプの場合には、注入さ
れた電子は基板１の深くまで拡散する。その拡散により
電子はメモリセル部10のトランジスタ11のn+層14,15に
達し、そこに吸い込まれる。その吸い込みにより、メモ
リセル部11に蓄えられた情報が破壊される。即ち、第２
図に示すようなメモリセル回路では、セル電流が小さく
なるように設計されている。このため、上記拡散電子が
メモリセル部10のトランジスタ11のn+層14,15（例え
ば、第２図のノードN1,N2等）に吸い込まれると、これ
らの部分の電位が変化する。この電位変化によりメモリ
セル部11に蓄えられた情報が容易に破壊される。
れた電子は基板１の深くまで拡散する。その拡散により
電子はメモリセル部10のトランジスタ11のn+層14,15に
達し、そこに吸い込まれる。その吸い込みにより、メモ
リセル部11に蓄えられた情報が破壊される。即ち、第２
図に示すようなメモリセル回路では、セル電流が小さく
なるように設計されている。このため、上記拡散電子が
メモリセル部10のトランジスタ11のn+層14,15（例え
ば、第２図のノードN1,N2等）に吸い込まれると、これ
らの部分の電位が変化する。この電位変化によりメモリ
セル部11に蓄えられた情報が容易に破壊される。
これに対し、第４図のように基板21がｎタイプの場合
には上記のような情報の破壊は生じない。即ち、基板21
がｎタイプの場合には、入力部22及びメモリセル部30
（トランジスタ31）は、共に、ｐウェル28,29上に形成
される。そして、ｐウェル28,29はp+層27,36によって電
位VSS（0V）に固定されている。このような状態におい
て、入力部22の入力端子INに先に述べたようなアンダー
シュートの許容され入力電圧を加えると、第４図に示す
ように電子が基板21内に拡散される。拡散した電子はｐ
ウェル29の近傍に達するが、このｐウェル29は先に述べ
たように負電位に固定されているので、電子はｐウェル
29内には入っていかない。このため、メモリセル部30に
蓄積された情報が破壊されることはない。
には上記のような情報の破壊は生じない。即ち、基板21
がｎタイプの場合には、入力部22及びメモリセル部30
（トランジスタ31）は、共に、ｐウェル28,29上に形成
される。そして、ｐウェル28,29はp+層27,36によって電
位VSS（0V）に固定されている。このような状態におい
て、入力部22の入力端子INに先に述べたようなアンダー
シュートの許容され入力電圧を加えると、第４図に示す
ように電子が基板21内に拡散される。拡散した電子はｐ
ウェル29の近傍に達するが、このｐウェル29は先に述べ
たように負電位に固定されているので、電子はｐウェル
29内には入っていかない。このため、メモリセル部30に
蓄積された情報が破壊されることはない。
このことから、メモリセル部に蓄積された情報の破壊
を防ぐには、半導体基板をｎタイプとすればよいのがわ
かる。しかしながら、Bi−CMOSではSRAMを形成する場合
は、基板をｎタイプとすることはできない。それは以下
の理由による。即ち、Bi−CMOSにあっては、バイポーラ
トランジスタのコレクタの電位を個々に分離する必要が
ある。而して、バイポーラトランジスタとしては高性能
化をねらってnpnのものを用いている。つまり、分離す
べきコレクタはｎタイプとなる。そのため、基板をｎタ
イプとした場合には、コレクタの分離ができない。この
ため、基板をｎタイプとすることはできない。
を防ぐには、半導体基板をｎタイプとすればよいのがわ
かる。しかしながら、Bi−CMOSではSRAMを形成する場合
は、基板をｎタイプとすることはできない。それは以下
の理由による。即ち、Bi−CMOSにあっては、バイポーラ
トランジスタのコレクタの電位を個々に分離する必要が
ある。而して、バイポーラトランジスタとしては高性能
化をねらってnpnのものを用いている。つまり、分離す
べきコレクタはｎタイプとなる。そのため、基板をｎタ
イプとした場合には、コレクタの分離ができない。この
ため、基板をｎタイプとすることはできない。
また、エレクトロン注入電流は、上記入力部からのみ
ならず、CMOSのｎ−MOSのホットエレクトロンに起因す
る基板電流によっても発生する。このような注入電流
も、上記と同様に、素子に大きな影響を与える。その影
響は、素子の微細化に伴って大きなものとなる。
ならず、CMOSのｎ−MOSのホットエレクトロンに起因す
る基板電流によっても発生する。このような注入電流
も、上記と同様に、素子に大きな影響を与える。その影
響は、素子の微細化に伴って大きなものとなる。
（発明が解決しようとする課題） このように、従来のCMOS型半導体メモリ装置、より詳
しくは、Bi−CMOS型半導体メモリ装置には、アンダーシ
ュートの許された入力電圧が加えられるとメモリセル部
に蓄積された情報が破壊されるという難点があった。
しくは、Bi−CMOS型半導体メモリ装置には、アンダーシ
ュートの許された入力電圧が加えられるとメモリセル部
に蓄積された情報が破壊されるという難点があった。
本発明は、上記に鑑みてなされたもので、その目的
は、アンダーシュートの許された入力電圧が加えられて
も、メモリセル部に蓄積された情報が破壊されることの
ないBi−CMOS型半導体メモリ装置を提供することにあ
る。
は、アンダーシュートの許された入力電圧が加えられて
も、メモリセル部に蓄積された情報が破壊されることの
ないBi−CMOS型半導体メモリ装置を提供することにあ
る。
（課題を解決するための手段） 本発明のBi−CMOS型半導体メモリ装置は、半導体基板
上にバイポーラトランジスタとMOSトランジスタとを混
載し、前記MOSトランジスタにより複数のメモリセル部
をマトリクス状に構成し、それらのメモリセル部のいず
れかをアドレス指定によって選択可能とし、さらに前記
MOSトランジスタに対しての入力電圧が加えられるｎチ
ャネル型MOSトランジスタである入力部を前記基板に直
接的に形成し、 前記半導体基板としてｐ型のものを用い、そのｐ型の
半導体基板に、正電位電源が接続されることにより前記
入力部から前記半導体基板に注入される注入電子を引き
つけるn+層を有する、複数のｎウェルを構成し、前記ｎ
ウェルのあるものにｐ層を形成し、そのｐ層にｎ層を形
成することによって前記バイポーラトランジスタをnpn
型のものとして構成し、さらに前記ｎウェルの他のもの
に、前記正電位電源よりも低電位の正電位が接続されて
前記注入電子の引きつけを行なわず前記n+層に行わせる
一対のｐ層をチャネルの間隔をおいて形成することによ
り、前記MOSトランジスタをｐチャネル型MOSトランジス
タとして構成したことを特徴とするものとして構成され
る。
上にバイポーラトランジスタとMOSトランジスタとを混
載し、前記MOSトランジスタにより複数のメモリセル部
をマトリクス状に構成し、それらのメモリセル部のいず
れかをアドレス指定によって選択可能とし、さらに前記
MOSトランジスタに対しての入力電圧が加えられるｎチ
ャネル型MOSトランジスタである入力部を前記基板に直
接的に形成し、 前記半導体基板としてｐ型のものを用い、そのｐ型の
半導体基板に、正電位電源が接続されることにより前記
入力部から前記半導体基板に注入される注入電子を引き
つけるn+層を有する、複数のｎウェルを構成し、前記ｎ
ウェルのあるものにｐ層を形成し、そのｐ層にｎ層を形
成することによって前記バイポーラトランジスタをnpn
型のものとして構成し、さらに前記ｎウェルの他のもの
に、前記正電位電源よりも低電位の正電位が接続されて
前記注入電子の引きつけを行なわず前記n+層に行わせる
一対のｐ層をチャネルの間隔をおいて形成することによ
り、前記MOSトランジスタをｐチャネル型MOSトランジス
タとして構成したことを特徴とするものとして構成され
る。
（作 用） 本発明のBi−CMOS型半導体メモリ装置においては、ｎ
ウェルのn+層には正電位電源が接続され、ｐ型の半導体
基板には負電位電源が接続される。この状態において、
入力部にアンダーシュートのある入力電圧が加えられ
て、半導体基板に電子が注入されても、注入された電子
はｎウェルに吸い込まれた後特にn+を通って正電位電源
に流出する。これにより、入力部にアンダーシュートの
ある入力電圧が加えられても、ｎウェルに形成されたｐ
チャネルMOSトランジスタには影響が及ぼされることは
なく、メモリセル部の蓄積情報の破壊は生じない。
ウェルのn+層には正電位電源が接続され、ｐ型の半導体
基板には負電位電源が接続される。この状態において、
入力部にアンダーシュートのある入力電圧が加えられ
て、半導体基板に電子が注入されても、注入された電子
はｎウェルに吸い込まれた後特にn+を通って正電位電源
に流出する。これにより、入力部にアンダーシュートの
ある入力電圧が加えられても、ｎウェルに形成されたｐ
チャネルMOSトランジスタには影響が及ぼされることは
なく、メモリセル部の蓄積情報の破壊は生じない。
また、半導体基板をｐ型としてあるので、npn型のバ
イポーラトランジスタのコレクタ（ｎタイプ）は個々に
分離され、正常に動作する。
イポーラトランジスタのコレクタ（ｎタイプ）は個々に
分離され、正常に動作する。
（実施例） 第１図は本発明の一実施例としてのBi−CMOS半導体装
置の要部を示すものである。同図において、Ｐタイプの
半導体基板41に入力部42、バイポーラトランジスタ43及
びメモリセル部44が形成されている。メモリセル部44の
MOSトランジスタ60はｐチャネル型として形成されてい
る。
置の要部を示すものである。同図において、Ｐタイプの
半導体基板41に入力部42、バイポーラトランジスタ43及
びメモリセル部44が形成されている。メモリセル部44の
MOSトランジスタ60はｐチャネル型として形成されてい
る。
入力部42は、n+層46,47、ゲート酸化膜48及びゲート
ポリシリコン49を備え、n+層46に入力端子INが接続され
ている。
ポリシリコン49を備え、n+層46に入力端子INが接続され
ている。
バイポーラトランジスタ43は、埋込みN+層51、ｎウェ
ル52及びディープN+層53よりコレクタを形成し、ｐ層54
及びp+層55によりベースを形成し、n+層56によりエミッ
タを形成している。
ル52及びディープN+層53よりコレクタを形成し、ｐ層54
及びp+層55によりベースを形成し、n+層56によりエミッ
タを形成している。
メモリセル部44は、埋込みN+層58及びｎウェル59を備
え、そのｎウェル59に形成したディープN+層65を有す
る。このｎウェル59にMOSトランジスタ60が形成され
る。即ち、MOSトランジスタ60は、ｎウェル59の表面近
傍のp+層（拡散層）61,62、ｎウェル59上のゲート酸化
膜63及びゲートポリシリコン64によって形成される。
え、そのｎウェル59に形成したディープN+層65を有す
る。このｎウェル59にMOSトランジスタ60が形成され
る。即ち、MOSトランジスタ60は、ｎウェル59の表面近
傍のp+層（拡散層）61,62、ｎウェル59上のゲート酸化
膜63及びゲートポリシリコン64によって形成される。
上記第１図からわかるように基板41としてはｐタイプ
を用いており、バイポーラトランジスタ43のコレクタは
基板41から電気的に分離されている。また、メモリセル
部44のMOSトランジスタは図で示したトランジスタ60以
外のものもすべてｐチャネルタイプで形成する。また、
Bi−CMOSプロセスでバイポーラ形成の必要性から埋込み
N+層が形成されるので、ｎウェル52,59の下には埋込みN
+層51,58が結果的に設けれているが、この埋込み層N+5
1,58は必ずしもなくてもよい。
を用いており、バイポーラトランジスタ43のコレクタは
基板41から電気的に分離されている。また、メモリセル
部44のMOSトランジスタは図で示したトランジスタ60以
外のものもすべてｐチャネルタイプで形成する。また、
Bi−CMOSプロセスでバイポーラ形成の必要性から埋込み
N+層が形成されるので、ｎウェル52,59の下には埋込みN
+層51,58が結果的に設けれているが、この埋込み層N+5
1,58は必ずしもなくてもよい。
このような装置においては、バイポーラトランジスタ
43のディープN+層53等とメモリセル部44のディープN+層
65等は電位VDD（＋5V）とされ、基板41は電位VSS（0V）
とされる。
43のディープN+層53等とメモリセル部44のディープN+層
65等は電位VDD（＋5V）とされ、基板41は電位VSS（0V）
とされる。
この状態において入力部42の入力端子INに−3Vのアン
ダーシュートの許された入力電圧が加えられると、第１
図に示すように、基板41内に電子が注入される。注入さ
れた電子は同図に示すように拡散する。拡散によりメモ
リセル部44に達した電子は、電位VDDにある埋込みN+層5
8及びｎウェル59に吸い込まれる。吸い込まれた電子の
大部分は、ディープN+層65を通じてVDD電源に流れ込
む。これにより、MOSトランジスタ60には電子は到達し
ない。極く僅かの電子はMOSトランジスタ60に達する
が、拡散層61,62はp+層で形成され、ｎウェルの電位（5
V）よりも低いので、電子はp+層61,62へは入っていかな
い。よって、基板電子電流によってメモリセル情報が破
壊されることはない。
ダーシュートの許された入力電圧が加えられると、第１
図に示すように、基板41内に電子が注入される。注入さ
れた電子は同図に示すように拡散する。拡散によりメモ
リセル部44に達した電子は、電位VDDにある埋込みN+層5
8及びｎウェル59に吸い込まれる。吸い込まれた電子の
大部分は、ディープN+層65を通じてVDD電源に流れ込
む。これにより、MOSトランジスタ60には電子は到達し
ない。極く僅かの電子はMOSトランジスタ60に達する
が、拡散層61,62はp+層で形成され、ｎウェルの電位（5
V）よりも低いので、電子はp+層61,62へは入っていかな
い。よって、基板電子電流によってメモリセル情報が破
壊されることはない。
これにより、Bi−CMOSで信頼性の高いメモリを構成す
ることができる。
ることができる。
本発明のBi−CMOS型半導体メモリ装置によれば、半導
体基板としてｎ型のものを用いたので、npn型のバイポ
ーラトランジスタにおけるｎ型のコレクタを個々に分離
して、そのバイポーラトランジスタを迅速に動作させる
ことを確保できる。さらに、MOSトランジスタをｎウェ
ルに形成し、そのｎウェルに正電位電源が接続され、そ
のｎウェル中に形成されたソース・ドレインとしてのＰ
層にその正電位電源よりも低電位の正電位が接続される
ようにしたので、入力部にアンダーシュートのある入力
電圧が加れられた際に基板に電子が注入されても、その
電子はMOSトランジスタが形成されたｎウェルが正電位
にあることからここに流入し、外部の正電位電源へと流
出する。このとき、このｎウェル中に形成されたMOSト
ランジスタにおけるソース・ドレインとしてのＰ層は、
前記正電位電源よりも低電位であることから、前記入力
部から注入された電子がｎウェルを介してそのＰ層に流
入することはなく、これにより、その電子の影響がMOS
トランジスタ（メモリセル部）に及ぶのが阻止され、メ
モリセル部に蓄積された情報の破壊を防ぐことができ
る。
体基板としてｎ型のものを用いたので、npn型のバイポ
ーラトランジスタにおけるｎ型のコレクタを個々に分離
して、そのバイポーラトランジスタを迅速に動作させる
ことを確保できる。さらに、MOSトランジスタをｎウェ
ルに形成し、そのｎウェルに正電位電源が接続され、そ
のｎウェル中に形成されたソース・ドレインとしてのＰ
層にその正電位電源よりも低電位の正電位が接続される
ようにしたので、入力部にアンダーシュートのある入力
電圧が加れられた際に基板に電子が注入されても、その
電子はMOSトランジスタが形成されたｎウェルが正電位
にあることからここに流入し、外部の正電位電源へと流
出する。このとき、このｎウェル中に形成されたMOSト
ランジスタにおけるソース・ドレインとしてのＰ層は、
前記正電位電源よりも低電位であることから、前記入力
部から注入された電子がｎウェルを介してそのＰ層に流
入することはなく、これにより、その電子の影響がMOS
トランジスタ（メモリセル部）に及ぶのが阻止され、メ
モリセル部に蓄積された情報の破壊を防ぐことができ
る。
第１図は本発明の一実施例の要部断面図、第２図は半導
体メモリ装置の一部を示す回路図、第３図及び第４図は
従来の半導体メモリ装置の要部断面図である。 41……半導体基板、43……バイポーラトランジスタ、44
……メモリセル部、52,59……ｎウェル、60……MOSトラ
ンジスタ。
体メモリ装置の一部を示す回路図、第３図及び第４図は
従来の半導体メモリ装置の要部断面図である。 41……半導体基板、43……バイポーラトランジスタ、44
……メモリセル部、52,59……ｎウェル、60……MOSトラ
ンジスタ。
Claims (1)
- 【請求項１】半導体基板上にバイポーラトランジスタと
MOSトランジスタとを混載し、前記MOSトランジスタによ
り複数のメモリセル部をマトリクス状に構成し、それら
のメモリセル部のいずれかをアドレス指定によって選択
可能とし、さらに前記MOSトランジスタに対しての入力
電圧が加えられるｎチャネル型MOSトランジスタである
入力部を前記基板に直接的に形成し、 前記半導体基板としてｐ型のものを用い、そのｐ型の半
導体基板に、正電位電源が接続されることにより前記入
力部から前記半導体基板に注入される注入電子を引きつ
けるn+層を有する、複数のｎウェルを構成し、前記ｎウ
ェルのあるものにｐ層を形成し、そのｐ層にｎ層を形成
することによって前記バイポーラトランジスタをnpn型
のものとして構成し、さらに前記ｎウェルの他のもの
に、前記正電位電源よりも低電位の正電位が接続されて
前記注入電子の引きつけを行なわず前記n+層に行わせる
一対のｐ層をチャネルの間隔をおいて形成することによ
り、前記MOSトランジスタをｐチャネル型MOSトランジス
タとして構成したことを特徴とするBi−CMOS型半導体メ
モリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63284755A JP2726454B2 (ja) | 1988-11-10 | 1988-11-10 | Ｂｉ−ＣＭＯＳ型半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63284755A JP2726454B2 (ja) | 1988-11-10 | 1988-11-10 | Ｂｉ−ＣＭＯＳ型半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02130870A JPH02130870A (ja) | 1990-05-18 |
| JP2726454B2 true JP2726454B2 (ja) | 1998-03-11 |
Family
ID=17682583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63284755A Expired - Fee Related JP2726454B2 (ja) | 1988-11-10 | 1988-11-10 | Ｂｉ−ＣＭＯＳ型半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2726454B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3496266B2 (ja) * | 1994-03-15 | 2004-02-09 | トヨタ自動車株式会社 | ブレーキシステム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214557A (ja) * | 1985-03-20 | 1986-09-24 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
-
1988
- 1988-11-10 JP JP63284755A patent/JP2726454B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02130870A (ja) | 1990-05-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |