JPH05235734A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05235734A JPH05235734A JP4033073A JP3307392A JPH05235734A JP H05235734 A JPH05235734 A JP H05235734A JP 4033073 A JP4033073 A JP 4033073A JP 3307392 A JP3307392 A JP 3307392A JP H05235734 A JPH05235734 A JP H05235734A
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- voltage
- supply voltage
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Abstract
(57)【要約】
【目的】 電源電圧により動作、非動作とすることを可
能にする。 【構成】 電源電圧が異常に上昇した場合に、電源電圧
検知回路部４や基板電圧検知回路部７により、入力回路
部１に検知信号を出力して、入力信号の受付を止め、内
部回路の動作を停止させる。電源電流の増大による、半
導体装置内部の電源電圧やグランド電圧の上昇や基板電
圧の上昇を抑制することができ、ラッチアップの発生を
抑制し、動作時の電源電圧の上昇に対する破壊耐圧を向
上させることができる。
能にする。 【構成】 電源電圧が異常に上昇した場合に、電源電圧
検知回路部４や基板電圧検知回路部７により、入力回路
部１に検知信号を出力して、入力信号の受付を止め、内
部回路の動作を停止させる。電源電流の増大による、半
導体装置内部の電源電圧やグランド電圧の上昇や基板電
圧の上昇を抑制することができ、ラッチアップの発生を
抑制し、動作時の電源電圧の上昇に対する破壊耐圧を向
上させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、電源電圧を検知する事
により動作、非動作を行う半導体装置に関するものであ
る。
により動作、非動作を行う半導体装置に関するものであ
る。
【０００２】
【従来の技術】従来より、半導体装置は、システムに組
み込まれた状態で動作時に、機械あるいは人体などの外
部環境から、突発的な静電気や、過大なサージ電圧（約
１０ボルト以上）が印加されることがある。そして、半
導体装置の内部回路が、サージ電圧より耐圧がないため
誤動作や、ラッチアップ現象と呼ばれる現象を引き起こ
す。半導体装置の電源端子間に流れる電流が増大し、つ
いには、半導体装置の発熱により、内部素子の破壊をも
たらす。さらには、その半導体装置を使用しているシス
テムをも破壊する可能性がある。
み込まれた状態で動作時に、機械あるいは人体などの外
部環境から、突発的な静電気や、過大なサージ電圧（約
１０ボルト以上）が印加されることがある。そして、半
導体装置の内部回路が、サージ電圧より耐圧がないため
誤動作や、ラッチアップ現象と呼ばれる現象を引き起こ
す。半導体装置の電源端子間に流れる電流が増大し、つ
いには、半導体装置の発熱により、内部素子の破壊をも
たらす。さらには、その半導体装置を使用しているシス
テムをも破壊する可能性がある。
【０００３】以下、従来の半導体装置について説明す
る。図５は従来の半導体装置の要所ブロック図である。
る。図５は従来の半導体装置の要所ブロック図である。
【０００４】半導体装置は、外部から電源端子
（ＶDD）、グランド端子（ＶSS）、入力端子、および出
力端子を有する。電源電圧は、グランド端子の電圧を基
準にしてＶDD端子に通常５ボルトが加えられる。入力端
子には外部より制御信号、データ信号、アドレス信号な
どが加わり、半導体装置が信号処理し、期待するデータ
出力信号が出力端子より得られる。
（ＶDD）、グランド端子（ＶSS）、入力端子、および出
力端子を有する。電源電圧は、グランド端子の電圧を基
準にしてＶDD端子に通常５ボルトが加えられる。入力端
子には外部より制御信号、データ信号、アドレス信号な
どが加わり、半導体装置が信号処理し、期待するデータ
出力信号が出力端子より得られる。
【０００５】半導体装置内部では、入力端子より印加さ
れた信号は、入力回路部１に入り、入力波形を整形す
る。整形された信号は演算制御回路２に入力され、演算
制御回路２は他の入力回路から入力した信号との論理演
算をとり、データなどを制御演算する。そして、出力回
路部３を介して出力端子より制御演算した結果を出力す
る。また、Ｎチャネルトランジスタを形成する基板に負
の電圧を与えるための基板電圧発生回路部５を内蔵する
半導体装置がある。
れた信号は、入力回路部１に入り、入力波形を整形す
る。整形された信号は演算制御回路２に入力され、演算
制御回路２は他の入力回路から入力した信号との論理演
算をとり、データなどを制御演算する。そして、出力回
路部３を介して出力端子より制御演算した結果を出力す
る。また、Ｎチャネルトランジスタを形成する基板に負
の電圧を与えるための基板電圧発生回路部５を内蔵する
半導体装置がある。
【０００６】ＣＭＯＳ半導体回路装置の場合、その内部
回路は、ほとんどがインバータ回路や、ＮＡＮＤ回路、
ＮＯＲ回路などのゲート回路で構成されている。
回路は、ほとんどがインバータ回路や、ＮＡＮＤ回路、
ＮＯＲ回路などのゲート回路で構成されている。
【０００７】図６はインバータ回路の構造を示す図であ
る。Ｐチャネルトランジスタ８のソースが電源端子ＶＤ
Ｄにつながり、ドレインがＮチャネルトランジスタ９の
ドレインと接続され、出力端子Ｖoに接続する。Ｎチャ
ネルトランジスタ９のソースは、グランド端子に接続
し、Ｐチャネルトランジスタ８とＮチャネルトランジス
タ９のゲートはともに入力Ｖinに接続する。Ｐチャネル
トランジスタ８の基板電圧は電源電圧（通常５ボル
ト）、Ｎチャネルトランジスタ９の基板電圧は０ボルト
あるいは負の電圧が印加される。
る。Ｐチャネルトランジスタ８のソースが電源端子ＶＤ
Ｄにつながり、ドレインがＮチャネルトランジスタ９の
ドレインと接続され、出力端子Ｖoに接続する。Ｎチャ
ネルトランジスタ９のソースは、グランド端子に接続
し、Ｐチャネルトランジスタ８とＮチャネルトランジス
タ９のゲートはともに入力Ｖinに接続する。Ｐチャネル
トランジスタ８の基板電圧は電源電圧（通常５ボル
ト）、Ｎチャネルトランジスタ９の基板電圧は０ボルト
あるいは負の電圧が印加される。
【０００８】図７に図６のインバータ回路の入力電圧Ｖ
inと出力電圧Ｖoとの関係を示す。電源電圧は０ボルト
すると、入力電圧Ｖinと出力電圧Ｖoとは逆相（例えば
Ｖinが５ボルトの時、Ｖoは０ボルトとなる）となる。
inと出力電圧Ｖoとの関係を示す。電源電圧は０ボルト
すると、入力電圧Ｖinと出力電圧Ｖoとは逆相（例えば
Ｖinが５ボルトの時、Ｖoは０ボルトとなる）となる。
【０００９】図８に図６のインバータ回路の入力電圧Ｖ
inとＰチャネルトランジスタ８とＮチャネルトランジス
タ９のドレインに流れる電流Ｉdとの関係を示す。入力
電圧Ｖinが中間電位になるとＩdは増加する。また、Ｎ
チャネルトランジスタ９は、入力電圧Ｖinが中間電位の
場合、基板へ電流が流がれ、基板電圧が浮いた状態にな
る。
inとＰチャネルトランジスタ８とＮチャネルトランジス
タ９のドレインに流れる電流Ｉdとの関係を示す。入力
電圧Ｖinが中間電位になるとＩdは増加する。また、Ｎ
チャネルトランジスタ９は、入力電圧Ｖinが中間電位の
場合、基板へ電流が流がれ、基板電圧が浮いた状態にな
る。
【００１０】半導体装置の動作周期が短く、すなわち高
速になるほど、半導体装置の内部回路入力電圧は、中間
電圧を数多く遷移する。そのため、ＣＭＯＳ回路の入力
信号の遷移時に流れる電源端子（ＶDD）とグランド端子
（ＶSS）との間の貫通電流が増大する。
速になるほど、半導体装置の内部回路入力電圧は、中間
電圧を数多く遷移する。そのため、ＣＭＯＳ回路の入力
信号の遷移時に流れる電源端子（ＶDD）とグランド端子
（ＶSS）との間の貫通電流が増大する。
【００１１】また、図９に示すように電源電圧が上昇す
れば、インバータ回路やゲート回路の貫通電流が増大
し、内部回路の電源電流が増大する。
れば、インバータ回路やゲート回路の貫通電流が増大
し、内部回路の電源電流が増大する。
【００１２】
【発明が解決しようとする課題】電源装置の異常電圧や
外部からのノイズにより、電源電圧が上昇し約８ボルト
から１０ボルト以上になると、電源端子間電圧がＣＭＯ
Ｓ回路を構成するトランジスタのソース・ドレイン間の
耐圧以上になり、電源端子（ＶDD）とグランド端子（Ｖ
SS）との間の貫通電流が異常に増大する。これにより半
導体装置内部の電源電圧が降下する。また、グランド電
圧が上昇することにより、過剰な電流が流れ続ける、い
わゆるラッチアップが発生しやすい状態になり、外部よ
り電源端子や出力端子に過剰な電圧や負の電圧が印加さ
れると、ついには、ラッチアップが発生する。ラッチア
ップはＣＭＯＳ・ＬＳＩが持つＰＮＰＮ構造に由来す
る。ＣＭＯＳ構造は図１０のようにＮＰＮバイポーラト
ランジスタとＰＮＰバイポーラトランジスタとを寄生ト
ランジスタとして持ち、それぞれの寄生トランジスタの
コレクタはもう一方の寄生トランジスタのベースにつな
がっている。
外部からのノイズにより、電源電圧が上昇し約８ボルト
から１０ボルト以上になると、電源端子間電圧がＣＭＯ
Ｓ回路を構成するトランジスタのソース・ドレイン間の
耐圧以上になり、電源端子（ＶDD）とグランド端子（Ｖ
SS）との間の貫通電流が異常に増大する。これにより半
導体装置内部の電源電圧が降下する。また、グランド電
圧が上昇することにより、過剰な電流が流れ続ける、い
わゆるラッチアップが発生しやすい状態になり、外部よ
り電源端子や出力端子に過剰な電圧や負の電圧が印加さ
れると、ついには、ラッチアップが発生する。ラッチア
ップはＣＭＯＳ・ＬＳＩが持つＰＮＰＮ構造に由来す
る。ＣＭＯＳ構造は図１０のようにＮＰＮバイポーラト
ランジスタとＰＮＰバイポーラトランジスタとを寄生ト
ランジスタとして持ち、それぞれの寄生トランジスタの
コレクタはもう一方の寄生トランジスタのベースにつな
がっている。
【００１３】例えば、図１０において、出力端子に−
０.７ボルト以下の電圧が加わると、接続したＮチャン
ネルトランジスタのドレインＮ+拡散（エミッタ）から
Ｐウエル（ベース）に電子が注入される（Ａ）。注入電
子の一部はＰウエルを拡散した後Ｎ型半導体基板中を電
源（ＶDD）へドリフトする（Ｂ）。このドリフト電流が
ひき起こす電圧降下により、Ｐチャンネルトランジスタ
のソース近傍でＮ型半導体基板の電圧ＶDDが−０.７Ｖ
以下に低下すると、ソースＰ+拡散（エミッタ）からＮ
基板（ベース）に正孔の注入が起こる。注入された正孔
は、上で述べた注入電子と同様の過程をたどって、Ｎチ
ャンネルトランジスタのＮ+拡散からＰウエルへの電子
の注入をひき起こし（Ｃ、Ｄ）、前記の機構をくり返
す。したがって、出力端子の電位が正常に戻ってもこの
機構は働き続ける。そして、ラッチアップは電源電圧が
Ｐチャンネルトランジスタのソース電圧よりも低下した
り、グランド電圧がＮチャンネルトランジスタのソース
電圧よりも上昇したり、基板電圧が浅くなるほど発生し
やすくなる。
０.７ボルト以下の電圧が加わると、接続したＮチャン
ネルトランジスタのドレインＮ+拡散（エミッタ）から
Ｐウエル（ベース）に電子が注入される（Ａ）。注入電
子の一部はＰウエルを拡散した後Ｎ型半導体基板中を電
源（ＶDD）へドリフトする（Ｂ）。このドリフト電流が
ひき起こす電圧降下により、Ｐチャンネルトランジスタ
のソース近傍でＮ型半導体基板の電圧ＶDDが−０.７Ｖ
以下に低下すると、ソースＰ+拡散（エミッタ）からＮ
基板（ベース）に正孔の注入が起こる。注入された正孔
は、上で述べた注入電子と同様の過程をたどって、Ｎチ
ャンネルトランジスタのＮ+拡散からＰウエルへの電子
の注入をひき起こし（Ｃ、Ｄ）、前記の機構をくり返
す。したがって、出力端子の電位が正常に戻ってもこの
機構は働き続ける。そして、ラッチアップは電源電圧が
Ｐチャンネルトランジスタのソース電圧よりも低下した
り、グランド電圧がＮチャンネルトランジスタのソース
電圧よりも上昇したり、基板電圧が浅くなるほど発生し
やすくなる。
【００１４】ラッチアップや過大な電流により半導体装
置の温度上昇し、半導体装置内部の素子の破壊を引き起
こし、ひいては、半導体装置を用いたシステムの破壊を
引き起こす不都合が生じる。 本発明は上記従来の問題
点を解決するもので、動作時の電源電圧の上昇や基板電
圧の上昇に対する破壊耐圧を向上させることが可能な半
導体装置を提供することを目的とする。
置の温度上昇し、半導体装置内部の素子の破壊を引き起
こし、ひいては、半導体装置を用いたシステムの破壊を
引き起こす不都合が生じる。 本発明は上記従来の問題
点を解決するもので、動作時の電源電圧の上昇や基板電
圧の上昇に対する破壊耐圧を向上させることが可能な半
導体装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】この目的を達成するため
に、本発明の半導体装置は、電源電圧の検知回路と検知
回路から発生する信号を入力回路部にフィードバックす
る構成を有する。
に、本発明の半導体装置は、電源電圧の検知回路と検知
回路から発生する信号を入力回路部にフィードバックす
る構成を有する。
【００１６】また、本発明の半導体装置は、基板電圧の
検知回路と検知回路から発生する信号を入力回路部にフ
ィードバックする構成を有する。
検知回路と検知回路から発生する信号を入力回路部にフ
ィードバックする構成を有する。
【００１７】
【作用】電源電圧あるいは基板電圧の検知回路と検知回
路から発生する信号を入力回路部にフィードバックする
構造によって、半導体装置が、動作時の異常な電源電圧
の上昇に対する、破壊耐圧を向上させることができる。
路から発生する信号を入力回路部にフィードバックする
構造によって、半導体装置が、動作時の異常な電源電圧
の上昇に対する、破壊耐圧を向上させることができる。
【００１８】
【実施例】以下、本発明の第１の実施例の半導体装置の
構成について説明する。
構成について説明する。
【００１９】図１は、本実施例の半導体装置の構成の要
所ブロック図である。本発明の半導体装置は、電源電圧
検知回路部と入力回路部にフィードバックする構成を有
している。
所ブロック図である。本発明の半導体装置は、電源電圧
検知回路部と入力回路部にフィードバックする構成を有
している。
【００２０】半導体装置は、外部から電源端子
（ＶDD）、グランド端子（ＶSS）、入力端子、そして出
力端子を有する。電源電圧は、グランド端子の電圧を基
準にして通常５ボルトの電圧がＶDD端子に印加される。
入力端子には外部より制御信号、データ信号、アドレス
信号などが加わり、半導体装置で信号処理し、期待する
信号処理データを出力端子より出力する。また、電源電
圧検知回路部４により、電源電圧をモニタ−する。電源
電圧が異常に上昇した場合（８〜１０ボルト程度）に、
電源電圧検知回路部４からの検知信号により、入力回路
部１の入力信号の受付を禁止し、内部回路の動作を停止
しさせる。そして、電源端子（ＶDD）とグランド端子
（ＶSS）間に流れる貫通電流（動作電源電流）をなく
す。そうすることにより、電源電流の増大による、半導
体装置内部の電源電圧の低下やグランド電圧の上昇を抑
制することができ、ラッチアップ現象が防止され、動作
時の電源電圧の上昇に対する破壊耐圧を向上させること
が可能な半導体装置を提供することができる。
（ＶDD）、グランド端子（ＶSS）、入力端子、そして出
力端子を有する。電源電圧は、グランド端子の電圧を基
準にして通常５ボルトの電圧がＶDD端子に印加される。
入力端子には外部より制御信号、データ信号、アドレス
信号などが加わり、半導体装置で信号処理し、期待する
信号処理データを出力端子より出力する。また、電源電
圧検知回路部４により、電源電圧をモニタ−する。電源
電圧が異常に上昇した場合（８〜１０ボルト程度）に、
電源電圧検知回路部４からの検知信号により、入力回路
部１の入力信号の受付を禁止し、内部回路の動作を停止
しさせる。そして、電源端子（ＶDD）とグランド端子
（ＶSS）間に流れる貫通電流（動作電源電流）をなく
す。そうすることにより、電源電流の増大による、半導
体装置内部の電源電圧の低下やグランド電圧の上昇を抑
制することができ、ラッチアップ現象が防止され、動作
時の電源電圧の上昇に対する破壊耐圧を向上させること
が可能な半導体装置を提供することができる。
【００２１】以下、本発明の第２の実施例について説明
する。図２は、本実施例の電源電圧検知回路としてフィ
ールド酸化膜の分離耐圧を用いた半導体装置の構造図で
ある。
する。図２は、本実施例の電源電圧検知回路としてフィ
ールド酸化膜の分離耐圧を用いた半導体装置の構造図で
ある。
【００２２】本発明の半導体装置は、電源電圧検知回路
部としてフィールド酸化膜の分離耐圧を用いる構造を有
している。
部としてフィールド酸化膜の分離耐圧を用いる構造を有
している。
【００２３】まず、Ｐ型半導体基板１０の上部にＬＯＣ
ＯＳ分離によりフィールド酸化膜１１を形成する。砒素
などのＮ型不純物をイオン注入することにより深さ約
０.２μｍのＮ型拡散層１２、１３を形成する。Ｐ型半
導体基板の電位は０ボルトか、あるいはそれ以下の負の
電位が与えられている。Ｎ型拡散層１２とＮ型拡散層１
３はフィールド酸化膜１１により分離している。Ｎ型拡
散層１２は、電源ＶDDに接続し、Ｎ型拡散層１３は、抵
抗１４とインバータ回路１５につながる。インバータ回
路１５の出力は通常５ボルト（電源電圧）である。抵抗
１４の拡散層１４と接続しない他方の端子はグランドＶ
SSに接続する。フィールド酸化膜１１による分離耐圧は
約８ボルト程度である。電源電圧が８ボルト以上になる
と、フィールド酸化膜の耐圧を越え、Ｎ型拡散層１２か
らＮ型拡散層１３に電流が流れ、Ｎ型拡散層１３の電位
が通常電位の０ボルトより上昇する。そして、インバー
タ回路１５の出力は、通常５ボルト（電源電圧）から０
ボルトとなる。インバータ回路１５の出力信号を入力回
路部１にフィードバックし、インバータ回路１５の出力
信号で入力回路部１の入力信号を禁止し、半導体装置の
内部動作を停止させ、電源電流の増大による、半導体装
置内部の電源電圧の低下やグランド電位の上昇を抑制す
ることができ、ラッチアップ現象が防止され、動作時の
電源電圧の上昇に対する破壊耐圧を向上させることがで
きる。
ＯＳ分離によりフィールド酸化膜１１を形成する。砒素
などのＮ型不純物をイオン注入することにより深さ約
０.２μｍのＮ型拡散層１２、１３を形成する。Ｐ型半
導体基板の電位は０ボルトか、あるいはそれ以下の負の
電位が与えられている。Ｎ型拡散層１２とＮ型拡散層１
３はフィールド酸化膜１１により分離している。Ｎ型拡
散層１２は、電源ＶDDに接続し、Ｎ型拡散層１３は、抵
抗１４とインバータ回路１５につながる。インバータ回
路１５の出力は通常５ボルト（電源電圧）である。抵抗
１４の拡散層１４と接続しない他方の端子はグランドＶ
SSに接続する。フィールド酸化膜１１による分離耐圧は
約８ボルト程度である。電源電圧が８ボルト以上になる
と、フィールド酸化膜の耐圧を越え、Ｎ型拡散層１２か
らＮ型拡散層１３に電流が流れ、Ｎ型拡散層１３の電位
が通常電位の０ボルトより上昇する。そして、インバー
タ回路１５の出力は、通常５ボルト（電源電圧）から０
ボルトとなる。インバータ回路１５の出力信号を入力回
路部１にフィードバックし、インバータ回路１５の出力
信号で入力回路部１の入力信号を禁止し、半導体装置の
内部動作を停止させ、電源電流の増大による、半導体装
置内部の電源電圧の低下やグランド電位の上昇を抑制す
ることができ、ラッチアップ現象が防止され、動作時の
電源電圧の上昇に対する破壊耐圧を向上させることがで
きる。
【００２４】以下、本発明の第３の実施例について説明
する。図３は、本実施例の電源電圧検知回路としてトラ
ンジスタの耐圧を用いる半導体装置の構造図である。
する。図３は、本実施例の電源電圧検知回路としてトラ
ンジスタの耐圧を用いる半導体装置の構造図である。
【００２５】本発明の半導体装置は、電源電圧検知回路
部としてトランジスタの耐圧を用いる構造を有してい
る。
部としてトランジスタの耐圧を用いる構造を有してい
る。
【００２６】まず、Ｐ型半導体基板１０の上部にＬＯＣ
ＯＳ分離によりフィールド酸化膜１１を形成する。そし
て、薄い（約１００〜２５０ｎｍ）の酸化膜を形成し、
そしてポリシリコン膜を成長させ、フォトリソグラフィ
およびドライエッチングによりトランジスタのゲート部
１６を形成する。砒素などのＮ型不純物をイオン注入す
ることにより深さ約０.２μｍのＮ型拡散層１７，１８
を形成する。Ｐ型半導体基板の電位は０ボルトか、ある
いはそれ以下の負電位が与えられている。
ＯＳ分離によりフィールド酸化膜１１を形成する。そし
て、薄い（約１００〜２５０ｎｍ）の酸化膜を形成し、
そしてポリシリコン膜を成長させ、フォトリソグラフィ
およびドライエッチングによりトランジスタのゲート部
１６を形成する。砒素などのＮ型不純物をイオン注入す
ることにより深さ約０.２μｍのＮ型拡散層１７，１８
を形成する。Ｐ型半導体基板の電位は０ボルトか、ある
いはそれ以下の負電位が与えられている。
【００２７】Ｎ型拡散層１７とＮ型拡散層１８はトラン
ジスタのゲート部１６により分離している（Ｎチャネル
トランジスタ）。Ｎ型拡散層１７は、電源ＶDDに接続
し、Ｎ型拡散層１８は、抵抗１４とインバータ回路１５
の入力につながる。インバータ回路１５の出力は通常５
ボルト（電源電圧）である。抵抗１４のＮ型拡散層に接
続しない他方の端子ははグランドＶSSに接続する。トラ
ンジスタのゲート部１６により分離されたソース−ドレ
イン間の耐圧は約８ボルト程度である。電源電圧が８ボ
ルト以上になるとトランジスタのゲート部１６により分
離されたソース−ドレイン間の耐圧を越えＮ型拡散層１
７から、Ｎ型拡散層１８に電流が流れ、Ｎ型拡散層１８
の電圧が通常電圧の０ボルトから上昇する。そして、イ
ンバータ回路１５の出力は通常５ボルト（電源電圧）か
ら０ボルトとなる。 インバータ回路１５の出力信号を
入力回路部１にフィードバックをかけることにより半導
体装置の内部動作を停止し電源電流の増大による、半導
体装置内部の電源電圧の低下やグランド電圧の上昇が抑
制でき、ラッチアップ現象を防止し、動作時の電源電圧
の上昇に対する破壊耐圧を向上させることができる。
ジスタのゲート部１６により分離している（Ｎチャネル
トランジスタ）。Ｎ型拡散層１７は、電源ＶDDに接続
し、Ｎ型拡散層１８は、抵抗１４とインバータ回路１５
の入力につながる。インバータ回路１５の出力は通常５
ボルト（電源電圧）である。抵抗１４のＮ型拡散層に接
続しない他方の端子ははグランドＶSSに接続する。トラ
ンジスタのゲート部１６により分離されたソース−ドレ
イン間の耐圧は約８ボルト程度である。電源電圧が８ボ
ルト以上になるとトランジスタのゲート部１６により分
離されたソース−ドレイン間の耐圧を越えＮ型拡散層１
７から、Ｎ型拡散層１８に電流が流れ、Ｎ型拡散層１８
の電圧が通常電圧の０ボルトから上昇する。そして、イ
ンバータ回路１５の出力は通常５ボルト（電源電圧）か
ら０ボルトとなる。 インバータ回路１５の出力信号を
入力回路部１にフィードバックをかけることにより半導
体装置の内部動作を停止し電源電流の増大による、半導
体装置内部の電源電圧の低下やグランド電圧の上昇が抑
制でき、ラッチアップ現象を防止し、動作時の電源電圧
の上昇に対する破壊耐圧を向上させることができる。
【００２８】以下、本発明の第４の実施例の半導体装置
の構成について説明する。図４は、本実施例の半導体装
置の構成の要所ブロック図である。
の構成について説明する。図４は、本実施例の半導体装
置の構成の要所ブロック図である。
【００２９】本発明の半導体装置は、内部発生する基板
電圧の基板電圧検知回路部と入力回路部にフィードバッ
クする構成を有している。
電圧の基板電圧検知回路部と入力回路部にフィードバッ
クする構成を有している。
【００３０】半導体装置は、外部から電源端子
（ＶDD）、グランド端子（ＶSS）、入力端子、及び出力
端子を有する。電源電圧は、グランド端子の電位を基準
にして通常５ボルトの電圧がＶDD端子に印加されてい
る。入力端子には外部より制御信号、データ信号、アド
レス信号などが加わり、半導体装置内で信号処理され、
期待するデータを出力端子より出力する。また、基板電
圧検知回路部５により、基板電圧６をモニタ−する。電
源電圧が異常に上昇した場合（８〜１０ボルト程度）
に、電源電圧検知回路部４から入力回路部１に検知信号
が出力される。そして、検知信号が入力回路部１の入力
信号の受付を禁止することにより、内部回路の動作を停
止する。そして、Ｎチャネルトランジスタから基板に流
れ込む基板電流をなくすことにより、基板電圧が正にな
ることを防ぐ。Ｎチャネルトランジスタの基板からグラ
ンド端子に流れる電流を防ぐことが出来る。電源電流の
増大による、半導体装置内部の電源電圧の低下やグラン
ド電圧の上昇を抑制することができ、ラッチアップの発
生を防止し、動作時の電源電圧の上昇に対する破壊耐圧
を向上させることが可能な半導体装置を提供することが
できる。
（ＶDD）、グランド端子（ＶSS）、入力端子、及び出力
端子を有する。電源電圧は、グランド端子の電位を基準
にして通常５ボルトの電圧がＶDD端子に印加されてい
る。入力端子には外部より制御信号、データ信号、アド
レス信号などが加わり、半導体装置内で信号処理され、
期待するデータを出力端子より出力する。また、基板電
圧検知回路部５により、基板電圧６をモニタ−する。電
源電圧が異常に上昇した場合（８〜１０ボルト程度）
に、電源電圧検知回路部４から入力回路部１に検知信号
が出力される。そして、検知信号が入力回路部１の入力
信号の受付を禁止することにより、内部回路の動作を停
止する。そして、Ｎチャネルトランジスタから基板に流
れ込む基板電流をなくすことにより、基板電圧が正にな
ることを防ぐ。Ｎチャネルトランジスタの基板からグラ
ンド端子に流れる電流を防ぐことが出来る。電源電流の
増大による、半導体装置内部の電源電圧の低下やグラン
ド電圧の上昇を抑制することができ、ラッチアップの発
生を防止し、動作時の電源電圧の上昇に対する破壊耐圧
を向上させることが可能な半導体装置を提供することが
できる。
【００３１】
【発明の効果】電源電圧検知回路からの検知信号を入力
回路部にフィードバックし、入力回路部の入力信号を禁
止する構成により、半導体装置の動作時に異常な電源電
圧の上昇が発生しても、インバータ回路やゲート回路の
動作を停止させることで、半導体装置の破壊耐圧を向上
させることができる。
回路部にフィードバックし、入力回路部の入力信号を禁
止する構成により、半導体装置の動作時に異常な電源電
圧の上昇が発生しても、インバータ回路やゲート回路の
動作を停止させることで、半導体装置の破壊耐圧を向上
させることができる。
【図１】本発明の第１の実施例における半導体装置の構
成図
成図
【図２】本発明の第２の実施例における半導体装置の構
造図
造図
【図３】本発明の第３の実施例における半導体装置の構
造図
造図
【図４】本発明の実施例における半導体装置の要所ブロ
ック図
ック図
【図５】従来の半導体装置の要所ブロック図
【図６】インバータ回路の構造図
【図７】インバータ回路の入力電圧Ｖinと出力電圧Ｖo
との関係を示す図
との関係を示す図
【図８】インバータ回路の入力電圧Ｖinとトランジスタ
に流れる電流Ｉdとの関係を示す図
に流れる電流Ｉdとの関係を示す図
【図９】半導体装置の電源電圧に対する電源電流の関係
を示す図
を示す図
【図１０】ＣＭＯＳ半導体装置の構造（インバータ回
路）
路）
１ 入力回路部 ２ 演算制御回路部 ３ 出力回路部 ４ 電源電圧検知回路部 ５ 基板電圧発生回路部 ６ 基板電圧 ７ 基板電圧検知回路部 ８ Ｐチャネルトランジスタ ９ Ｎチャネルトランジスタ １０ フィールド酸化膜 １１ Ｐ型半導体基板 １２ Ｎ型拡散層 １３ Ｎ型拡散層 １４ 抵抗 １５ インバータ回路 １６ トランジスタのゲート部 １７ Ｎ型拡散層 １８ Ｎ型拡散層
Claims (4)
- 【請求項１】電源電圧の検知回路と、前記検知回路から
発生する信号を入力回路部にフィードバックする構成を
有し、電源電圧が所定値以上に上昇した際に、前記入力
回路部以降の内部回路の回路動作を停止させることを特
徴とする半導体装置。 - 【請求項２】電源電圧の検知回路として、フィールド酸
化膜の分離耐圧を用いることを特徴とする請求項１記載
の半導体装置。 - 【請求項３】電源電圧の検知回路として、トランジスタ
の分離耐圧を用いることを特徴とする記載の請求項１記
載の半導体装置。 - 【請求項４】内部発生する基板電圧の検知回路と、検知
回路から発生する信号を入力回路部にフィードバックす
る構成を有し、基板電圧が０Ｖ以上に上昇した際に、前
記入力回路部以降の内部回路の回路動作を停止させるこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4033073A JPH05235734A (ja) | 1992-02-20 | 1992-02-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4033073A JPH05235734A (ja) | 1992-02-20 | 1992-02-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235734A true JPH05235734A (ja) | 1993-09-10 |
Family
ID=12376551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4033073A Pending JPH05235734A (ja) | 1992-02-20 | 1992-02-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235734A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07273291A (ja) * | 1994-03-30 | 1995-10-20 | Nec Corp | 半導体集積回路 |
| JP2006212248A (ja) * | 2005-02-04 | 2006-08-17 | Pentax Corp | Ｃｃｄの破損防止システム |
| JP2006212247A (ja) * | 2005-02-04 | 2006-08-17 | Pentax Corp | Ｃｃｄの破損防止システム |
-
1992
- 1992-02-20 JP JP4033073A patent/JPH05235734A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07273291A (ja) * | 1994-03-30 | 1995-10-20 | Nec Corp | 半導体集積回路 |
| JP2006212248A (ja) * | 2005-02-04 | 2006-08-17 | Pentax Corp | Ｃｃｄの破損防止システム |
| JP2006212247A (ja) * | 2005-02-04 | 2006-08-17 | Pentax Corp | Ｃｃｄの破損防止システム |
| JP4648718B2 (ja) * | 2005-02-04 | 2011-03-09 | Ｈｏｙａ株式会社 | Ｃｃｄの破損防止システム |
| JP4648717B2 (ja) * | 2005-02-04 | 2011-03-09 | Ｈｏｙａ株式会社 | Ｃｃｄの破損防止システム |
| DE102006005307B4 (de) * | 2005-02-04 | 2016-10-20 | Hoya Corp. | System zum Steuern eines ladungsgekoppelten Bauelementes |
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