JPH07273291A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH07273291A JPH07273291A JP6061696A JP6169694A JPH07273291A JP H07273291 A JPH07273291 A JP H07273291A JP 6061696 A JP6061696 A JP 6061696A JP 6169694 A JP6169694 A JP 6169694A JP H07273291 A JPH07273291 A JP H07273291A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- power supply
- transistor substrate
- buffer circuit
- type transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】半導体集積回路の出力バッファ回路の廻り込み
ノイズを低減する。 【構成】本発明は、入力バッファ回路１と、内部回路２
と、出力バッファ回路３により構成され、入力バッファ
回路１の電源端子１０１およびＰ型トランジスタ基板端
子１０２、内部回路２の電源端子２０１およびＰ型トラ
ンジスタ基板端子２０２、および出力バッファ回路３の
Ｐ型トランジスタ基板端子３０２は、共通接続されて電
源電位ＶDD1 に接続され、出力バッファ回路３の電源端
子３０１のみが電源電位ＶDD2 に接続される。また、入
力バッファ回路１の接地端子１０３およびＮ型トランジ
スタ基板端子１０４、内部回路２の接地端子２０３およ
びＮ型トランジスタ基板端子２０３、および出力バッフ
ァ回路３のＮ型トランジスタ基板端子３０４は、共通接
続されて接地電位ＧＮＤ1 に接続され、出力バッファ回
路３の接地端子３０３のみが、接地電位ＧＮＤ2 に接続
されている。
ノイズを低減する。 【構成】本発明は、入力バッファ回路１と、内部回路２
と、出力バッファ回路３により構成され、入力バッファ
回路１の電源端子１０１およびＰ型トランジスタ基板端
子１０２、内部回路２の電源端子２０１およびＰ型トラ
ンジスタ基板端子２０２、および出力バッファ回路３の
Ｐ型トランジスタ基板端子３０２は、共通接続されて電
源電位ＶDD1 に接続され、出力バッファ回路３の電源端
子３０１のみが電源電位ＶDD2 に接続される。また、入
力バッファ回路１の接地端子１０３およびＮ型トランジ
スタ基板端子１０４、内部回路２の接地端子２０３およ
びＮ型トランジスタ基板端子２０３、および出力バッフ
ァ回路３のＮ型トランジスタ基板端子３０４は、共通接
続されて接地電位ＧＮＤ1 に接続され、出力バッファ回
路３の接地端子３０３のみが、接地電位ＧＮＤ2 に接続
されている。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、入出力回路としての機能を含むＣＭＯＳタイプの
半導体集積回路に関する。
特に、入出力回路としての機能を含むＣＭＯＳタイプの
半導体集積回路に関する。
【０００２】
【従来の技術】従来の、この種の半導体集積回路は、図
３に一例が示されるように、入力バッファ回路１と、内
部回路２と、出力バッファ回路３とを備えて構成されて
いる。入力バッファ回路１の電源端子１０１およびＰ型
トランジスタ基板端子１０２、内部回路２の電源端子２
０１およびＰ型トランジスタ基板端子２０２、および出
力バッファ回路３の電源端子３０１およびＰ型トランジ
スタ基板端子３０２は、それぞれ１点に共通接続されて
電源電位ＶDDに接続され、また、入力バッファ回路１の
接地端子１０３およびＮ型トランジスタ基板端子１０
４、内部回路２の接地端子２０３およびＮ型トランジス
タ基板端子２０３、および出力バッファ回路３の接地端
子３０３およびＮ型トランジスタ基板端子３０４は、同
様にそれぞれ１点に共通接続されて接地電位ＧＮＤに接
続されている。
３に一例が示されるように、入力バッファ回路１と、内
部回路２と、出力バッファ回路３とを備えて構成されて
いる。入力バッファ回路１の電源端子１０１およびＰ型
トランジスタ基板端子１０２、内部回路２の電源端子２
０１およびＰ型トランジスタ基板端子２０２、および出
力バッファ回路３の電源端子３０１およびＰ型トランジ
スタ基板端子３０２は、それぞれ１点に共通接続されて
電源電位ＶDDに接続され、また、入力バッファ回路１の
接地端子１０３およびＮ型トランジスタ基板端子１０
４、内部回路２の接地端子２０３およびＮ型トランジス
タ基板端子２０３、および出力バッファ回路３の接地端
子３０３およびＮ型トランジスタ基板端子３０４は、同
様にそれぞれ１点に共通接続されて接地電位ＧＮＤに接
続されている。
【０００３】この従来の半導体集積回路においては、各
回路における電源端子とＰ型トランジスタ基板端子、お
よび接地端子とＮ型トランジスタ基板端子がそれぞれ一
点に共通接続されていることにより、出力バッファ回路
３における貫通電流および充放電電流によって発生する
ノイズが、これらの各回路を構成するトランジスタの基
板電位に廻り込み、当該ノイズによる機能障害を惹起す
るという問題が生じている。
回路における電源端子とＰ型トランジスタ基板端子、お
よび接地端子とＮ型トランジスタ基板端子がそれぞれ一
点に共通接続されていることにより、出力バッファ回路
３における貫通電流および充放電電流によって発生する
ノイズが、これらの各回路を構成するトランジスタの基
板電位に廻り込み、当該ノイズによる機能障害を惹起す
るという問題が生じている。
【０００４】上記の廻り込みによるノイズの問題対策と
して、他の従来例においては、図４に示されるように、
入力バッファ回路１と、内部回路２と、出力バッファ回
路３とを備えて構成される半導体集積回路において、入
力バッファ回路１の電源端子１０１およびＰ型トランジ
スタ基板端子１０２、および内部回路２の電源端子２０
１およびＰ型トランジスタ基板端子２０２は、出力バッ
ファ回路３とは分離した状態で、それぞれ１点に共通接
続されて電源電位ＶDD1 に接続され、出力バッファ回路
３の電源端子３０１およびＰ型トランジスタ基板端子３
０２は、１点に接続されて単独にて個別の電源電位Ｖ
DD2 に接続されている。また接地側についても、入力バ
ッファ回路１の接地端子１０３およびＮ型トランジスタ
基板端子１０４、および内部回路２の接地端子２０３お
よびＮ型トランジスタ基板端子２０４は、それぞれ１点
に共通接続されて接地電位ＧＮＤ1 に接続され、出力バ
ッファ回路３の接地端子３０３およびＮ型トランジスタ
基板端子３０４は、１点に接続されて単独にて接地電位
ＧＮＤ2 に接続されている。
して、他の従来例においては、図４に示されるように、
入力バッファ回路１と、内部回路２と、出力バッファ回
路３とを備えて構成される半導体集積回路において、入
力バッファ回路１の電源端子１０１およびＰ型トランジ
スタ基板端子１０２、および内部回路２の電源端子２０
１およびＰ型トランジスタ基板端子２０２は、出力バッ
ファ回路３とは分離した状態で、それぞれ１点に共通接
続されて電源電位ＶDD1 に接続され、出力バッファ回路
３の電源端子３０１およびＰ型トランジスタ基板端子３
０２は、１点に接続されて単独にて個別の電源電位Ｖ
DD2 に接続されている。また接地側についても、入力バ
ッファ回路１の接地端子１０３およびＮ型トランジスタ
基板端子１０４、および内部回路２の接地端子２０３お
よびＮ型トランジスタ基板端子２０４は、それぞれ１点
に共通接続されて接地電位ＧＮＤ1 に接続され、出力バ
ッファ回路３の接地端子３０３およびＮ型トランジスタ
基板端子３０４は、１点に接続されて単独にて接地電位
ＧＮＤ2 に接続されている。
【０００５】この従来例においては、出力バッファ回路
３において生じる貫通電流および充放電電流に起因する
ノイズの内部回路２および入力バッファ回路１に対する
廻り込みを防止するために、入力バッファ回路１および
内部回路２に対する電源および接地電位の供給と、出力
バッファ回路３に対する電源および接地電位の供給とが
個別に分離されている。しかし、このように、出力バッ
ファ回路３に対する電源電位ならびに接地電位を入力バ
ッファ回路１および内部回路２から分離しても、基板を
経由して出力バッファ回路３によるノイズが、入力バッ
ファ回路および内部回路等に廻り込むという障害が生じ
るという問題がある。
３において生じる貫通電流および充放電電流に起因する
ノイズの内部回路２および入力バッファ回路１に対する
廻り込みを防止するために、入力バッファ回路１および
内部回路２に対する電源および接地電位の供給と、出力
バッファ回路３に対する電源および接地電位の供給とが
個別に分離されている。しかし、このように、出力バッ
ファ回路３に対する電源電位ならびに接地電位を入力バ
ッファ回路１および内部回路２から分離しても、基板を
経由して出力バッファ回路３によるノイズが、入力バッ
ファ回路および内部回路等に廻り込むという障害が生じ
るという問題がある。
【０００６】これらの廻り込みによるノイズの問題に対
応して、特開平２−１２６６５２号公報の半導体集積回
路装置による提案においては、当該公報の明細書の第１
図の実施例に示されるように、入力バッファ回路部３
は、電源ライン６ｂを介して電源パッド部１ｂに、ＧＮ
Ｄライン７ｂを介してＧＮＤパッド部２ａにそれぞれ接
続されており、また、内部論理ゲート部４および出力バ
ッファ回路部５は、それぞれ電源ライン６ａおよびＧＮ
Ｄライン７ｂを介して電源パッド１ｂに、ＧＮＤライン
７ｂを介してＧＮＤパッド部２ｂにそれぞれ接続されて
いる。また、この提案による当該公報の明細書の第２図
の他の実施例においては、電源ライン６は、全構成部に
おいて共通接続され、接地ライン７ａ、７ｂのみが入力
バッファ回路部３用と、内部論理回路ゲート部４および
出力バッファ回路部５用とに分離独立されている。
応して、特開平２−１２６６５２号公報の半導体集積回
路装置による提案においては、当該公報の明細書の第１
図の実施例に示されるように、入力バッファ回路部３
は、電源ライン６ｂを介して電源パッド部１ｂに、ＧＮ
Ｄライン７ｂを介してＧＮＤパッド部２ａにそれぞれ接
続されており、また、内部論理ゲート部４および出力バ
ッファ回路部５は、それぞれ電源ライン６ａおよびＧＮ
Ｄライン７ｂを介して電源パッド１ｂに、ＧＮＤライン
７ｂを介してＧＮＤパッド部２ｂにそれぞれ接続されて
いる。また、この提案による当該公報の明細書の第２図
の他の実施例においては、電源ライン６は、全構成部に
おいて共通接続され、接地ライン７ａ、７ｂのみが入力
バッファ回路部３用と、内部論理回路ゲート部４および
出力バッファ回路部５用とに分離独立されている。
【０００７】この提案による半導体集積回路は、前記公
開公報によれば、内部論理ゲート部４または出力バッフ
ァ回路部５において、動作時に発生する貫通電流、充放
電電流により電源ランイン、ＧＮＤラインに混入するノ
イズによる問題を改善することを目的としている。そし
て、本提案においては、入力バッファ回路部３、内部論
理ゲート部６および出力バッファ回路部５等に対する電
源パッド部およびＧＮＤパッド部の接続が、本発明の改
善対象としている前記図３および図４の半導体集積回路
に示されるように、入力バッファ回路１、内部回路２お
よび出力バッファ回路３のＰ型トランジスタ基板端子お
よびＮ型トランジスタ基板端子との関連において、どの
ような接続対応関係にあるかが不明ではあるが、その効
果として、入力電圧特性の改善が図れるものとしてい
る。なお、当該提案の基本的技術手法は、入力バッファ
回路部３に対する電源ライン／接地ラインと、内部論理
ゲート部４および出力バッファ回路部５に対する電源ラ
イン／接地ラインとを分離独立させるか、または入力バ
ッファ回路部３、内部論理ゲート部４および出力バッフ
ァ回路部５に対する電源ラインは共通化し、入力バッフ
ァ回路部３に対する接地ラインと、内部論理ゲート部４
および出力バッファ回路部５に対する接地ラインとを分
離独立させる方法が採られており、本発明とは、技術思
想の異なる提案である。
開公報によれば、内部論理ゲート部４または出力バッフ
ァ回路部５において、動作時に発生する貫通電流、充放
電電流により電源ランイン、ＧＮＤラインに混入するノ
イズによる問題を改善することを目的としている。そし
て、本提案においては、入力バッファ回路部３、内部論
理ゲート部６および出力バッファ回路部５等に対する電
源パッド部およびＧＮＤパッド部の接続が、本発明の改
善対象としている前記図３および図４の半導体集積回路
に示されるように、入力バッファ回路１、内部回路２お
よび出力バッファ回路３のＰ型トランジスタ基板端子お
よびＮ型トランジスタ基板端子との関連において、どの
ような接続対応関係にあるかが不明ではあるが、その効
果として、入力電圧特性の改善が図れるものとしてい
る。なお、当該提案の基本的技術手法は、入力バッファ
回路部３に対する電源ライン／接地ラインと、内部論理
ゲート部４および出力バッファ回路部５に対する電源ラ
イン／接地ラインとを分離独立させるか、または入力バ
ッファ回路部３、内部論理ゲート部４および出力バッフ
ァ回路部５に対する電源ラインは共通化し、入力バッフ
ァ回路部３に対する接地ラインと、内部論理ゲート部４
および出力バッファ回路部５に対する接地ラインとを分
離独立させる方法が採られており、本発明とは、技術思
想の異なる提案である。
【０００８】
【発明が解決しようとする課題】上述した従来の半導体
集積回路においては、図１の従来例においては、入力バ
ッファ回路１の電源端子１０１およびＰ型トランジスタ
基板端子１０２、内部回路２の電源端子２０１およびＰ
型トランジスタ基板端子２０２、および出力バッファ回
路３の電源端子３０１およびＰ型トランジスタ基板端子
３０２は、共に１点に共通接続されて電源電位ＶDDに接
続され、また、入力バッファ回路１の接地端子１０３お
よびＮ型トランジスタ基板端子１０４、内部回路２の接
地端子２０３およびＮ型トランジスタ基板端子２０３、
および出力バッファ回路３の接地端子３０３およびＮ型
トランジスタ基板端子３０４は、同様に１点に共通接続
されて接地電位ＧＮＤに接続されているために、出力バ
ッファ回路３における貫通電流および充放電電流により
発生するノイズが、これらの各回路を形成するトランジ
スタの基板電位に廻り込み、当該半導体集積回路の入出
力特性に障害を与えるという欠点がある。
集積回路においては、図１の従来例においては、入力バ
ッファ回路１の電源端子１０１およびＰ型トランジスタ
基板端子１０２、内部回路２の電源端子２０１およびＰ
型トランジスタ基板端子２０２、および出力バッファ回
路３の電源端子３０１およびＰ型トランジスタ基板端子
３０２は、共に１点に共通接続されて電源電位ＶDDに接
続され、また、入力バッファ回路１の接地端子１０３お
よびＮ型トランジスタ基板端子１０４、内部回路２の接
地端子２０３およびＮ型トランジスタ基板端子２０３、
および出力バッファ回路３の接地端子３０３およびＮ型
トランジスタ基板端子３０４は、同様に１点に共通接続
されて接地電位ＧＮＤに接続されているために、出力バ
ッファ回路３における貫通電流および充放電電流により
発生するノイズが、これらの各回路を形成するトランジ
スタの基板電位に廻り込み、当該半導体集積回路の入出
力特性に障害を与えるという欠点がある。
【０００９】また、図２に示される従来例のように、入
力バッファ回路１の電源端子１０１およびＰ型トランジ
スタ基板端子１０２、および内部回路２の電源端子２０
１およびＰ型トランジスタ基板端子２０２を、出力バッ
ファ回路３とは分離した状態で１点に共通接続して電源
電位ＶDD1 に接続し、出力バッファ回路３の電源端子３
０１およびＰ型トランジスタ基板端子３０２を、１点に
接続して単独で電源電位ＶDD2 に接続するとともに、接
地側においても、入力バッファ回路１の接地端子１０３
およびＮ型トランジスタ基板端子１０４、および内部回
路２の接地端子２０３およびＮ型トランジスタ基板端子
２０４を、１点に共通接続して接地電位ＧＮＤ1 に接続
し、出力バッファ回路３の接地端子３０３およびＮ型ト
ランジスタ基板端子３０４を、１点に接続して単独で接
地電位ＧＮＤ2 に接続することによっても、なお前記出
力バッファ回路において発生するノイズが各回路を形成
するトランジスタの基板電位に廻り込み、当該半導体集
積回路の入出力特性に障害を与えるという欠点がある。
力バッファ回路１の電源端子１０１およびＰ型トランジ
スタ基板端子１０２、および内部回路２の電源端子２０
１およびＰ型トランジスタ基板端子２０２を、出力バッ
ファ回路３とは分離した状態で１点に共通接続して電源
電位ＶDD1 に接続し、出力バッファ回路３の電源端子３
０１およびＰ型トランジスタ基板端子３０２を、１点に
接続して単独で電源電位ＶDD2 に接続するとともに、接
地側においても、入力バッファ回路１の接地端子１０３
およびＮ型トランジスタ基板端子１０４、および内部回
路２の接地端子２０３およびＮ型トランジスタ基板端子
２０４を、１点に共通接続して接地電位ＧＮＤ1 に接続
し、出力バッファ回路３の接地端子３０３およびＮ型ト
ランジスタ基板端子３０４を、１点に接続して単独で接
地電位ＧＮＤ2 に接続することによっても、なお前記出
力バッファ回路において発生するノイズが各回路を形成
するトランジスタの基板電位に廻り込み、当該半導体集
積回路の入出力特性に障害を与えるという欠点がある。
【００１０】更に、特開平２−１２６６５２号公報によ
る提案においても、内部論理ゲート部または出力バッフ
ァ回路部において発生するノイズが、対応する各パッド
から基板を経由して入力バッファ回路部に廻り込み、或
は電源ライン、接地ラインおよび基板等を介して内部論
理ゲート部に廻り込み、当該半導体集積回路の入出力特
性に障害を与える可能性があるという欠点がある。
る提案においても、内部論理ゲート部または出力バッフ
ァ回路部において発生するノイズが、対応する各パッド
から基板を経由して入力バッファ回路部に廻り込み、或
は電源ライン、接地ラインおよび基板等を介して内部論
理ゲート部に廻り込み、当該半導体集積回路の入出力特
性に障害を与える可能性があるという欠点がある。
【００１１】本発明は、図１および図２に示される従来
の半導体集積回路の欠点、即ち出力バッファ回路におい
て発生するノイズの入力バッファ回路および内部回路に
対する廻り込みを回避して、入出力特性を改善する半導
体集積回路を実現することにある。
の半導体集積回路の欠点、即ち出力バッファ回路におい
て発生するノイズの入力バッファ回路および内部回路に
対する廻り込みを回避して、入出力特性を改善する半導
体集積回路を実現することにある。
【００１２】
【課題を解決するための手段】第１の発明の半導体集積
回路は、電源端子ならびにＰ型トランジスタ基板端子が
高電位側の第１の電源電位に共通接続され、接地端子な
らびにＮ型トランジスタ基板端子が第１の接地電位に共
通接続される入力バッファ回路と、電源端子ならびにＰ
型トランジスタ基板端子が前記第１の電源電位に共通接
続され、接地端子ならびにＮ型トランジスタ基板端子が
前記第１の接地電位に共通接続される内部回路と、電源
端子が高電位側の第２の電源電位に単独にて接続され、
接地端子が第２の接地電位に単独にて接続される出力バ
ッファ回路とを備えて構成されることを特徴としてい
る。
回路は、電源端子ならびにＰ型トランジスタ基板端子が
高電位側の第１の電源電位に共通接続され、接地端子な
らびにＮ型トランジスタ基板端子が第１の接地電位に共
通接続される入力バッファ回路と、電源端子ならびにＰ
型トランジスタ基板端子が前記第１の電源電位に共通接
続され、接地端子ならびにＮ型トランジスタ基板端子が
前記第１の接地電位に共通接続される内部回路と、電源
端子が高電位側の第２の電源電位に単独にて接続され、
接地端子が第２の接地電位に単独にて接続される出力バ
ッファ回路とを備えて構成されることを特徴としてい
る。
【００１３】また、第２の発明の半導体集積回路は、電
源端子ならびにＰ型トランジスタ基板端子が高電位側の
電源電位に共通接続され、接地端子ならびにＮ型トラン
ジスタ基板端子が接地電位に共通接続される入力バッフ
ァ回路と、電源端子ならびにＰ型トランジスタ基板端子
が前記電源電位に共通接続され、接地端子ならびにＮ型
トランジスタ基板端子が前記接地電位に共通接続される
内部回路と、電源端子が前記高電位側の電源電位に単独
にて接続され、Ｐ型トランジスタ基板端子が、前記入力
バッファ回路および前記内部回路の電源端子ならびにＰ
型トランジスタ基板端子とともに、前記高電位側の電源
電位に共通接続されて、Ｎ型トランジスタ基板端子が、
前記入力バッファ回路および前記内部回路の接地端子な
らびにＮ型トランジスタ基板端子とともに、前記接地電
位に共通接続され、接地端子が前記接地電位に単独にて
接続される出力バッファ回路とを備えて構成されること
を特徴としている。
源端子ならびにＰ型トランジスタ基板端子が高電位側の
電源電位に共通接続され、接地端子ならびにＮ型トラン
ジスタ基板端子が接地電位に共通接続される入力バッフ
ァ回路と、電源端子ならびにＰ型トランジスタ基板端子
が前記電源電位に共通接続され、接地端子ならびにＮ型
トランジスタ基板端子が前記接地電位に共通接続される
内部回路と、電源端子が前記高電位側の電源電位に単独
にて接続され、Ｐ型トランジスタ基板端子が、前記入力
バッファ回路および前記内部回路の電源端子ならびにＰ
型トランジスタ基板端子とともに、前記高電位側の電源
電位に共通接続されて、Ｎ型トランジスタ基板端子が、
前記入力バッファ回路および前記内部回路の接地端子な
らびにＮ型トランジスタ基板端子とともに、前記接地電
位に共通接続され、接地端子が前記接地電位に単独にて
接続される出力バッファ回路とを備えて構成されること
を特徴としている。
【００１４】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１５】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、入力
バッファ回路１と、内部回路２と、出力バッファ回路３
とを備えて構成されており、構成自体は前述の従来例の
場合と同様である。電源側においては、入力バッファ回
路１の電源端子１０１およびＰ型トランジスタ基板端子
１０２、内部回路２の電源端子２０１およびＰ型トラン
ジスタ基板端子２０２、および出力バッファ回路３のＰ
型トランジスタ基板端子３０２は、共に１点に共通接続
されて電源電位ＶDD1 に接続され、出力バッファ回路３
の電源端子３０１のみが、単独にて電源電位ＶDD2 に接
続されている。また接地側においては、入力バッファ回
路１の接地端子１０３およびＮ型トランジスタ基板端子
１０４、内部回路２の接地端子２０３およびＮ型トラン
ジスタ基板端子２０３、および出力バッファ回路３のＮ
型トランジスタ基板端子３０４は、共に１点に共通接続
されて接地電位ＧＮＤ1 に接続され、出力バッファ回路
３の接地端子３０３のみが、単独にて接地電位ＧＮＤ2
に接続されている。
ク図である。図１に示されるように、本実施例は、入力
バッファ回路１と、内部回路２と、出力バッファ回路３
とを備えて構成されており、構成自体は前述の従来例の
場合と同様である。電源側においては、入力バッファ回
路１の電源端子１０１およびＰ型トランジスタ基板端子
１０２、内部回路２の電源端子２０１およびＰ型トラン
ジスタ基板端子２０２、および出力バッファ回路３のＰ
型トランジスタ基板端子３０２は、共に１点に共通接続
されて電源電位ＶDD1 に接続され、出力バッファ回路３
の電源端子３０１のみが、単独にて電源電位ＶDD2 に接
続されている。また接地側においては、入力バッファ回
路１の接地端子１０３およびＮ型トランジスタ基板端子
１０４、内部回路２の接地端子２０３およびＮ型トラン
ジスタ基板端子２０３、および出力バッファ回路３のＮ
型トランジスタ基板端子３０４は、共に１点に共通接続
されて接地電位ＧＮＤ1 に接続され、出力バッファ回路
３の接地端子３０３のみが、単独にて接地電位ＧＮＤ2
に接続されている。
【００１６】本実施例のように構成される入出力機能を
有する半導体集積回路においては、最大レベルのノイズ
の発生源は、動作時における出力バッファ回路３の電源
端子３０１および接地端子３０３であり、当該出力バッ
ファ回路３において、出力レベルが反転出力される際
に、各バッファにおいて生じる貫通電流および充放電電
流が、全て電源端子３０１と接地端子３０３に流入する
状態になることにその要因がある。従って、本発明にお
いては、出力バッファ回路３の電源端子３０１および接
地端子３０３に対しては、上述のように、入力バッファ
回路１および内部回路２に対する電源電位ＶDD1 および
接地電位ＧＮＤ1 とは別個に、それぞれ独立した電源電
位ＶDD2 および接地電位ＧＮＤ2 が接続されている。こ
れにより、出力バッファ回路３の電源端子３０１および
接地端子３０３を発生源とするノイズの入力バッファ回
路１および内部回路２に対する廻り込みが低減され、当
該半導体集積回路の入出力特性が著しく改善される。
有する半導体集積回路においては、最大レベルのノイズ
の発生源は、動作時における出力バッファ回路３の電源
端子３０１および接地端子３０３であり、当該出力バッ
ファ回路３において、出力レベルが反転出力される際
に、各バッファにおいて生じる貫通電流および充放電電
流が、全て電源端子３０１と接地端子３０３に流入する
状態になることにその要因がある。従って、本発明にお
いては、出力バッファ回路３の電源端子３０１および接
地端子３０３に対しては、上述のように、入力バッファ
回路１および内部回路２に対する電源電位ＶDD1 および
接地電位ＧＮＤ1 とは別個に、それぞれ独立した電源電
位ＶDD2 および接地電位ＧＮＤ2 が接続されている。こ
れにより、出力バッファ回路３の電源端子３０１および
接地端子３０３を発生源とするノイズの入力バッファ回
路１および内部回路２に対する廻り込みが低減され、当
該半導体集積回路の入出力特性が著しく改善される。
【００１７】次に、本発明の第２の実施例について説明
する。図２は本実施例を示すブロック図であり、所要電
源および接地端子等の数が少なく制約されている場合に
適用される一例である。本実施例は、従来例および第１
の実施例の場合と同様に、入力バッファ回路１と、内部
回路２と、出力バッファ回路３とを備えて構成されてい
る。図２に示されるように、電源側においては、第１の
実施例と同様に、入力バッファ回路１の電源端子１０１
およびＰ型トランジスタ基板端子１０２、内部回路２の
電源端子２０１およびＰ型トランジスタ基板端子２０
２、および出力バッファ回路３のＰ型トランジスタ基板
端子３０２は、共に１点に共通接続されて電源電位ＶDD
に接続され、出力バッファ回路３の電源端子３０１のみ
が、単独にて当該同一の電源電位ＶDDに接続されてい
る。また接地側においては、入力バッファ回路１の接地
端子１０３およびＮ型トランジスタ基板端子１０４、内
部回路２の接地端子２０３およびＮ型トランジスタ基板
端子２０３、および出力バッファ回路３のＮ型トランジ
スタ基板端子３０４は、共に１点に共通接続されて接地
電位ＧＮＤに接続され、出力バッファ回路３の接地端子
３０３のみが、単独にて当該同一の接地電位ＧＮＤに接
続されている。
する。図２は本実施例を示すブロック図であり、所要電
源および接地端子等の数が少なく制約されている場合に
適用される一例である。本実施例は、従来例および第１
の実施例の場合と同様に、入力バッファ回路１と、内部
回路２と、出力バッファ回路３とを備えて構成されてい
る。図２に示されるように、電源側においては、第１の
実施例と同様に、入力バッファ回路１の電源端子１０１
およびＰ型トランジスタ基板端子１０２、内部回路２の
電源端子２０１およびＰ型トランジスタ基板端子２０
２、および出力バッファ回路３のＰ型トランジスタ基板
端子３０２は、共に１点に共通接続されて電源電位ＶDD
に接続され、出力バッファ回路３の電源端子３０１のみ
が、単独にて当該同一の電源電位ＶDDに接続されてい
る。また接地側においては、入力バッファ回路１の接地
端子１０３およびＮ型トランジスタ基板端子１０４、内
部回路２の接地端子２０３およびＮ型トランジスタ基板
端子２０３、および出力バッファ回路３のＮ型トランジ
スタ基板端子３０４は、共に１点に共通接続されて接地
電位ＧＮＤに接続され、出力バッファ回路３の接地端子
３０３のみが、単独にて当該同一の接地電位ＧＮＤに接
続されている。
【００１８】この第２の実施例においては、電源電位Ｖ
DDおよび接地電位ＧＮＤは、それぞれ入力バッファ回路
１および内部回路２と、出力バッファ回路３により共用
されてはいるが、これらの電源電位ＶDDに対する各回路
の電源端子の接続の仕方、および接地電位ＧＮＤに対す
る各回路の接地端子の接続の仕方が、それぞれ出力バッ
ファ回路３に対する接続が単独で分離されるように行わ
れており、これにより、電源および接地端子の数が限定
されて独立した２電源を利用できない状態、および接地
端子が１個に限定される場合等においても、ノイズ発生
源の出力バッファ回路３の電源端子３０１および接地端
子３０３等を、低インピーダンス点において接続するこ
とにより、出力バッファ回路３において発生するノイズ
の廻り込みを最小限に抑制することができる。
DDおよび接地電位ＧＮＤは、それぞれ入力バッファ回路
１および内部回路２と、出力バッファ回路３により共用
されてはいるが、これらの電源電位ＶDDに対する各回路
の電源端子の接続の仕方、および接地電位ＧＮＤに対す
る各回路の接地端子の接続の仕方が、それぞれ出力バッ
ファ回路３に対する接続が単独で分離されるように行わ
れており、これにより、電源および接地端子の数が限定
されて独立した２電源を利用できない状態、および接地
端子が１個に限定される場合等においても、ノイズ発生
源の出力バッファ回路３の電源端子３０１および接地端
子３０３等を、低インピーダンス点において接続するこ
とにより、出力バッファ回路３において発生するノイズ
の廻り込みを最小限に抑制することができる。
【００１９】
【発明の効果】以上説明したように、本発明は、Ｐ型ト
ランジスタ基板端子ならびにＮ型トランジスタ基板端子
については、各回路ともそれぞれ共通の電源電位および
接地電位に接続し、出力バッファ回路の電源端子ならび
に接地端子を、それぞれ他の回路とは分離して独立した
電源電位ならびに接地電位に接続するか、または他の回
路と共用される電源電位ならびに接地電位に対して、前
記他の回路からの配線とは分離隔絶された状態において
接続することにより、出力バッファ回路において発生す
るノイズの、入力バッファ回路および内部回路に対する
廻り込みを完全に抑圧することが可能となり、当該半導
体集積回路の特性を向上させることができるという効果
がある。
ランジスタ基板端子ならびにＮ型トランジスタ基板端子
については、各回路ともそれぞれ共通の電源電位および
接地電位に接続し、出力バッファ回路の電源端子ならび
に接地端子を、それぞれ他の回路とは分離して独立した
電源電位ならびに接地電位に接続するか、または他の回
路と共用される電源電位ならびに接地電位に対して、前
記他の回路からの配線とは分離隔絶された状態において
接続することにより、出力バッファ回路において発生す
るノイズの、入力バッファ回路および内部回路に対する
廻り込みを完全に抑圧することが可能となり、当該半導
体集積回路の特性を向上させることができるという効果
がある。
【００２０】特に、内部回路として、高精度のアナログ
回路を有する場合において、当該ノイズレベルが論理し
きい値以下の小さい値であるような場合においても、従
来においては発生している半導体集積回路の特性劣化
を、有効に抑制することができるという効果がある。
回路を有する場合において、当該ノイズレベルが論理し
きい値以下の小さい値であるような場合においても、従
来においては発生している半導体集積回路の特性劣化
を、有効に抑制することができるという効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
【図３】従来例を示すブロック図である。
【図４】他の従来例を示すブロック図である。
１ 入力バッファ回路 ２ 内部回路 ３ 出力バッファ回路 １０１、２０１、３０１ 電源端子 １０２、２０２、３０２ Ｐ型トランジスタ基板端子 １０３、２０３、３０３ 接地端子 １０４、２０４、３０４ Ｎ型トランジスタ基板端子
Claims (2)
- 【請求項１】 電源端子ならびにＰ型トランジスタ基板
端子が高電位側の第１の電源電位に共通接続され、接地
端子ならびにＮ型トランジスタ基板端子が第１の接地電
位に共通接続される入力バッファ回路と、 電源端子ならびにＰ型トランジスタ基板端子が前記第１
の電源電位に共通接続され、接地端子ならびにＮ型トラ
ンジスタ基板端子が前記第１の接地電位に共通接続され
る内部回路と、 電源端子が高電位側の第２の電源電位に単独にて接続さ
れ、接地端子が第２の接地電位に単独にて接続される出
力バッファ回路と、 を備えて構成されることを特徴とする半導体集積回路。 - 【請求項２】 電源端子ならびにＰ型トランジスタ基板
端子が高電位側の電源電位に共通接続され、接地端子な
らびにＮ型トランジスタ基板端子が接地電位に共通接続
される入力バッファ回路と、 電源端子ならびにＰ型トランジスタ基板端子が前記電源
電位に共通接続され、接地端子ならびにＮ型トランジス
タ基板端子が前記接地電位に共通接続される内部回路
と、 電源端子が前記高電位側の電源電位に単独にて接続さ
れ、Ｐ型トランジスタ基板端子が、前記入力バッファ回
路および前記内部回路の電源端子ならびにＰ型トランジ
スタ基板端子とともに、前記高電位側の電源電位に共通
接続されて、Ｎ型トランジスタ基板端子が、前記入力バ
ッファ回路および前記内部回路の接地端子ならびにＮ型
トランジスタ基板端子とともに、前記接地電位に共通接
続され、接地端子が前記接地電位に単独にて接続される
出力バッファ回路と、 を備えて構成されることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6061696A JPH07273291A (ja) | 1994-03-30 | 1994-03-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6061696A JPH07273291A (ja) | 1994-03-30 | 1994-03-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273291A true JPH07273291A (ja) | 1995-10-20 |
Family
ID=13178682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6061696A Pending JPH07273291A (ja) | 1994-03-30 | 1994-03-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273291A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1155107A (ja) * | 1997-08-04 | 1999-02-26 | Hitachi Ltd | 半導体集積回路装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01257348A (ja) * | 1988-04-07 | 1989-10-13 | Fujitsu Ltd | スタンダード・セル集積回路装置 |
| JPH03270527A (ja) * | 1990-03-20 | 1991-12-02 | Nissan Motor Co Ltd | 多重通信システム |
| JPH05235734A (ja) * | 1992-02-20 | 1993-09-10 | Matsushita Electron Corp | 半導体装置 |
-
1994
- 1994-03-30 JP JP6061696A patent/JPH07273291A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01257348A (ja) * | 1988-04-07 | 1989-10-13 | Fujitsu Ltd | スタンダード・セル集積回路装置 |
| JPH03270527A (ja) * | 1990-03-20 | 1991-12-02 | Nissan Motor Co Ltd | 多重通信システム |
| JPH05235734A (ja) * | 1992-02-20 | 1993-09-10 | Matsushita Electron Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1155107A (ja) * | 1997-08-04 | 1999-02-26 | Hitachi Ltd | 半導体集積回路装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4990802A (en) | ESD protection for output buffers | |
| US7221184B2 (en) | Semiconductor device with bus terminating function | |
| US4789917A (en) | MOS I/O protection using switched body circuit design | |
| JPH06163824A (ja) | 半導体集積回路 | |
| US4952825A (en) | Semiconductor integrated circuit having signal level conversion circuit | |
| EP0533339A2 (en) | CMOS output buffer circuits | |
| KR0166509B1 (ko) | 정전기 보호 회로 | |
| US5663678A (en) | ESD protection device | |
| US6414360B1 (en) | Method of programmability and an architecture for cold sparing of CMOS arrays | |
| JP3270364B2 (ja) | 静電保護回路 | |
| US5828108A (en) | Semiconductor integrated circuit suppressing noises due to short-circuit/substrate currents | |
| JP2806532B2 (ja) | 半導体集積回路装置 | |
| US5083179A (en) | CMOS semiconductor integrated circuit device | |
| JPH0722617A (ja) | 半導体集積回路装置の静電気破壊保護回路 | |
| JPH07273291A (ja) | 半導体集積回路 | |
| US6043968A (en) | ESD protection circuit | |
| KR0163459B1 (ko) | 3개의 전원 공급선을 갖는 출력 회로 | |
| JP2940506B2 (ja) | 半導体装置 | |
| JP3288545B2 (ja) | 半導体装置 | |
| JP2000269432A (ja) | 半導体集積回路装置 | |
| JPS60224259A (ja) | 半導体集積回路装置 | |
| JP4236370B2 (ja) | 半導体装置 | |
| KR0172438B1 (ko) | 반도체 메모리 장치의 입력 패드의 회로 | |
| KR19990061127A (ko) | 반도체 소자의 esd 보호회로 | |
| JPH0575025A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980818 |