KR0172438B1 - 반도체 메모리 장치의 입력 패드의 회로 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야
외부입력신호에 의한 네가티브 언더쇼트(negative undershoot)가 제거된 입력 패드의 회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
입력신호의 천이로 인한 네가티브 언더쇼트에 의한 영향을 억제하는 입력패드의 회로를 제공함에 있다.
3. 발명의 해결방법의 요지
버퍼와 연결되고 외부입력신호가 수신되는 본딩패드를 포함하며 입력신호의 천이로 인하여 네가티브 언더쇼트에 의한 영향을 억제하는 반도체 메모리 장치의 입력패드의 회로에 있어서, 기판과 인접하는 피형 휄 단자 상에 엔형불순물 확산층은 상기 본딩패드와 연결되며 다른 엔형불순물확산층과 피형불순물확산층은 커플링되어 공통연결되는 복수개의 제1수단들과, 상기 제1수단들의 상기 피여 휄단자에 복수개의 제 2수단들이 접지전압단자 사이에 직렬로 연결되는 입력보호수단을 가지는 것을 요지로 한다.
4. 발명의 중요한 용도
반도체 메모리 장치의 입력패드회로에 적합하게 사용된다.

Description

반도체 메모리 장치의 입력패드의 회로
제1도는 종래의 입력 패드의 회로.
제2도는 제1도의 입력보호수단(102)인 엔형 모오스 트랜지스터부(102)의 단면도.
제3도는 제1도에 의한 시간에 대한 전압 파형도.
제4도는 본 발명의 일 실시예에 따른 입력 패드의 회로.
제5도는 본 발명의 다른 일 실시예에 따른 입력패드의 회로.
제6도는 제4도 및 제5도에 의한 시간에 대한 전압 파형도.
본 발명은 반도체 메모리 장치에 있어서, 입력 패드의 회로에 관한 것으로서, 특히 외부입력 신호에 의한 네가티브 언더쇼트(negative undershoot)가 제거된 입력 패드의 회로에 관한 것이다.
일반적으로, 메모리 장치나 논리회로 같은 디지탈 반도체 장치는 고속으로 동작할 때 시스템 또는 반도체 칩 내부에서 고속 동작에 따른 입력 또는 출력 신호의 네가티브의 입력 노이즈(이하 undershoot라 한다)가 생기는데 이러한 네가티브 언더쇼트에 의해 메모리 장치의 속도지연 및 오동작이 유발된다.
통상적으로, 반도체 메모리 장치의 입력 레벨은 TTL 인터페이스 및 CMOS 인터페이스에 따라 결정되는데 TTL의 입력 로우 전압은 ViL=-0.5~0.8V 정도이며, 상기 CMOS 인터페이스의 입력 로우 전압은 ViL=-0.5~Vss+0.2V 정도의 레벨을 갖는다.
상기 ViL=-0.5V 정도의 전압에서는 메모리 장치의 속도지연 및 오동작이 유발되지 않는다.
그러나, -0.7V 이하의 전압에서는 속도지연 또는 오동작이 유발될 수 있다.
제1도는 종래의 입력 패드회로의 블럭도를 도시한다.
반도체 메모리 장치의 칩(100) 내부에는 본딩 패드(bonding pad: 104)와 버퍼(105)와 입력보호수단(102)이 포함되며, 상기 칩(100)내부의 상기 본딩 패드(104)와 리드 프레임(101)을 연결하기 위한 본딩 와이어(bonding wire:103)을 구비한다.
제2도는 상기 제1도의 입력보호수단(102)인 엔형 모오스 트랜지스터(MI)의 단면도를 도시한다.
즉, n+ 활성화영역(13, 14)과 p-웰(11) 사이에 모오스 피엔 다이오드가 형성되어 있다.
외부로부터 칩 내부로 다이오드의 -VT보다 큰 전압( -0.7V)이 입력될 경우 상기 입력보호수단(102)의 모오스 피엔 다이오드는 역 바이어스로 되어 전류의 흐름은 발생하지 않는다.
그러나, 외부로부터의 칩내부로 입력 전압이 -0.7V 이하의 전압의 레벨이 입력될 경우 상기 모오스 다이오드는 순 방향바이어스 상태가 되어 Vss단자로부터 입력패드(15)로 전류의 유입이 발생된다.
제3도는 상기 제1도에 의한 시간에 대한 전압의 파영도를 도시한다.
즉, 외부로부터의 입력전압의 레벨이 Vil=-1V 로부터 ViH=2.2V로 변할 때와 ViL=-0.5로부터 ViH=2.2V로 변할때의 신호의 파형을 나타낸 것이다. 여기서, 설명의 편의상 상기 ViL=-0,5은 원문자 ① 로 나타냈으며, 상기 ViH=2.2V 는 원문자 ② 로 나타내었다.
즉, 상긱 입력전압이 -1V일 때 상기 모오스 다이오드가 순 방향 바이어스되어 상기 입력보호수단(102)의 접지 레벨 Vss는 -0.5V정도로 내려가 있지만 상기 입력전압의 레벨이 -0.5V일 때는 상기 모오스 다이오드가 역 방향 바이어스로 되어 상기 Vss 레벨은 0V를 유지하고 있다.
또한, -1V로부터 2.2V로 천이 되었을 때 버퍼(105)의 출력이 지연되어 있으며, 순간적인 다이오드의 온 및 오프 천이로 인해 전원 라인 Vcc와 Vss에 많은 노이즈가 유발되어 메모리 장치의 속도지연 및 오동작이 유발 되는 문제점이 있다.
따라서 본 발명은 입력신호의 천이로 인한 네가티브 언더쇼트에 의한 영향을 억제하는 입력패드의 회로를 제공함에 있다.
본 발명의 다른 목적은 입력신호의 네가티브 언더쇼트에 의한 노이즈 면역을 강화 시키는데 있다.
본 발명의 다른 목적은 입력신호의 천이로 인해 발생하는 전원라인의 노이즈를 억제하여 반도체 메모리 장치의 안정된 동작을 보장하는 데 있다.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 버퍼와 연결되고 외부입력신호가 수신되는 본딩패드를 포함하며 입력신호의 천이로 인하여 네가티브 언더쇼트에 의한 영향을 억제하는 반도체 메모리 장치의 입력패드의 회로에 있어서, 기판과 인접하는 피여 웰 단자 상에 엔형불순물확산층은 상기 본딩패드와 연결되며 다른 엔형불순물확산층과 피형불순물확산층은 커플링 되어 공통연결되는 복수개의 제 1 수단들과, 상기 제 1수단들의 상기 피형 휄 단자에 복수개의 제 2수단들이 접지전압단자 사이에 직렬로 연결되는 입력보호수단을 가지는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
제4도는 본 발명의 일 실시예에 따른 입력패드의 회로를 도시한다.
제4도를 참조하면, 칩(100)과 리드프레임(101)사이를 연결시키기 위한 본딩와이어(103)와, 상기 칩(100)내부에 위치하며 상기 칩(100)내부의 버퍼(105)와 상기 본디와이어(103)를 연결시키는 본딩패드(104)와, 기판(10)과 접하는 p웰영역상의 n+ 활성화영역(불순물확산영역: 14)은 상기 본딩패드와 버퍼의 연결점과 공통연결되고 n+ 활성화영역(13)과 p+활성화영역(12)은 커플링된 피형 모오스 다이오드(MDI)와, 상기 피형 모오스 다이오드(MDI)의 p웰 영역을 입력단으로 연결하고 접지를 출력단으로 연결하는 피엔정션다이오드(DI)로 구비된 입력보호수단(102a)을 가진다.
따라서, 상기 칩내부의 입력 전압의 레벨이 -2Vt(약 -1.4V) 보다 큰 전압이 입력될 경우 상기 모오스 다이오드(MDI)는 역 바이어스되며, 상기 칩내부의 입력전압의 레벨이 -2Vt(약 -1.4V)보다 작은 전압이 입력될 경우 접지단자 Vss로부터 입력 패드로의 전류유입이 발생된다. 이 경우 상기 다이오드의 전류 변화에 의한 입력 신호의 지연 및 전원라인의 노이즈가 유발된다.
따라서, 역 바이어스 된 다이오드의 직렬회로가 많을수록 네가티브 언더쇼트에 의한 칩의 영향은 적어진다.
제5도는 본 발명의 또 다른 실시예를 도시 한 것이다.
본 발명의 특징인 입력보호수단(102b)은 모오스다이오드(MDI)와 접지 단자 사이에 피엔정션다이오드(D1, D2)가 직렬로 연결되어 있으며 상기 피엔정션다이오드의 pn 방향이 반대로 상기 접지 단자와 상기 모오스 다이오드의 p 단자 사이에 연결되어 있다. 이것은 모오스다이오드(MDI)의 웰단자에 포지티브전하가 축적되었을때 접지단자로 전하 방전을 위한 것이다.
제6도는 본 발명의 일 실시 예에 따른 외부로 부터의 입력이 ViL=-1V로부터 ViH=2.2V변할때와 ViL=-0.5로부터 ViH로 변할때의 신호 파형을 나타낸 것이다. 여기서, 설명의 편의상 상기 ViL=-0.5은 원문자 ① 로 나타냈으며, 상기 ViH=-2.2V는 원문자 ② 로 나타내었다.
즉, 입력 전압이 -2VT(약 -1.4V) 보다 크므로 다이오드가 오프가 되어 버퍼 출력의 지연 및 전원 노이즈에 의한 영향이 없음을 알수 있다.

Claims (4)

  1. 버퍼와 연결되고 외부입력신호가 수신되는 분딩패드를 포함하며 입력신호의 천이로 인하여 네가티브 언더쇼트에 의한 영향을 억제하는 반도체 메모리 장치의 입력패드의 회로에 있어서: 기판과 인접하는 피형 웰 단자 상에 엔형불순물확산층은 상기 본댕패드와 연결되며 다른 엔형불순물확산층과 피형불순물확산층은 커플링되어 공통연결되는 복수개의 제 1수단들과: 상기 제 1 수단들의 상기 피형 웰 단자에 복수개의 제 2수단들이 접지전압단자 사이에 직렬로 연결되는 입력보호수단을 가지는 것을 특징으로 하는 반도체 메모리 장치의 입력패드회로.
  2. 제1항에 있어서: 상기 복수개의 제 1수단들과 피형 모오스 다이오드임을 특징으로 하는 반도체 메모리 장치의 입력패드회로.
  3. 제1항에 있어서: 상기 복수개의 제 2수단들은 피형 정션 다이오드임을 특징으로 하는 반도체 메모리 장치의 입력패드회로.
  4. 제1항에 있어서: 상기 복수개의 제 2수단들은 극성 방향이 서로 반대로 되어연결되는 것을 특징으로 하는 반도체 메모리 장치의 입력패드회로.
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