KR100240131B1 - 씨엠오에스(cmos)회로의 래치업 저감출력드라이버 및 래치 업 저감방법 - Google Patents
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Abstract
본 발명은 래치업을 최소화하는 CMOS 회로의 래치업 저감출력 드라이버 및 래치업 저감방법에 관한 것이다. P-채널 트랜지스터(14)는 그 소스-드레인 경로가 하나 이상의 N-채널 트랜지스터(16,12)의 소스-드레인 경로와 직렬로 연결된다. VCC 보다 높은 내부발생 고전압 VCCP은 P-채널 트랜지스터(14)가 형성된 영역(32), 즉 모우트(moat) 또는 웰에 인가되고, 또한, N-채널 트랜지스터의 게이트전극(26 ,42)에 인가된다. 일실시예(제3도)에 있어서, P-채널 트랜지스터(14)의 소스전극(3 4)은 VCC에 직접 연결되지만, 다른 실시예(제1a도,제1b도)에 있어서는, 소스전극(3 4)은 다른 N-채널 트랜지스터(12)의 소스-드레인 경로에 연결되고, 이 N-채널 트랜지스터(12)의 게이트전극(26)은 고전압 VCCP에 연결된다. 이러한 제2실시예에 있어서, 다른 N-채널 트랜지스터(12)의 드레인전극(24)은 VCC에 연결되어서, P-채널 트랜지스터가 2개의 N-채널 트랜지스터(12,16)의 사이에 직렬로 위치한다. N-채널 트랜지스터(12,16)중의 하나는 데이터입력신호의 논리 상태의 변경에 무관하게 항상 고전압(VCCP)(제1a도)이나, 이것에 대응하는 역전압(제1b도)을 게이트전극(26,42)에서 수신한다.
Description
제1a도는 본 발명의 바람직한 실시예의 개략회로도.
제1b도는 제1a도의 회로에 있어서의 신호 또는 인가전압이 약간 변형된 개략회로도.
제2도는 제1도의 회로에 있어서의 풀업부를 나타낸 개략단면도.
제3도는 변형예의 회로도.
제4도는 다른 변형예의 회로도.
제5도는 다른 변형예의 회로도.
제6도는 또 다른 변형예의 회로도.
본 발명은 고체촬상회로, 집적회로, 특히 CMOS(complementary metal oxide semiconductor)회로에서의 래치업(latch-up)의 해소에 관한 것이다. 본 발명은 래치업 발생을 방지하거나 최소화하는 래치업 저감출력드라이버 및 래치업 저감방법을 제공한다.
래치업은 CMOS 기술을 이용하는 집적회로의 동작시의 문제점이다. CMOS 회로의 래치업에 관한 설명은 미합중국 특히 제4,571,505호(Eaton,Jr.의 "Method and Apparatus of Reducing Latch-up Susceptibility in CMOS Integrated Circuits, 1986년 2월 18일, 양수인 Inmos Corporation, 미합중국 콜로라도주 콜로라도 스프링스)에 기재되어 있고, 이 특허는 본원에서도 참조문헌으로 하였다. 일반적으로 래치업은 PNP 및 NPN 트랜지스터와 같은 통상 기생(寄生)디바이스에서 발생하는 것으로서, 전원 전압, 광, 방사선, 입출력 과전압의 급격한 변화 및 온칩(on-chip)용량교란 등으로 발생한다.
집적회로의 출력노드나 핀(pin)의 풀(full) 전원레벨(이하 VCC라고 함)의 구동시에, 종래 기술에서는 게이트전극이 VCC에서 0볼트로 구동되는 게이트전극을 가진 P-채널 트랜지스터, 또는 0 볼트에서 VCC이상의 수 볼트로 구동되는 게이트전극을 가진 N-채널 트랜지스터를 사용하였다. 이러한 상승전압용으로 사용가능한 것으로서, 부트스트랩된 드라이버가 있다. P-채널 트랜지스터가 사용될 경우에, 출력이 VCC 이상이면 래치업이 발생한다. N-채널 트랜지스터가 사용될 경우에, 게이트전극이 VCC이상으로 구동될 필요가 있기 때문에 속도감소 및/또는 신뢰성에 문제가 발생할 수 있다. 또한, 0볼트에서 N-채널 트랜지스터의 게이트전극을 사용해도, 출력이 마이너스전압(예를 들면 -1.0볼트)으로 될 경우에도 트랜지스터가 온(on)되어 기판전류를 발생시켜서 신뢰성을 문제를 야기한다.
상기 미합중국 특허 제4,571,505호는 전원변동을 감지하여, 이 전원변동의 감지에 따라 기판을 접지에 클램핑한 후에, 클램핑을 해제시키는 방법 및 장치를 제공한다.
출력드라이버의 풀업부로서 하나의 N-채널 또는 P-채널 트랜지스터를 채용하는 대신에, 본 발명의 바람직한 일실시예에서는 2개의 N-채널 트랜지스터와, 이 2개의 N-채널 트랜지스터 사이에 직렬로 연결된 하나의 P-채널 트랜지스터를 사용한다. 이러한 연결에 의해, P-채널 트랜지스터의 P+소스영역과 드레인영역이 VCCP-VTN 이상으로는 되지 않기 때문에 래치업으로부터 보호된다. 여기서, VCCP는 VCC이상의 내부전압이고, VTN 은 N-채널 트랜지스터의 임계전압이다. P-채널 트랜지스터의 보디 또는 웰은 VCCP에 연결되어서, P+또는 N-의 소스 및 드레인접합이 결코 순방향으로 바이어스되지 않는다. 따라서, 래치업은 발생하지 않는다.
P-채널 트랜지스터의 게이트가 VCC 로 구동될 때에는 오프(off)되며, 출력이 마이너스전압으로 되어도(언더슈트) N-채널 트랜지스터는 온되지 않는다. 그러므로, 기판전류는 발생하지 않는다.
바람직하게는, VCCP는 펌프회로가 있는 온칩에서 발생하며, 출력의 풀 VCC 레벨로의 구동을 위해 VCC + VTN 보다 고압이어야 한다.
가장 바람직한 실시예에 있어서, 3개의 트랜지스터는 상류 트랜지스터, 중간 트랜지스터 및 하류트랜지스터라고 할 수 있다. 상류트랜지스터는 N-채널 전계효과 트랜지스터(FET)로서, 그 드레인전극은 VCC(외부발생전원전압)에, 게이트전극은 VCCP 에, 소스전극은 중간 트랜지스터의 소스-드레인 경로에 연결된다. 중간 트랜지스터는 P-채널 FET이며, 상류 N-채널 트랜지스터의 소스전극은 이와 같이 P-채널 틀내지스터의 소스전극에 연결된다. P-채널 트랜지스터의 게이트 전극은 0 볼트와 VCC 사이에서 구동된다. 그 드레인전극은 하류 N-채널 트랜지스터의 드레인전극에 연결된다. 하류(N-채널) 트랜지스터의 게이트전극은 VCCP에, 소스전극은 출력에 연결된다.
바람직하게는, 상류 N-채널 트랜지스터가 가능한 한 크고, 그 외의 트랜지스터는 출력부하를 구동하는 크기이다. P-채널 트랜지스터의 보디 또는 N-웰은 VCCP에 연결된다.
다음의 실시예의 설명에 있어서, 동일 또는 상당하는 요소에 대하여는 첨부도면의 동일한 부호를 사용한다.
다음에, 본 발명의 실시예에 대하여 도면에 따라서 상세히 설명한다.
제1a도에 있어서, 출력드라이버회로(10)는 복수의 전계효과 트랜지스터(FET)로 이루어진다. 따라서, 각 트랜지스터는 소스전극, 게이트영역상의 게이트전극 및 드레인전극을 가진다. 소스-드레인 경로의 전도율은 게이트전극의 전압에 의해 변조 또는 제어된다. 제1a도에 도시한 바와 같이, 회로(10)는 트랜지스터(12, 14,16,18)로 이루어진다. 이 중, 트랜지스터(14)는 P-채널 디바이스이고, 나머지는 N-채널 디바이스이다. 이들 트랜지스터의 소스-드레인 경로는 트랜지스터(12)의 드레인전극에 연결된 외부발생 전원(VCC EXT)과, 트랜지스터(18)의 소스전극에 연결된 접지(VSS) 사이에 직렬로 연결된다.
데이터출력(DO)은 트랜지스터(18)의 드레인전극과 트랜지스터(16)의 소스전극사이의 노드 또는 포인트에서 취출된다. 데이터출력(DO)의 전압은 항상 낮게 되거나(접지쪽으로) 또는 트랜지스터(18)가 온될 수 있는 정도로 된다. 또한, 출력(DO)은 트랜지스터(12,14,16)가 온되고, 바람직하게는 트랜지스터(18)가 오프될 때에 항상 VCC EXT방향으로 향하게 된다. 물론, 모든 트랜지스터(12 ~ 18)가 온될 때에 데이터출력은 VCC EXT 및 VSS 사이의 전압을 가진다.
N-채널 FET는 게이트전극전압이 소스전압에 비해 최소한 하나의 N-채널 임계전압 VtN만큼 높을 때에 온된다. P-채널 FET는 게이트 전극 전압이 소스 전압 이하인 최소한 하나의 P-채널 임계전압 VtP일때에 온된다.
제1a도에 있어서, 제1노드(A)는 트랜지스터(16)의 드레인전극과 P-채널 트랜지스터(14)의 드레인전극 사이에 전기적으로 위치한다. 제2노드(B)는 트랜지스터(12)의 소스전극과 트랜지스터(14)의 소스 전극 사이에 위치한다.
회로(10)의 몇 부분들은 VCCP 전압을 수신하도록 연결된다. 이 전압은 VCC 전압 보다 높은 내부발생 전압이다. 예를 들면, VCC는 3.3 볼트이고, VCCP는 5.0볼트이다. VCCP의 선택을 위한 일반룰은 VCCP 가 최소한 VCC EXT + VTN이어야 하지만, 신뢰성에 문제가 야기될 정도로 크지는 않아야 한다. 제1a도에 나타낸 바와 같이, VCCP 는 N-채널 트랜지스터(12,16)의 게이트전극에 인가된다. 또, 같은 전압 VCCP 이 기판에, 또는 P-채널 트랜지스터(14)가 구성된 웰에 연결된다.
P-채널 트랜지스터(14)의 게이트전극은 0 ~ VCC EXT의 전압신호를 수신하도록 연결된다. 그것은 출력 핀(pin)에 구동될 데이터신호이다. 예를 들면, 그 전압은 출력드라이버와 연결되거나 그것을 포함하는 메모리회로의 버퍼 또는 다른 부분으로부터 출력될 수 있다. 트랜지스터(18)의 게이트전극은 데이터가 고레벨로 출력될 때에는 트랜지스터(18)를 오프시키고, 데이터가 저레벨로 출력될 때에는 트랜지스터(18)를 온시키는 신호를 수신하도록 연결된다. 예를 들면, 트랜지스터(18)의 게이트전극에 인가된 전압은 트랜지스터(14)의 게이트전극에 인가된 신호와 같거나 병렬로 변동한다. 게이트전극전압이 0 볼트이면, 트랜지스터(14)가 온된다(왜냐하면, 게이트전압은 그 소스인 노드(B)의 VCC EXT 와 같은 전압 이하인 하나의 Vt 이상이 되기 때문이다). 이것이 출력노드(DO)가 VCC EXT로 구동되는 조건이므로, 이 "풀업"동작이 FET(18)를 통한 "풀다운"으로 상쇄되지 않도록 하는 것이 바람직하다. 그러므로, FET(18)가 N-채널디바이스인 경우 FET(18)의 오프를 위해서는 게이트전극이 0 볼트가 되어야 하며, 이것은 트랜지스터(14)의 게이트전극에 인가된 전압이 대응한다.
역으로, 데이터출력이 저압으로 구동되면, FET(14)와 같은 최소한 하나의 풀업 트랜지스터는 오프되고, FET(18)는 온되어야 한다. 이것은 이들 2 트랜지스터의 각각의 게이트전극에서 전압을 상승시켜 행하는 것이 편리하다. 따라서, 트랜지스터(14)를 "풀업" 트랜지스터, 트랜지스터(18)를 "풀다운" 트랜지스터라고 한다.
제1b도는 배선만 약간 변형된 동일한 드라이버회로(10)를 나타낸다. 배선이 다른 것은 P-채널 트랜지스터(14)의 게이트전극이 제1a도에 인가된 것과는 역으로 신호를 받도록 연결된 배선차이 외에는 구성은 동일하다. 즉, P-채널 트랜지스터(14)는 0 볼트에서 VCC EXT로의 상향변화 신호대신에 VCC EXT 에서 0 볼트로의 하향변화신호를 수신하고, 반면에 N-채널 트랜지스터(16)는 0 볼트에서 VCCP 로의 상향변화신호를 바람직하게는 동시에(순차 변화에는 시간소비가 있기는 하지만) 수신하고, 이 때 데이터출력신호(DO)는 높게 구동된다. 트랜지스터(12,1 4,16)의 게이트전극이 각각 VCCP, VCC EXT 및 0의 전압을 수신하도록 연결되면, 트랜지스터(12)는 온, 트랜지스터(14)는 오프, 트랜지스터(16)는 오프되는 것을 알 수 있다. 따라서, 트랜지스터(18)가 DO출력노드를 풀 다운하기 위해 온되어도, 전류는 FET(12)(VCC EXT)의 드레인에서 데이터출력 노드로의 경로에는 흐르지 않는다. 제1b도에 나타낸 바와 같이 2전압이 변하면, FET(12,14,16)가 VCCP, 0 및 VCCP의 게이트전극 전압을 수신하고, 다음에 FET(12)는 온(지속), FET(14)도 온, 그리고 FET(16)도 온 될 것이다. 트랜지스터(18)를 차단하여 FET(18)의 소스-드레인 경로를 통해 접지 방향으로 데이터 출력노드(DO)의 풀다운을 종료하는 것을 알 수 있다.
제1b도의 구성은 하나의 문제점, 즉 N-채널 FET(16)가 제1a도에 나타낸 바와 같이 항상 온상태이면 출력노드상에 잔여 용량이 남아 있다는 것을 해결하는 절충안이다. 그러나, FET(16)를 그 게이트전극에 0 볼트를 인가하여 오프시키는 것에 의해 출력 노드(DO)상의 잔여 용량을 제거하거나 저감시킨다. 이 방식은 제6도와 같은 몇개의 문제는 있을 수 있지만, P-채널 FET(14)도 또한 오프되기 때문에 기판전류문제는 생기지 않는다.
제2도는 일실시예의 트랜지스터(12,14,16)의 단면도이다. 제2도에 있어서, 영역(20)의 P- 형으로 도프된 것으로 나타낸다. 영역(20)은 기판, 에피택셜층, 웰, 모우트(moat), 및 그 외의 집적회로 디바이스영역으로 이루어진다. 영역(20)은 비교적 저농도의 P형 불순물(통상 보론)로 도프된다.
영역(20)내에는 또한 N-형으로 도프된 영역(22)이 있다. 예를 들면, 영역(22 )은 저농도의 인이나 비소로 도프된다. 영역(22)을 "영역", "모우트" 또는 "웰"이라고 한다. N-채널 트랜지스터(12,16) 는 상기 영역(20)의 내부 및 상측에 형성되나, P-채널 트랜지스터(14)는 영역(22)의 내부 및 상측에 형성된다.
트랜지스터(12)에 있어서, 소스-드레인영역(24,28)은 영역(20)내의 N+영역으로 나타낸다. 게이트전극(26)은 영역(20)의 상부면상에 도시되어 있다. 게이트전 극(26)은 폴리실리콘, 폴리사이드, 금속도체 또는 집적회로의 제조에 일반적으로 사용되는 그 외의 전도성물질로 형성된다. 게이트전극 아래의 패드산화물, 절연산화물 및 기타 절연메카니즘, 중간레벨의 유전체, 부동태화막 등, 집적회로의 단면도에 통상 나타나는 그 외의 영역은 도시를 단순화하기 위해 제2도에는 나타내지 않았다. 이 분야의 기술자라면 게이트전극 및 그 외 모든 영역들의 위치 및 접속을 알 수 있을 것이다. 게이트전극과 마찬가지로 그 외의 소스-드레인 영역도 트랜지스터(12)의 소스-드레인 및 게이트전극과 유사한 물질로 형성된다.
제2도에 나타낸 트랜지스터(12)의 좌측에는 P+형 불순물의 확산영역(30)을 나타낸다. 즉, 그것은 영역(20)내의 불순물 농도보다 고농도로 보론과 같은 3족 불순물로 도프된다. 영역(30)은 역바이어스전압인 VBB와 접속된다. 이와 같이, 영역(20)이 기판인 곳에서는 기판이 역바이어스전압을 받는다. 이 역바이어스전압은 N-채널 임계전압을 조정하여, 디바이스(예 : 메모리 디바이스)의 입출력 핀들이 래치업을 발생시키지 않고 마이너스전압으로 되게 한다. VBB는 예를 들면 -2.0볼트의 마이너스전압이며, 일반적으로 온칩회로에서 발생한다.
바람직한 실시예에 있어서, 영역(24)은 외부에 설치된 전원전압 VCC EXT 을 수신하도록 연결된다. 게이트전극(26)은 제2도에 나타낸 바와 같이 전압 VCCP을 수신하도록 도선에 의해 연결된다.
N-영역(22)에 있어서, 트랜지스터(14)는 영역(22)내의 P+영역(34), P+영역(38) 및 그 상부에 위치한 게이트전극(36)으로 형성된다. 영역(34)은 트랜지스터(14)의 소스전극이며, 도선에 의해 N+영역(28)에 연결된다. 게이트전극(36)은 집적회로에서 출력된 데이터 또는 기타 신호를 수신하도록 연결된다. 그러나, 그것은 구동 회로에 대한 입력이며, 따라서 "입력"이라고 한다.
영역(22)내에는, N+확산영역(32)이 도시되어 있다. 이 영역(32)는 VCCP전압을 수신하도록 전기적으로 연결된 바람직하게는 비소 또는 인으로 고농도로 도프된 영역이다.
제2도의 우측에는 N+영역(40)이 도시되어 있다. 이것은 트랜지스터(16)의 드레인전극을 구성하며, 영역(20)의 상부면상에서 도선에 의해 트랜지스터(14)의 드레인영역(38)에 전기적으로 연결된다. 게이트전극(42)은 영역(20)의 상부면상에 도시되어 있다. 소스전극이 영역(20)내에서 N+영역(44)에 의해 형성된다. 영역(44)은 집적회로 디바이스의 출력신호를 출력하도록 도선에 의해 연결된다.
때로는 "게이트"라고 불리는 제1채널 영역은 영역(24)과 영역(28)사이에 형성되며, 그 게이트전극(26)은 그 채널 영역위에 위치한다. 이와 마찬가지로, 제2채널 영역은 영역(34)과 영역(38)사이에 형성되며, 그 게이트전극(36)은 그 채널 영역위에 위치한다. 이와 마찬가지로, 제3채널 영역은 영역(40)과 영역(44)사이에 형성되며, 그 게이트전극(42)은 그 채널 영역위에 위치한다.
전술한 구성에서 전원 투입과 출력 오버슈트(overshoot) 동안에 P-채널 트랜지스터(14)가 보호되어야 한다. 영역(44)에 과전압이 걸릴 경우에 오버슈트가 발생한다. 이러한 구성에 있어서, 노드(A)나 노드(B) 모두 VCCP-VTN 이상으로 구동될 수 없다. PMOS 트랜지스터(14)의 N-웰(22)은 VCCP에 연결(영역(32)를 통하여)되며, VCCP는 VCC(VCC EXT 보다 고전압) 보다 고전압이다. 이러한 VCCP 전압때문에 P+/N-접합은 결코 순방향으로 바이어스되지 않는다. 이러한 P+/N-접합은 영역(22)과 영역(34 또는 38) 사이의 계면에서 발생한다.
노드(B)가 VCCP-VTN이상일 수 없는 이유는 노드(B)가 트랜지스터(12)의 게이트전압 이하의 하나의 N-채널 임계전압이어야 하기 때문이다. 그렇지 않을 경우, 트랜지스터(12)는 온되지 않는다. 트랜지스터(12)의 게이트전극이 VCCP를 수신하므로, 노드(B)는 VCC-VTN 이하이어야 한다.
노드(A)가 VCCP-VTN이상일 수 없는 이유는 노드(A)가 트랜지스터(12)의 게이트전압 이하의 하나의 N-채널 임계전압이어야 하기 때문이다. 그렇지 않을 경우, 트랜지스터(12)는 온되지 않는다. 트랜지스터(12)의 게이트전극이 VCCP를 수신하므로, 노드(A)는 VCC-VTN 이하이어야 한다.
따라서, P-채널 트랜지스터의 소스-드레인 경로와 전원전압(VCC EXT) 사이에 N-채널 트랜지스터를 설치함으로써, 래치업이 제어되는 것을 알 수 있다. 바람직하게는, 부가된 N-채널 트랜지스터는 P-채널 트랜지스터의 다른 쪽에 위치하여, 그 소스-드레인 경로가 P-채널 트랜지스터의 소스-드레인 경로와 출력전극사이에 위치하게 한다.
제3도에는 회로(10)에서 트랜지스터(12)가 제외된 출력구동회로(50)를 나타낸다. 이 회로는 노드(A)가 출력(DO)에 연결된 출력 핀으로 인해 VCCP-VTN 이상으로 구동될 수 없기 때문에 출력 오버슈트로부터 PMOS 트랜지스터(14)를 보호한다(소스(44)에서 드레인(40)으로의 전압 강하는 최소한 VCCP-VTN 이상이어야 하기 때문이다). 그러나, 전원투입시에 VCC EXT는 VCCP이전에 상승하여(내부발생이 바람직하지만 필수적인 것은 아님) 래치업이 발생한다.
제4도에는 제3출력드라이버(60)의 더 간단한 방식을 나타낸다.
출력드라이버는 N-채널 트랜지스터(64)와 직렬로 연결된 PMOS 트랜지스터(6 2)로 이루어진다. PMOS 트랜지스터(62)의 소스(66)는 VCC EXT를 수신하도록 연결되고, 또 웰이나 모우트에 또는 P-채널 (PMOS) 트랜지스터가 형성된 영역(68)에 연결된다. PMOS 트랜지스터(62)의 게이트전극은 트랜지스터(62)의 온, 오프 각각을 위한 0 볼트에서 VCC EXT로의 변화데이터신호에 연결된다. 데이터출력(DO)은 트랜지스터(62,64)의 드레인전극 사이의 노드로부터 취출된다. 트랜지스터(64)는 제1a도의 트랜지스터(18)와 같으며, N-채널 디바이스이다. 드라이버(60)는 출력(DO)이 접속된 출력핀이 VCC EXT 이상의 한 VD 보다 고전압이면 P+/N-다이오드를 순방향으로 바이어스되는 문제가 있다. VD는 약 0.6 볼트의 P+/ N-다이오드의 강하를 나타낸다. 수직 PNP 트랜지스터는 온되어, 전류를 P 형 기판(VBB)으로 덤프시킨다.
제5도에는 제4출력드라이버회로(70)를 나타낸다. 제4출력드라이버회로는 N-채널 트랜지스터(74)와 직렬로 연결된 P-채널 트랜지스터(72)로 이루어진다. 데이터출력(DO)은 트랜지스터(72,74) 사이의 노드로부터 취출된다. 트랜지스터(72)의 소스전극(76)이 VCC EXT에 연결되고, 웰, 모우트가 또는 P-채널 트랜지스터(72)가 형성된 영역이 VCCP 에 연결되며, 상기와 같이 동일 볼트이다. 게이트전극(78)이 0볼트와 VCC EXT사이의 변화데이터신호를 수신하도록 연결된다. 회로(70)는 회로(60)의 문제를 해결한다. 그러나, 내부전압 VCCP은 7.5볼트, 또는 VCC EXT가 5.5 볼트인 경우는 그 이상이어야 하고, DO가 VCCP 이상으로 되면, 수직 PNP 트랜지스터는 온상태가 계속된다. 다른 문제는 전원투입시에 VCCP 가 내부상승된 전압이기 때문에 VCCP 이전에 상승한다. 이것은 래치업을 유발한다.
제6도에는 제5 출력드라이버의 또 다른 방식을 나타낸다. 제5출력드라이버는 직렬연결의 2개위 N-채널 트랜지스터(82,84)를 사용한다. 트랜지스터(82)의 드레인은 VCC EXT에, 트랜지스터(84)의 소스는 접지 VSS에 연결된다. 데이터출력은 트랜지스터(82,84)사이의 노드로부터 취출된다. 트랜지스터(82)의 게이트전극이 0 볼트에서 VCCP(VCC EXT 보다 고압)로 변화해서, DO가 출력전압 VCCP-VTN으로 구동될 수 있다. 이것은 전술한 문제들을 해소한다. 그러나, VCCP 는 랜덤출력변환과 수준을 맞추게 하는 부트스트랩된 드라이버나 펌프회로에 의해 발생되어야 한다. 이 방식은 VCCP로부터 취출된 여분의 전류를 발생시키며, 따라서 더 큰 용량의 VCCP 펌프가 필요하게 된다.
전술한 모든 회로들 중에서 제1a도에 나타낸 회로가 래치업을 가장 양호하게 제거하므로 가장 바람직하다. 그러나, 본 명세서에서 개시한 바와 같은 간단한 회로구성을 이용하는 것도 바람직하다. 본 원 발명은 상기 실시예에 한정되지 않으며, 본원 발명의 기술적 사상이나 범위를 일탈하지 않고, 변형 및 변경을 가할 수 있다. 예를 들면, 트랜지스터(18,64,74,84)는 다른 형태일 수도 있다. 주된 기능은 출력신호(DO)를 VSS 로 효율적으로 풀 다운시켜서 데이터출력신호의 2개의 2진 상태중에서 하나의 상태를 표시하는 방법을 제공하는 것이다. 본 발명의 회로는 전술한 문제점들을 해결하여 출력이 풀 VCC 레벨로 구동되도록 한다. 출력은 래치업의 위험과 기판전류의 발생없이 VCC 이상 또는 VSS 이하로 구동될 수 있다. 이것은 3개 및 5개의 전압부분들이 상호 인터페이스되고, 언더슈트가 문제되는 시스템에서 유용하다.
제1a도에서 바람직한 회로(10)의 디바이스의 바람직한 규격을 표 I에 나타내며, 여기서 길이 및 폭의 단위는 마이크로미터(미크론)이다.
[표 1]
이상 기술한 내용은 단지 예시적인 것이며, 본 발명은 한정하는 것은 아니고, 본 발명은 다음의 특허청구의 범위에 정의되어 있다.
Claims (13)
- 각각 게이트전극(42,36)과 소스-드레인 경로를 가지는 N-채널 트랜지스터(1 6) 및 P-채널 트랜지스터(14)와, 이들 사이에 직렬로 연결되어 노드(A)를 가지고, 외부발생의 제1전압과 제2전압사이의 회로에 위치하는 상기 소스-드레인 경로와, 회로에 연결되어 상기 제1전압과 제2전압 사이의 전압을 가지는 데이터출력 경로를 구비하며, P-채널 트랜지스터(14)의 게이트전극(36)은 데이터신호를 수신하도록 연결되고, N-채널 트랜지스터(16)의 게이트전극(42)은 고전압을 수신하도록 연결되고, 상기 고전압은 상기 제1전압보다 크고, 상기 고전압은 상기 P-채널 트랜지스터(14)가 형성된 영역(32)에 연결되는 것을 특징으로 하는 집적회로의 출력드라이버.
- 제1항에 있어서, 상기 N-채널 트랜지스터는 제1 N-채널 트랜지스터(16)로 이루어지고, 또한 게이트전극(26)과 소스-드레인 경로를 가지는 제2 N-채널 트랜지스터(12)를 구비하며, 상기 P-채널 트랜지스터(14)의 소스-드레인 경로는 상기 제1 및 제2 N-채널 트랜지스터(12,16)의 소스-드레인경로의 사이에 직렬로 연결되어서, 상기 3개의 직렬로 연결된 소스-드레인 경로가 상기 제1전압과 상기 제2전압 사이의 회로에 위치하고, 상기 제2 N-채널 트랜지스터(12)의 게이트전극(26)은 상기 고전압을 수신하도록 연결되는 것을 특징으로 하는 집적회로의 출력드라이버.
- 제2항에 있어서, 상기 제1전압은 상기 제2 N-채널 트랜지스터 (12)의 드레인전극(24)에 연결되고, 상기 출력경로는 상기 제2전압에 선택적으로 연결되는 것을 특징으로 하는 집적회로의 출력드라이버.
- 제3항에 있어서, 또한 상기 출력 경로를 상기 제2전압에 선택적으로 연결하는 트랜지스터회로(18)로 이루어지는 것을 특징으로 하는 집적회로의 출력드라이버.
- 제4항에 있어서, 상기 트랜지스터회로는 상기 출력경로와 상기 제2전압사이에 연결된 소스-드레인 경로를 가지는 N-채널 트랜지스터(18)로 이루어지며, 이 N-채널 트랜지스터는 신호가 제1전압일 때에 상기 출력경로를 상기 제2전압에 연결하기 위한 신호를 수신하도록 연결되고, 신호가 제2전압일 때에 상기 출력경로를 상기 제2전압으로부터 차단하기 위한 신호를 수신하도록 연결되는 게이트전극을 가지는 것을 특징으로 하는 집적회로의 출력 드라이버.
- 제2항에 있어서, 상기 제1 N-채널 트랜지스터(16)는 항상 상기 고전압을 수신하도록 연결되는 것을 특징으로 하는 집적 회로의 출력 드라이버.
- 제2항에 있어서, 상기 제1 N-채널 트랜지스터(16)는 데이터 출력 경로의 구동에 대응하는 데이터 신호에 의거하여 상기 고전압을 선택적으로 수신하도록 연결되는 것을 특징으로 하는 집적회로의 출력 드라이버.
- P-채널 트랜지스터(14)의 소스-드레인 경로와 N-채널 트랜지스터(16)의 소스-드레인 경로를 직렬로 연결하고, 회로내의 직렬로 연결된 상기 소스-드레인 경로를 제1전압 및 제2전압에 연결하고, 상기 제1전압 보다 높은 고전압을 발생시키고, 상기 N-채널 트랜지스터(16)의 게이트전극에, 그리고 P-채널 트랜지스터(14)가 형성된 영역(32) 즉 웰 또는 모우트에 고전압을 연결하고, 출력신호를 형성하는 데이터입력신호를 P-채널 트랜지스터(14)의 게이트전극(36)에 인가하고, 제1전압과 제2전압사이의 회로경로로부터 출력신호를 유도하는 단계로 이루어지는 것을 특징으로 하는 CMOS 회로의 출력드라이버의 래치업 저감방법.
- 제8항에 있어서, 상기 고전압은 데이터 입력신호에 따라서 N-채널 트랜지스터(16)의 게이트전극(42)에 선택적으로 연결되어서, 출력신호를 2상태중 선택된 하나로 구동할 때에 N-채널 트랜지스터 (16)를 온 시키는 것을 특징으로 하는 출력드라이버의 래치업 저감방법.
- 제9항에 있어서, N-채널 트랜지스터(16)의 게이트전극(42)에 인가된 전압은 상기 데이터입력신호에 역으로 응답하는 것을 특징으로 하는 출력드라이버의 래치업 저감방법.
- 제10항에 있어서, 또한 제2 N-채널 트랜지스터(12)와 연결되어서, 그 소스-드레인 경로가 상기 제1 N-채널 트랜지스터(16) 및 상기 P-채널 트랜지스터(14)와 직렬로 연결되고, 데이터입력신호의 논리상태의 변경에 무관하게 상기 고전압을 상기 제2 N-채널 트랜지스터(12)에 항상 인가하는 단계로 이루어지는 것을 특징으로 하는 출력드라이버의 래치업 저감방법.
- 제8항에 있어서, 상기 N-채널 트랜지스터(16)에 고전압을 인가하는 단계는 데이터입력신호의 논리상태의 변경에 무관하게 상기 고전압을 항상 인가하는 단계로 이루어지는 것을 특징으로 하는 출력드라이버의 래치업 저감방법.
- 제12항에 있어서, 또한 제2 N-채널 트랜지스터(12)와 연결되어서, 그 소스-드레인 경로가 상기 제1 N-채널 트랜지스터(16) 및 상기 P-채널 트랜지스터(14)와 직렬로 연결되고, 데이터 입력신호의 논리상태의 변경에 무관하게 상기 고전압을 상기 제2N-채널 트랜지스터(12)에 항상 인가하는 단계로 이루어지는 것을 특징으로 하는 출력드라이버의 래치업 저감방법.
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