KR0142001B1

KR0142001B1 - 반도체 집적회로 장치

Info

Publication number: KR0142001B1
Application number: KR1019950014102A
Authority: KR
Inventors: 도시오 이소노
Original assignee: 가네꼬 히사시; 닛본덴기 가부시끼가이샤
Priority date: 1994-05-31
Filing date: 1995-05-31
Publication date: 1998-06-01
Anticipated expiration: 2015-05-31
Also published as: JP2669346B2; JPH07326958A; EP0690578A1; KR950034763A

Abstract

제1 전원 전압으로 동작가능한 제1 집적회로에 접속된 제1 입력 단자(19)를 갖고, 제1 전압 이하의 제2 전압으로 동작가능한 출력 단자(51)에 접속된 제2 집적회로, 및 제2 전압 양단에 직렬로 접속된 제1 및 제2 MOS FET(45)를 포함하는 인터페이스 회로를 포함하는 반도체 집적회로 장치에 있어서, 인터페이스 회로는 입력 단자와, 제1과 제2 MOS 전계 효과 트랜지스터의 게이트 전극 사이에 접속되고 제2 전압 이하의 국부 전압이 공급된 게이트 전극을 갖는 n채널형 MOS FET(47), 및 제1 MOS FET의 채널형을 갖고 있고 출력 단자에 접속된 병렬 접속점을 갖는 제1 MOS FET에 병렬로 접속된 제 MOS FET(53)을 포함한다. 제1 및 제2 전압은 전형적으로 5볼트 및 3볼트이다. 어떤 경우에든, 국부 전압은 제2 전압과 동일한 것이 양호하고, 제1 전압의 1/2 이상일 것이다. 다르게는, 제3 MOS FET는 제2 MOS FET의 채널형을 갖고 있고, 제2 MOS FET와, 제2 전압의 상한 전압 단부와 출력 단자 사이에 접속된 제1 MOS FET를 갖는 제2 전압의 하한 전압 단부 사이에 접속된다.

Description

반도체 집적회로 장치

제1도는 본 발명자에 의해 공지된 종래 기술의 반도체 집적회로 장치의 회로도.

제2도는 제1도에 도시된 반도체 집적회로 장치의 특성을 도시하는 도면.

제3도는 본 발명의 제1 실시예에 따른 반도체 집적회로 장치의 회로도.

제4도는 본 발명의 제2 실시예에 따른 반도체 집적회로 장치의 부분 회로도.

*도면의 주요 부분에 대한 부호의 설명*

11 : 제1 집적회로13 : 제1 입력 단자

15 : 제1 회로 출력 단자 17 : 제2 집적회로

19 : 제2 입력 단자 21 : 제2 출력 단자

23 : 입력 신호선25 : 출력 신호선

27 : 반도체 칩(기판) 29, 37 : p채널형 출력단 트랜지스터

31, 39 : n채널형 출력단 트랜지스터

33, 43 : p채널형 입력단 트랜지스터

35, 45 : n형 입력단 트랜지스터47 : n채널형 입력 트랜지스터

49 : 풀-업 트랜지스터51 : 제2 회로 입력 단자

53 : 제3 MOS 전계 효과 트랜지스터

본 발명은 고전압 또는 5볼트의 제1 전원 전압으로 동작가능한 제1 반도체 집적회로에 접속되고, 저전압 또는 3 볼트의 제2 전원 전압으로 동작가능한 제2 반도체 집적회로 및 제1과 제2 집적회로를 접속하는데 사용하기 위한 인터페이스 회로를 포함하는 반도체 집적회로(IC)에 관한 것이다. 집적회로 장치내에 제1 집적회로를 포함하는 것이 가능하다. 집적회로 장치는 대규모 집적회로(LSI)로 구성될 수 있다.

미세 가공 기술(fine maching technique)에서의 최근의 개발 결과로서, 상보형 (C)MOS(금속 산화물 반도체) 트랜지스터가 5볼트계에서 3볼트계로 변화된 전원 전압에 의해 구동된다. 이것은 장치 신뢰성의 기준으로 사용하기 위한 게이트 산화막에서의 전계 세기가 예를 들어, 5 MV/cm이고, 5볼트의 전압이 0.8㎛ 이하의 게이트 길이와 15㎛ 이하의 게이트 산화막 두께를 갖는 p형 또는 n형 MOS 전계 효과 트랜지스터(FET)의 게이트 전극과 소스 또는 드레인 전극 양단에 공급되는 경우에는 초과되기 때문이다. 장치 신뢰성에 대한 기준이 초과되면, 바람직하지 않는 게이트 전류가 흐르게 된다. 전계 세기가 감소될 때 전류가 흐르는 것을 방지하더라도, 한번 전류가 흐르게 되면 게이트 전류가 격자 결함을 일으키게 되어 장치의 신뢰성을 저하시킨다. 이러한 결함이 생기지 않도록 저전압의 사용이 강제된다. 그 결과로서, 인터페이스 회로가 제1 집적회로와 제2 집적회로 사이에 불가피하게 된다.

제1 집적회로는 5볼트의 제1 스윙(swing)의 제1 입력 및 출력 신호를 처리한다. 제2 집적회로는 3볼트의 제2 스윙의 제2 입력 및 출력 신호를 처리한다. 3볼트계의 전원 전압에 의해 동작시, 인터페이스 회로는 제2 출력 신호를 제1 입력 신호로 변환한다. 이 경우에, 제1 입력 신호는 5볼트계이고, 제1 집적회로의 제1 입력 임계 레벨보다 충분히 높은 고전압 레벨을 가져야 한다. 그렇지 않다면, 오동작이 제1 집적회로에서 발생되기 쉽다. 또한, 관통 전류(feed-through current)는 제1 집적회로의 제1 입력단을 통해 흐른다. 인터페이스 회로는 제1 출력 신호를 제2 입력 신호로 변환시켜야 한다. 후자의 경우에, 인터페이스 회로는 제2 집적회로의 제2 입력단에 5볼트 신호가 공급되지 않게 한다. 이것은 제2 집적회로의 신뢰성있는 동작을 보장하기 위해 중요하다.

후자를 더 상세히 기술하면, 종래의 인터페이스 회로는 제1 집적회로의 제1 출력 단자에 접속하기 위한 인터페이스 입력 단자 및 제2 집적회로에 접속된 인터페이스 출력 단자를 갖는다. 입력 단자를 갖는다면, 인터페이스 회로는 제2 집적회로용 제2 입력단으로서 동작가능하다. 제2 집적회로에 접속된 인터페이스 회로는 제2 집적회로용 제2 출력단으로서 동작가능하다.

인터페이스 회로는 p형 채널 및 n형 채널의 다수의 MOS 전계 효과 트랜지스터를 포함한다. 설명을 간단히 하기 위해, p채널형 및 n채널형의 MOS 전계 효과 트랜지스터는 p채널형 및 n채널형 트랜지스터로 표기될 것이다. 고전압은 제1 전원 전압의 제1 전원으로부터 얻어진다. 이와 유사하게, 제2 전원은 제2 전원 전압으로서 저전압을 제공한다.

제2 입력 신호를 제1 입력 신호로 변환하기 위해, 제2 입력단은 제2 전원 양단에 직렬로 접속된 p채널형 및 n채널형 트랜지스터를 포함한다. n채널형 트랜지스터는 p채널형 및 n채널형 트랜지스터의 직렬 접속점 및 3볼트의 풀 스윙을 갖는 제2 출력 신호를 처리하기 위해 제1 입력단에 접속된 출력 신호선에 접속된다. 제1 입력단은 그들의 게이트 전극이 출력 신호선에 접속된 제1 전원 양단에 직렬로 접속된 p채널형 및 n채널형 트랜지스터를 포함한다. 풀-업(pull-up) 저항은 5볼트 풀 스윙을 갖는 제1 입력 신호를 제공하기 위해 3-볼트 풀 스윙을 풀 업하는 출력 신호선에 접속된다.

상술한 방식으로, 제2 출력단은 출력 신호선과 제1 입력단 사이의 접속점에서 제1 입력 신호를 안정하게 제공한다. 이것은 제1 집적회로를 오동작으로부터 방지하고, 관통 전류가 제 1 입력단의 게이트 전극을 통해 흐르는 것을 방지한다. 제1 출력 신호를 제2 입력 신호로 변환시키기 위해, 제2 입력단은 제2 전원 양단에 직렬로 접속된 p채널형 및 n채널형 트랜지스터를 포함한다. p채널형 및 n채널형 트랜지스터의 직렬 접속점은 제2 집적회로에 전달하기 위한 제2 입력 신호로서 인터페이스 입력 신호를 생성하기 위한 것이다. n채널형 트랜지스터는 인터페이스 입력 단자 및 p채널형 및 n채널형 트랜지스터의 게이트 전극에 접속된다. 인터페이스 입력 단자는, 5볼트 풀 스윙을 갖는 인터페이스 신호로서 인터페이스 회로에 제1 출력 신호를 전달하기 위해 제1 출력단에 차례로 접속되는 입력 신호선에 접속된다.

인터페이스 회로는 제2 집적회로와 같이 저전압으로 동작가능하다는 것을 주지해야 한다. 그러므로, n채널형 트랜지스터는 3볼트 풀 스윙을 처리하기 위해 0볼트의 임계값 또는 레벨이 주어진다. 이것은 인터페이스 회로 및 제2 집적회로에 사용된 각각의 트랜지스터의 게이트 전극과 소스 또는 드레인 전극 양단에 5 볼트의 전위차가 공급되는 것을 방지한다. 5볼트계의 제1 출력 신호는 3볼트계의 제2 입력 신호로 성공적으로 변환된다.

제1 출력단과 제2 입력단은 듀티비가 다르다는 것이 접속이 본 발명자에 의해 확인된다. 이것은 제1 입력 및 제1 출력단과 제2 입력단이 서로 다른 제1 및 제2 입력 임계 레벨을 갖는다는 사실로부터 비롯되었다. 결과적으로, 클럭형 신호의 타이밍은 제1 집적회로로부터 제2 집적회로로 공급될 때 제1과 제2 집적회로간에 다르다. 이것은 집적회로가 고속으로 동작하고 장치 설계에 대한 마진이 좁게 되는 것을 방지한다.

1992년 일본 특허 공개 (A) 제250716호에는, 다수의 단으로 되어 있는 CMOS회로의 입력 임계 레벨을 조정하기 위한 입/출력 회로가 기술되었다. 상술된 제2 입력단에서와 같이, CMOS 회로는 회로 입력 신호가 공급되는 게이트 전극을 갖는 제1 및 제2 트랜지스터로서 직렬 접속된 p채널형 및 n채널형 트랜지스터를 포함한다. 제3 트랜지스터로서, n채널형 트랜지스터는 제2 트랜지스터에 직렬로 접속되고, 또한 입력 임계 레벨을 조정하기 위한 제어 신호가 공급되는 게이트 전극을 갖는 접지에 접속된다. 이 입/출력 회로가 기술된 인터페이스 회로에 사용된다면, 제1 출력 신호는 제1 및 제2 트랜지스터의 게이트 전극에 직접공급된다. 이러한 회로가 본 발명에는 적절하지 못하다는 것이 확인되었다.

따라서, 본 발명의 목적은 고전압으로 동작가능한 제1 집적회로에 접속되고, 저전압으로 동작가능한 제2 집적회로, 및 저전압으로 동작가능하고, 고전압의 풀 스윙을 갖는 신호 전류가 제1 집적회로 및 제2 집적회로내의 트랜지스터들을 통해 흐르는 것을 방지할 수 있는 인터페이스 회로를 포함하는 반도체 집적회로 장치를 제공하는 것이다.

본 발명의 다른 목적은 상술된 형태이고, 전계 세기가 각각의 트랜지스터의 게이트 산화막의 장치 신뢰성의 기준을 결코 넘어서지 않아서 장치 신뢰성의 저하가 나타나지 않도록 하는 반도체 집적회로 장치를 제공하는 것이다.

본 발명의 다른 목적은 상술된 형태이고, 제1 집적회로의 출력 신호와 제2 집적회로의 입력 신호가 실질적으로 공통 듀티비를 갖는 반도체 집적회로를 제공하는 것이다.

본 발명의 다른 목적은 상술된 형태이고, 고속에서 안정적으로 동작가능한 넓은 마진으로 설계될 수 있는 반도체 집적회로를 제공하는 것이다.

본 발명의 다른 목적은 후술하는 상세한 설명으로부터 명백하게 될 것이다.

본 발명의 한 측면에 따라, 제2 전원 전압보다 높은 제1 전원 전압으로 동작 가능한 제1 반도체 집적회로에 접속되고, 상한 및 하한 전압을 갖는 제2 전원 전압으로 동작가능한 제2 반도체 집적회로, 및 제1 반도체 집적회로와 제2 반도체 집적회로에 접속된 입력 단자와 출력 단자를 갖는 인터페이스를 포함하는 반도체 집적회로가 제공되는데, 이 반도체 집적회로 장치의 인터페이스 회로는 (A) 직렬로 접속되고, 상한 및 하한 전압이 공급되는 제1 및 제2 MOS 전계 효과 트랜지스터: (B) 입력 단자와, 제1 및 제2 MOS 전계 효과 트랜지스터의 게이트 전극 사이에 접속되고, 상한 전압 이하의 국부 전압이 공급되는 게이트 전극을 갖는 n채널형 MOS 전계 효과 트랜지스터: 및 (C) 제1 MOS 전계 효과 트랜지스터의 채널형을 갖고 있고, MOS 전계 효과 트랜지스터 및 출력 단자에 병렬로 접속된 제3 MOS 전계 효과 트랜지스터를 포함한다.

본 발명의 다른 측면에 따라, 제2 전원 전압보다 높은 제1 전원 전압으로 동작가능한 제1 반도체 집적회로에 접속되고 상한 및 하한 전압을 갖는 제2 전원 전압으로 동작가능한 제2 반도체 집적회로, 및 제1 반도체 집적회로와 제2 반도체 집적회로에 접속된 입력 단자와 출력 단자를 갖는 인터페이스 회로를 포함하는 반도체 집적회로 장치가 제공되는데, 이 반도체 집적회로 장치의 인터페이스 회로는 (A) 제1 MOS 전계 효과 트랜지스터에는 상한 전압이 공급되고 그 직렬 접속점이 출력 단자에 접속되어 있고, 서로 직렬로 접속된 제1 및 제2 MOS 전계 효과 트랜지스터: (B) 입력 단자와, 제1 및 제2 MOS 전계 효과 트랜지스터의 게이트 전극 사이에 접속되고, 상한 전압 이하의 국부 전압이 공급되는 게이트 전극을 갖는 n채널형 MOS 전계 효과 트랜지스터: 및 (C) 제2 MOS 전계 효과 트랜지스터의 채널형을 갖고 있고, 제2 MOS 전계 효과 트랜지스터에 직렬로 접속되고, 하한 전압이 공급되는 제3 MOS전계 효과 트랜지스터를 포함한다.

본 발명의 다른 측면에 따라, 반도체 칩상의 다수 MOS 전계 효과 트랜지스터, 제2 전원 전압보다 높은 제1 전원 전압으로 동작가능한 제 1 반도체 집적회로에 접속된 입력 단자를 갖는 반도체 칩상의 입력 및 출력 단자, 제2 전원 전압의 상한 및 하한 전압이 공급되는 반도체 칩상의 제1 및 제2 단자, 및 출력 단자에 그리고 제1 단자와 제2 단자 사이에 접속된 제1 반도체 집적회로를 형성하고, MOS 전계 효과 트랜지스터들 중 다른 것들은 남겨 놓도록 선택된 MOS 전계 효과 트랜지스터를 접속하기 위한 반도체 칩상의 와이어링을 포함하는 반도체 집적회로 장치에 있어서, (A) MOS 전계 효과 트랜지스터들 중 선택되지 않은 다른 MOS 전계 효과 트랜지스터들이 p채널형 및 n채널형의 제1 및 제2 MOS 전계 효과 트랜지스터, n채널형을 가지며 실질적으로 OV의 임계값을 갖는 입력 MOS 전계 효과 트랜지스터, 및 p채널형의 제3 MOS 전계 효과 트랜지스터를 포함하고: (B) 반도체 집적회로 장치가 제1과 제2 단자 사이에 직렬로 제1 및 제2 MOS 전계 효과 트랜지스터를 반도체 칩상에 접속하기 위한 부가적인 와이어링, 입력 단자와 제1 및 제2 MOS 전계 효과 트랜지스터의 게이트 전극 사이에 있으며, 그 게이트 전극에는 상한 전압 이하의 국부 전압이 공급되는 입력 MOS 전계 효과 트랜지스터, 및 출력 단자에 접속된 병렬 접속점과 병렬인 제1 및 제3 MOS 전계 효과 트랜지스터를 더 포함하는 것을 특징으로 한다.

본 발명의 다른 측면에 따라, 반도체 칩상의 다수의 MOS 전계 효과 트랜지스터, 제2 전원 전압보다 높은 제1 전원 전압으로 동작가능한 제1 반도체 집적회로에 접속된 입력 단자를 갖는 반도체 칩상의 입력 및 출력 단자, 제2 전원 전압의 상한 및 하한 전압이 공급되는 반도체 칩상의 제1 및 제2 단자, 및 상기 출력 단자에 그리고 제1 단자와 제2 단자 사이에 접속된 제2 반도체 집적회로를 형성하고, MOS 전계 효과 트랜지스터들 중 다른 것들은 남겨 놓기 위해 MOS 전계 효과 트랜지스터들 중 선택된 MOS 전계 효과 트랜지스터를 접속하기 위한 반도체 칩상의 와이어링을 포함하는 반도체 집적회로 장치에 있어서, (A) MOS 전계 효과 트랜지스터들 중 선택되지 않은 다른 MOS 전계 효과 트랜지스터들이 p채널형 및 n채널형의 제1 및 제2 MOS 전계 효과 트랜지스터, n채널형을 가지며 실질적으로 OV의 임계 값을 갖는 입력 MOS 전계 효과 트랜지스터, 및 p채널형의 제3 MOS전계 효과 트랜지스터를 포함하고; (B) 반도체 집적회로 장치는 제1 단자와 제2 단자 사이에 제1 MOS 전계 효과 트랜지스터를 반도체 칩상에 접속하는 부가적인 와이어링, 출력 단자와 제2 단자 사이에 직렬인 제2 및 제3 MOS 전계 효과 트랜지스터, 및 입력 단자와 제1 내지 제3 MOS 전계 효과 트랜지스터의 게이트 전극 사이에 있으며, 그 게이트 전극에는 상한 전압 이하의 국부 전압이 공급되는 입력 MOS 전계 효과 트랜지스터를 더 포함하는 것을 특징으로 한다.

제1도 및 제2도를 참조하면, 종래 기술의 반도체 집적회로 장치가 본 발명의 이해를 돕기 위해 설명된다. 이 반도체 집적회로 장치는 본 발명자에 의해 공지되었다.

제1도에서, 집적회로 장치는 전형적으로 5볼트인 제1 전원 전압의 제1 전원으로 동작가능한 제1 집적회로(11)을 포함한다. 제1 집적회로(11)은 제1 회로 입력 및 출력 단자(13 및 15)를 갖는다. 제2 집적회로(17)은 제1 전원 전압보다 낮고, 전형적으로 3볼트인 제2 전원 전압의 제2 전원으로 동작가능하다. 제2 집적회로(17)은 제1 회로 출력 단자(15)에 신호선(23)을 통해 접속되고, 제1 회로 입력 단자(13)에 출력 신호선(25)를 통해 접속된 제2 입력 및 출력 단자(19 및 21)을 갖는다.

제1 전원 전압은 제1 상한 및 하한 전압을 갖는다. 제2 전원은 고 및 저전압 단부, 또는 제2 전원 전압이 제2 상한 및 하한 전압을 갖는 단자를 갖는다. 일반적으로, 제1 및 제2 하한 전압은 접지(G)에 의해 주어지고, 접지 자체로 표시되었다. 제1 및 제2 상한 전압은 5 V 및 3 V로 표시되었다.

집적회로 장치는 칩 또는 기판(27)상의 다수의 MOS (금속 산화물 반도체) 전계 효과 트랜지스터(FET)를 포함한다. 각각의 이러한 트랜지스터는 게이트, 소스, 및 드레인 전극 및 게이트 전극과 소스 및 드레인 전극 사이에 삽입된 게이트 산화막을 포함한다. MOS 전계 효과 트랜지스터 중 소정의 트랜지스터와 다른 트랜지스터들은 p채널형 및 n채널형으로 이루어진다. p채널형 및 n채널형 MOS 전계 효과 트랜지스터는 p채널형 및 n채널형 트랜지스터로 간단히 명명될 것이다.

제2 집적회로(17)에서, 각각의 p채널형 트랜지스터는 게이트 길이 LP 및 게이트 산화막 두께를 갖는다. 각각의 n채널형 트랜지스터는 게이트 길이 LN 및 게이트 산화막 두께를 갖는다. 게이트 길이 LP 또는 LN은 0.8 ㎛ 이하이다. 게이트 산화막 두께는 15 ㎛ 이하이다. 트랜지스터는 결과적으로 3 볼트계의 전원 전압에 의해 구동된다. 5 볼트계의 신호가 게이트 산화막 양단에 공급되었다면, 전계 세기는 게이트 산화막에서 예를 들어, 5MV/cm의 장치 신뢰성에 대한 기준을 초과하게 된다. 이것은 상술한 여러 가지 결함이 생기게 한다.

제1 집적회로(11)은 제1 회로 출력 단자(15)에서 제1 회로 출력 신호를 생성한다. 제1 회로 입력 회로로서, 제2 집적회로(17)이 제2 회로 출력 단자(21)을 통해서는 제2 회로 출력 신호를, 출력 신호선(25)를 통해서는 제1 회로 입력 단자(13)를 전달한다. 입력 신호선(23)을 통해, 제1 회로 출력 신호는 제2 회로 입력 신호로서 제2 입력 단자(19)에 공급된다.

제1 집적회로(11)은 직렬로 접속되고, 제1 상한 및 하한 전압이 공급되는 p채널형 및 n채널형 제1 출력단 트랜지스터(29 및 31)을 포함하는 제1 출력단을 포함한다. 제1 출력신호는 이러한 직렬 접속점에서 생성된다. 제1 입력단은 직렬로 접속되고, 제1 상한 및 하한 전압이 공급되는 p채널형 및 n채널형 제1 입력단 트랜지스터(33 및 35)를 포함한다. 제1 입력 신호는 후자의 직렬 접속점에서 공급된다.

제2 집적회로(17)은 고전압 단부 및 저전압 단부 사이에 직렬로 접속된 p채널 형 및 n채널형 제2 출력단 트랜지스터(37 및 39)를 포함하는 제2 출력단과, 제2 출력 단자(21)과 이 직렬 접속점 사이에 직렬로 접속되고, 고전압 단부에 접속된 게이트 전극을 갖는 p채널형 및 n채널형 출력 트랜지스터(41)을 포함한다. 제2 입력단은 고전압 단부와 저전압 단부 사이에 직렬로 접속된 p채널형 및 n채널형 제2 입력 트랜지스터(43 및 45)와 제2 입력 단자(19)와 제2 입력단 트랜지스터(43 및 45)의 게이트 게이트 전극 사이에 접속되고 고전압 단부에 접속된 게이트 전극을 갖는 n채널형 입력 트랜지스터(47)을 포함한다. 반도체 기판(27)내의 불순물 농도를 조정함으로써, 각각의 입력 및 출력 트랜지스터(42 및 41)에는 거의 OV인 임계 전압 또는 임계 레벨이 주어진다.

출력 신호선(25)에는 접지에 대해 5 볼트의 제1 상한 전압이 풀-업 저항(49)를 통해 공급된다. 제1 및 제2 집적회로(11 및 17)을 상술한 방식으로 최적하게 동작 하게 하는 것이 이러한 방식으로 가능하다.

그러나, 제2도와 관련한 설명에서 집적회로 장치는 결함을 갖고 있다는 것을 알 수 있다. 제1 집적회로(11)에서, 트랜지스터(29 내지 35)는 약 2.5 볼트의 제1 입력 임계 레벨로 동작가능하다. 제2 집적 회로(17)은 약 1.5볼트의 제2 입력 임계 레벨로 동작가능한 p채널형 및 n채널형 트랜지스터로 만들어질 수 있는 본체를 포함한다. 제2 출력단에는 트랜지스터(37 및 39)의 직렬 접속점에서 본체로부터 내부출력 신호가 공급된다. 제2 입력단은 트랜지스터(43 및 45)의 직렬 접속점으로부터 본체에 내부 입력 신호를 전달한다. 이제 제2 입력단이 설명될 것이다.

일반적으로, 제1 집적 회로(11)은 제1 상한 전압과 하한 전압 사이에서 변하도록 5 볼트의 제1 전원 전압의 제1 풀 스윙을 갖는 신호를 처리한다. 본체는 제2 상한 전압과 하한 전압 사이에서 변하도록 3 볼트의 제2 전원 전압의 제2 풀 스윙을 갖는 신호를 처리한다. 상술한 방식으로, 제1 및 제2 하한 전압은 접지, 즉 OV로 주어진다.

제2도에서, 제1 회로 출력 신호는 윗선을 따라 나타난다. 내부 입력 신호는 아래선을 따라 나타내어진다. 제1 회로 출력 신호는 1 : 1의 제1 듀티비를 갖는다. 제1 입력 임계 레벨은 일점쇄선에 의해 윗선을 따라 그려졌다. 제2 입력 임계 레벨은 2점쇄선에 의해 윗선 및 아래선을 따라 그려졌다. 제1 및 제2 입력 임계 레벨 사이의 차이에 의해, 내부 입력 신호는 1 : 1과는 다른 제2 듀티비를 갖는다. 이것은 제1 및 제2 집적회로(11 및 17)의 고속 동작 및 집적회로 장치의 설계의 마진에 좋지 않은 영향을 미친다.

제3도를 참조하여, 본 발명의 제1 실시예에 따른 반도체 집적회로 장치를 기술한다. 상술한 본체는 전형적으로 논리 회로인 제2 집적회로(17)로서 재명명된다. 제2 회로 입력 및 출력 단자는 인터페이스 입력 단자(19) 및 인터페이스 출력 단자(도시되지 않음)로 불린다.. 내부 입력 및 출력 단자는 제2 회로 입력 단자(51) 및 제2 회로 출력 단자(도시되지 않음)로 다시 명명된다. 다른 인터페이스 출력 단자 역할을 하는, 인터페이스 출력 단자와 제2 회로 출력 단자 사이 및 인터페이스 입력 단자(19)와 제2 회로 입력 단자(51) 사이의 회로는 이제 인터페이스 회로로 명한다. 집적회로 장치는 인터페이스 회로 및 제2 집적회로(17)을 포함한다. 상황에 따라, 집적회로 장치는 제1도와 관련하여 기술된 제1 집적회로(11)을 더 포함할 수 있다.

인터페이스 회로는 인터페이스 입력 및 출력단을 포함한다. 인터페이스 출력단의 구성 및 동작은 이전에 기술된 제2 회로 출력단의 구성 및 동작과 유사하다. 상술된 제2 회로 입력단과의 차이가 없다면, 인터페이스 입력단은 이제 제1 및 제2 (MOS 전계 효과)트랜지스터 (43 및 45)로 불리는 p채널형 및 n채널형 트랜지스터를 포함한다. 도시된 실시예에서, 입력 트랜지스터(47)의 게이트 전극에는 제2 전원 전압의 접지 전압 또는 OV의 하한 전압에 대해 상한 전압 이하의 국부 전압(VDD), 즉 3 볼트가 공급된다.

제1 회로 출력 신호는 인터페이스 입력 신호로서 입력 신호선(23: 제1도)를 통해 인터페이스 입력 단자에 공급된다. 인터페이스 입력단은 인터페이스 출력 단자(51)로서 간단히 다시 명명되는 다른 인터페이스 출력 단자(51)에서 인터페이스 출력 신호를 생성한다. 국부 전압은 양호하게는 상한 전압과 실질적으로 동일하다. 다르게는, 국부 전압은 낮아질 수 있고, 5볼트의 제1 전원 전압의 약 1/2 이상이어야 한다.

p채널형으로 이루어진 제3 (MOS 전계 효과) 트랜지스터(53)이 제1 트랜지스터(43)에 병렬로 접속된다. p채널형 트랜지스터(43 및 53)의 병렬 접속은 상호 컨덕턴스(gm)이 크게 되게 한다. 다시 말하면, 저전압이 게이트-소스 전압으로서 게이트 전극 및 소스 전극 양단에 공급될 때에도 큰 드레인 전류가 병렬 접속을 통해 흐른다. 다수의 유사한 p채널형 트랜지스터는 상호 컨덕턴스를 더 상승시키기 위해 제3 트랜지스터(53)으로서 공동으로 사용될 수 있다. p채널형 및 n채널형 트랜지스터로 구성되고, 전원 전압의 상한 전압과 하한 전압 사이에 접속된 컨버터 회로와 관련하여, 다수의 병렬 접속된 p채널형 트랜지스터가 단일 p채널형 트랜지스터를 대신하여 사용되는 경우에도 관통 전류가 컨버터 회로의 천이점(transition point)에서 변하지 않고 컨버터 회로를 통해 흐른다고 가정될 것이다. 이것은 n채널형 트랜지스터가 전류 제한기로서 역할을 하기 때문이다. 상호 컨덕턴스가 큰 경우, 게이트-소스 전압이 낮을 때 선정된 값의 관통 전류가 흐른다. 즉, 상한 전압에 대한 시프트가 천이점에서 입력 단위 전압인 입력 임계 레벨에서 발생한다.

특히, 게이트 길이 LP 또는 LN이 0.5 ㎛이고, 게이트 폭 WP 또는 WN이 10 ㎛라고 하자. 제3 트랜지스터(53)의 갯수가 하나라면, 입력 임계 레벨은 제3 트랜지스터(53)이 사용되지 않는 경우와 비교하여 약 0.1 볼트만큼 상승된다. 엄격히 말해서, 듀티비는 제1 회로 출력 신호의 빌드 업 및 빌드 다운(build up and build down)의 시간 간격에 의존한다. 시간 간격이 1.0 V/ns 및 0.5 V/ns과 동일하다면, 제1회로 출력 신호와 인터페이스 입력 신호 사이에서 발생하는 펄스폭은 다음과 같다.

0.1/1+0.1/0.5 = 0.3(ns)

이제, 제2도와 관련하여 기술된 듀티비에 관련하여 제2 듀티비가 제1 듀티비에 대해 0.3 ns만큼 향상되었다는 것을 이해할 수 있다.

제4도를 참조하여, 본 발명의 제2 실시예에 따른 반도체 집적회로 장치에 대한 설명이 기술된다. 집적회로 장치에서, 인터페이스 회로의 구성은 제3도를 참조하여 도시된 구성과 유사하다.

그러나, n채널형 트랜지스터의 제3 (MOS 전계 효과) 트랜지스터(55)가 제3도와 관련하여 기술된 p채널형 제3 트랜지스터(53) 대신에 사용되고, 제2 트랜지스터(45)에 직렬로 접속되고, 제2 전원의 저전압에 접속된다. 이러한 직렬 접속점은 인터페이스 출력 단자(51)에 접속된다. 다수의 유사한 n채널형 트랜지스터는 제3 트랜지스터(55)로서 집합적으로 사용될 수 있다. 입력 트랜지스터(47)은 인터페이스 입력 단자(19)와, 제1 내지 제3 트랜지스터(43, 44 및 55)의 게이트 전극 사이에 접속된다.

제3도와 관련하여 기술된 p채널형 트랜지스터의 병렬 접속과 유사하게, 다수의 n채널형 트랜지스터(45 및 55)의 직렬 접속은 전류 제한기로서의 p채널형 트랜지스터(43)의 동작에 의해, 선정된 드레인 전류용으로 필요한 게이트-소스 전압을 상승시키기 위해 상호 컨덕턴스를 감소시킨다. 이것은 결국 상한 전압에 대한 입력 임계 레벨의 시프트를 가져온다.

제3 트랜지스터(55)의 갯수가 1개이고, 더우기 게이트 길이 및 게이트 폭이 상술한 대로 예증되는 경우, 입력 임계 레벨은 약 0.2 볼트 정도 상승된다. 빌드 업 및 빌드 다운 간격이 상기와 같다고 가정하면, 제2 듀티비는

0.2/1 + 0.2/0.5 = 0.6 (ns)

이므로 제1 듀티비에 대해 0.6 ns만큼 향상되었다.

제3도 및 제4도를 다시 참조하면, 입력 트랜지스터(47)은 n채널형으로 되어야 한다. p 채널형 트랜지스터가 사용되었다면, 결합 패드형의 인터페이스 입력 단자(19)의 p형 확산층에 접속되고, 신호가 5볼트의 제1 전원 전압을 갖는 인터페이스 입력 단자(19)에 공급될 때 국부 전압이 공급되는 n형 벽으로 전류가 흘러 바람직하지 않게 된다.

또한, 제3도의 제1 집적회로(11)는 제1 전원 전압으로 개별적으로 동작가능한 다수의 집적회로를 포함할 수 있다. 제2 집적회로(17)은 이러한 집적회로에 공통으로 사용될 수 있다. 이러한 상황에서, 제2 집적회로(17)은 주변에 형성된 다수의 집적 회로 및 제2 집적회로(17)과 주변에 정렬된 집적회로들 사이에 삽입된 제3도 또는 제4도의 인터페이스 회로를 갖는 제1도의 반도체 칩(27)의 중심에 형성된다. 이러한 인터페이스 회로는 제2 집적회로(17)에 접속되고, 외부선에 의해 주변에 배치된 집적회로에 접속된 스위칭 회로로서 동작한다.

제1도와 관련하여 제3도를 참조하면, 반도체 집적회로 장치는 마스터 슬라이스형의 반도체 기판(27)상에 형성된 다수의 (MOS 전계 효과) 트랜지스터를 포함하는 CMOS 집적회로일 수 있다. 유사한 부분은 동일한 참조번호로 표시된다. 집적회로 장치는 제2 집적회로(17) 및 인터페이스 회로를 포함한다.

반도체 기판(27)상의 선정된 위치에는 인터페이스 입력 및 출력 단자(19 및 51), 및 3 볼트의 상한 및 하한 전압을 공급하기 위한 제2 전원의 고전압 및 저전압 단부 및 제2 전원 전압의 접지에 접속하기 위해 제1 및 제2 단자가 형성된다. 인터페이스 입력 단자(19)는 5 볼트계의 제1 회로 출력 신호가 공급될 제1 집적회로(11)에 접속하기 위한 것이다.

종래 기술에서 공지된 방식으로 삽입된 적어도 하나의 절연체막에 있어서, 와이어링이 제2 집적회로(17)로 트랜지스터들 중 선택된 하나의 트랜지스터를 접속하기 위해 반도체 기판(27)상에 형성된다. 다수의 반도체들 중 다른 것들은 다른 트랜지스터로서 남아 있게 된다. 다른 트랜지스터들은 p채널형 및 n채널형의 제1 및 제2 트랜지스터(43 및 45), 실질적으로 OV의 임계값을 갖는 n채널형 입력 트랜지스터(47), 및 p채널형의 제3 트랜지스터(53)을 포함한다. 이러한 트랜지스터가 다른 트랜지스터들 중에서 유용하게 사용되지 못한다면 입력 트랜지스터(47)을 부가적으로 형성할 필요가 있다.

공통으로 형성된 적어도 하나의 절연체막에 있어서, 부가적인 와이어링이 제1 과 제2 트랜지스터(43 및 45)를 제1과 제2 단자에 직렬로 접속하고, 입력 단자(19)와 제1 및 제2 트랜지스터(43 및 45)의 게이트 전극에 입력 트랜지스터(47)을 접속하고, 출력 단자(51)에 접속된 병렬 접속점과 병렬로 제1 트랜지스터(43)과 제3 트랜지스터(53)을 병렬로 접속하기 위해 반도체 기판(27)상에 형성된다. 입력 트랜지스터(47)의 게이트 전극은 제1 단자, 또는 국부 전압(VDD)의 단자에 공급하기 위해 반도체 기판(27)상에 미리 형성된 다른 단자에 접속된다. 출력 단자(51)은 인터페이스 출력 신호가 전달되는 점인, 제2 집적회로(17)의 특정 점일 수 있다.

제1도와 관련하여 제4도를 계속 참조하면, 반도체 집적회로 장치는 CMOS 집적회로 장치와 유사할 수 있다. 상술된 다른 트랜지스터들로부터, n채널형 (MOS 전계 효과) 트랜지스터는 제3 트랜지스터(55)로서 선택된다. 제3 트랜지스터(55)는 다수의 유사한 트랜지스터일 수 있다.

부가적인 와이어링은 제1 단자와 제2 단자 사이에서 직렬로 연속적으로 제1 내지 제3 트랜지스터(43, 45 및 55)가 접속되고, 입력 단자(19)와 제1 내지 제3 트랜지스터(43, 45 및 55)의 게이트 전극에 입력 트랜지스터(47)을 접속하고, 제1과 제2 트랜지스터(43 및 45)의 직렬 접속점에 출력 단자(51)을 접속시키기 위해 사용된다. 제3 트랜지스터(55)는 제3 트랜지스터(55)로서 집합적으로 사용되는 경우 직렬로 접속된다.

Claims

제2 전원 전압보다 높은 제1 전원 전압으로 동작가능한 제1 반도체 집적회로에 접속되고, 상한 및 하한 전압을 갖는 상기 제2 전원 전압으로 동작가능한 제2 반도체 집적회로, 및 상기 제1 반도체 집적회로 및 상기 제2 반도체 집적회로에 접속된 입력 및 출력 단자를 갖는 인터페이스 회로를 포함하는 반도체 집적회로 장치에 있어서, 상기 인터페이스 회로가

직렬로 접속되고, 상기 상한 전압과 상기 하한 전압이 공급되는 제1 및 제2 MOS 전계 효과 트랜지스터:

상기 입력 단자와, 상기 제1 및 제2 MOS 전계 효과 트랜지스터의 게이트 전극 사이에 접속되고, 상기 상한 전압 이하의 국부 전압이 공급되는 게이트를 갖는 n채널형 MOS 전계 효과 트랜지스터; 및

상기 제1 MOS 전계 효과 트랜지스터의 채널형을 갖고 있고, 상기 제1 MOS 전계 효과 트랜지스터 및 상기 출력 단자에 병렬로 접속된 제3 MOS 전계 효과 트랜지스터

를 포함하는 것을 특징으로 하는 반도체 집적회로 장치.
제1항에 있어서, 상기 국부 전압이 상기 상한 전압과 동일한 것을 특징으로 하는 반도체 집적회로 장치.
제1항에 있어서, 상기 제2 전원 전압은 상기 제1 전원 전압의 1/2 이상이고, 상기 국부 전압은 상기 제1 전원 전압의 1/2 이상인 것을 특징으로 하는 반도체 집적회로 장치.
제1항에 있어서, 상기 제1 및 제3 MOS 전계 효과 트랜지스터가 p채널형으로 이루어진 것을 특징으로 하는 반도체 집적회로 장치.
제4항에 있어서, 상기 제1 및 제2 전원 전압이 5볼트 및 3 볼트인 것을 특징으로 하는 반도체 집적회로 장치.
제2 전원 전압보다 높은 제1 전원 전압으로 동작가능한 제1 반도체 집적회로에 접속되고, 상한 및 하한 전압을 갖는 상기 제2 전원 전압으로 동작가능한 제2 반도체 집적회로, 및 상기 제1 반도체 집적회로 및 상기 제1 반도체 집적회로 및 상기 제2 반도체 집적회로에 접속된 입력 및 출력 단자를 갖는 인터페이스 회로를 포함하는 반도체 집적회로 장치에 있어서, 상기 인터페이스 회로가

제1 MOS 전계 효과 트랜지스터에는 상기 상한 전압이 공급되고, 그 직렬 접속점이 상기 출력 단자에 접속되어 있고, 서로 직렬로 접속된 제1 및 제2 MOS 전계 효과 트랜지스터;

상기 입력 단자, 및 상기 제1 및 제2 MOS 전계 효과 트랜지스터의 게이트 전극에 접속되고, 상기 상한 전압 이하의 국부 전압이 공급되는 게이트 전극을 갖는 n채널형 MOS 전계 효과 트랜지스터; 및

상기 제2 MOS 전계 효과 트랜지스터에 직렬로 접속되고, 상기 하한 전압이 공급되는 상기 제2 MOS 전계 효과 트랜지스터의 채널형을 갖는 제3 MOS 전계 효과 트랜지스터

를 포함하는 것을 특징으로 하는 반도체 집적회로 장치.
제6항에 있어서, 상기 국부 전압은 상기 상한 전압과 동일한 것을 특징으로 하는 반도체 집적회로 장치.
제6항에 있어서, 상기 제2 전원 전압은 상기 제1 전원 전압의 1/2 이상이고, 상기 국부 전압은 상기 제1 전원 전압의 1/2이상인 것을 특징으로 하는 반도체 집적회로 장치.
제6항에 있어서, 상기 제2 및 상기 제3 MOS 전계 효과 트랜지스터는 n채널형으로 이루어진 것을 특징으로 하는 반도체 집적회로 장치.
제9항에 있어서, 상기 제1 및 제2 전원 전압은 5볼트 및 3볼트인 것을 특징으로 하는 반도체 집적회로 장치.
반도체 칩상의 다수의 MOS 전계 효과 트랜지스터, 제2 전원 전압보다 높은 제1 전원 전압으로 동작가능한 제1 반도체 집적회로에 접속된 입력 단자를 갖는 상기 반도체 칩상의 입력 및 출력 단자, 제2 전원 전압의 상한 전압 및 하한 전압이 공급되는 상기 반도체 칩상의 제1 및 제2 단자, 및 상기 출력 단자에 그리고 상기 제1 단자와 제2 단자 사이에 접속된 제1 반도체 집적회로를 형성하고, 상기 MOS 전계 효과 트랜지스터 중의 다른 MOS 전계 효과 트랜지스터들을 남겨 놓기 위해 상기 MOS 전계 효과 트랜지스터들 중 선택된 MOS 전계 효과 트랜지스터를 접속하기 위한 상기 반도체 칩상의 와이어링을 포함하는 반도체 집적회로 장치에 있어서,

상기 MOS 전계 효과 트랜지스터들 중 선택되지 않은 상기 다른 MOS 전계 효과 트랜지스터들은 p형 및 n형의 제1 및 제2 MOS 전계 효과 트랜지스터, 상기 n채널형을 가지며 실질적으로 0볼트의 임계값을 갖는 입력 MOS 전계 효과 트랜지스터 및 상기 p채널형의 제3 MOS 전계 효과 트랜지스터를 포함하고;

상기 반도체 집적회로 장치가 상기 제1과 제2 단자 사이에서 직렬로 상기 제1 및 상기 제2 MOS 전계 효과 트랜지스터를 상기 반도체 칩상에 접속하기 위한 부가적인 와이어링, 상기 입력 단자와 상기 제1 및 상기 제2 MOS 전계 효과 트랜지스터의 게이트 전극 사이에 있으며, 게이트 전극에는 상기 상한 전압 이하인 국부 전압이 공급되는 상기 입력 MOS 전계 효과 트랜지스터, 및 상기 출력 단자에 접속된 병렬 접속점과 병렬인 상기 제1 및 제3 MOS 전계 효과 트랜지스터를 더 포함하는

것을 특징으로 하는 반도체 집적회로 장치.
제11항에 있어서, 상기 국부 전압은 상기 상한 전압과 동일한 것을 특징으로 하는 반도체 집적회로 장치.
제11항에 있어서, 상기 제2 전원 전압은 상기 제1 전원 전압의 1/2 이상이고, 상기 국부 전압은 상기 제1 전원 전압의 1/2 이상인 것을 특징으로 하는 반도체 집적회로 장치.
제11항에 있어서, 상기 제1 및 제2 전원 전압은 5볼트 및 3볼트인 것을 특징으로 하는 반도체 집적회로 장치.
반도체 칩상의 다수의 MOS 전계 효과 트랜지스터, 제2 전원 전압보다 높은 제1 전원 전압으로 동작가능한 제1 반도체 집적회로에 접속된 상기 입력 단자를 갖는 상기 반도체 칩상의 입력 및 출력 단자, 제2 전원 전압의 상한 전압 및 하한 전압이 공급되는 상기 반도체 칩상의 제1 및 제2 단자, 및 상기 출력 단자에 그리고 상기 제1 단자와 상기 제2 단자 사이에 접속된 제2 반도체 집적회로를 형성하고, 상기 MOS 전계 효과 트랜지스터들 중 다른 MOS 전계 효과 트랜지스터들을 남겨놓기 위해 상기 MOS 전계 효과 트랜지스터들 중 선택된 MOS 전계 효과 트랜지스터를 접속하기 위한 상기 반도체 칩상의 와이어링을 포함하는 반도체 집적회로에 있어서,

상기 MOS 전계 효과 트랜지스터들 중 선택되지 않은 상기 다른 MOS 전계 효과 트랜지스터들은 p형 및 n형의 제1 및 제2 MOS 전계 효과 트랜지스터, 상기 n채널형을 가지며 실질적으로 0볼트의 임계값을 갖는 입력 MOS 전계 효과 트랜지스터 및 상기 p채널형의 제3 MOS 전계 효과 트랜지스터를 포함하고;

상기 반도체 집적회로 장치는 상기 제1 단자와 상기 출력 단자 사이에 상기 제1 MOS 전계 효과 트랜지스터를 상기 반도체 칩상에서 접속하기 위한 부가적인 와이어링, 상기 출력 단자와 상기 제2 단자 사이에 직렬인 상기 제2 및 제3 MOS 전계 효과 트랜지스터, 및 상기 입력 단자와 상기 제1 내지 제3 MOS 전계 효과 트랜지스터의 게이트 전극 사이에 있으며, 게이트 전극에는 상기 상한 전압 이하인 국부 전압이 공급되는 상기 입력 MOS 전계 효과 트랜지스터를 더 포함하는

것을 특징으로 하는 반도체 집적회로 장치.
제15항에 있어서, 상기 국부 전압은 상기 상한 전압과 동일한 것을 특징으로 하는 반도체 집적회로 장치.
제15항에 있어서, 상기 제2 전원 전압은 상기 제1 전원 전압의 1/2 이상이고, 상기 국부 전압은 상기 제1 전원 전압의 1/2이상인 것을 특징으로 하는 반도체 집적회로 장치.
제15항에 있어서, 상기 제1 및 상기 제2 전원 전압은 5 볼트 및 3 볼트인 것을 특징으로 하는 반도체 집적회로 장치.