KR930006741B1 - 아날로그신호 입력회로 - Google Patents

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마사유키 가와사키
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

아날로그신호 입력회로
제1도는 본 발명의 1실시예를 도시한 아날로그신호 입력회로도.
제2도는 본 발명의 제1도에 대한 등가회로의 회로도.
제3도는 본 발명이 적용되지 않는 아날로그신호 입력회로를 나타낸 회로도.
제4도는 본 발명의 제3도에 대한 등가회로의 회로도.
제5도 내지 제7도는 본 발명의 다른 실시예를 나타낸 아날로그신호 입력회로의 회로도.
제8도는 제1도에 도시된 반도체회로의 단면도.
제9도는 제5도의 1실시예에 따른 반도체회로의 단면도.
제10도는 제6도의 1실시예에 따른 반도체회로의 단면도.
제11도는 SOS구조 반도체회로의 단면도.
제12도는 트윈웰(twin well)구조 반도체회로의 단면도.
제13도는 제11도 및 제12도의 1실시예에 따른 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
12 : 보호다이오드 14 : 저항
20,24,25,27,31,32,55,58,59,61,62,74,77,80,82,83,85,102,106,108,109,111,112 : N형 확산층
21,22,23,26,28,29,30,33,53,54,56,57,60,75,76,78,79,81,84,87 : P형 확산층
34,35,73,114 : N형 웰
36,37,38,39,63,64,65,66,88,89,90,91,115,116,117,118 : 게이트
40,101 : 반도체기판 (** 이하의 설명에서 /Co,/Cn 등은 각각
Figure kpo00001
을 의미함)
50 : 절연물
[산업상의 이용분야]
본 발명은 상보형 MOS 집적회로에 이용되는 아날로그신호 입력회로에 관한 것으로, 특히 아날로그-디지탈변환기(이하, A/D 변환기로 칭함)등 고정밀도가 요구되는 장치의 입력의 직전에 삽입되는 아날로그신호 입력회로에 관한 것이다.
[종래의 기술 및 그 문제점]
제3도는 종래의 A/D 변환기에서 이용되고 있는 아날로그입력의 멀티플렉스회로로서, 복수의 아날로그 입력단자(IN1~INn)중에서 선택신호(Co~Cn)에 의해 선택된 입력단자를 통해 아날로그신호를 회로내로 받아들이고, 더욱이 출력단에 접속된 부하에 공급하는 것이다.
복수의 아날로그신호 입력단자를 갖춘 A/D 변환기에는 선택되지 않은 아날로그 신호 입력단자에 전원전압보다 높은 전압, 또는 접지전압보다 낮은 전압이 입력으로 인가된 경우에도 A/D 변환기의 정밀도가 저하되어서는 물론 안된다.
그러나 제3도의 종래 회로의 경우, 비선택(非選擇)의 아날로그신호 입력단자에 상기와 같은 전압을 인가하면, 비선택 입력단자의 MOSFET 구조에 기생적으로 존재하는 바아폴라 트랜지시터가 간신히 도통되고, 이와 같이 되면 이 약도통에 의해 기생바이폴라 트랜지스터를 빠져나간 전류가 멀티플렉스회로의 출력단을 통과하여 A/D 변환기에 공급되는 아날로그신호에 오차를 발생시켜 A/D 변환기의 정밀도를 저하시킨다. 여기서, 기생적으로 존재하는 바이폴라 트랜지스터는 MOSFET의 구조상 MOSFET를 형성하면, 본의 아니게 형성되는 트랜지스터성분(p-n-p 또는 n-p-n구조)이다.
이하, 종래의 아날로그신호 입력회로의 등가회로(제4도)를 이용하여 전원전압 5V, 인가전압 ±10V가 인가된 경우를 예로들어 상세히 설명한다.
제3도에 있어서, 입력단자(IN1)에 0~5V 범위내의 아날로그신호가 공급된 상태에서 입력단자(INn)에 +10V를 인가하면, 입력단자(INn)에서 정전원(VDD)에 대한 보호다이오드를 매개로 전류가 흐르고, 입력단자(INn)의 전위가 5V에 가까워진다.
그러나, 다이오드 순방향 전압강하와 전류(IBPI)경로의 기생저항에 따른 전압강하가 존재하기 때문에 입력단자(INn)의 레벨은 5V보다도, 예컨데 0.5~0.6V정도 높아지게 되고, 이와 같이 되면 기생적으로 존재하는 베이스전류가 5V로 고정된 바이폴라 트랜지스트(PNP1)가 약도통상태로 되어 입력보호저항 및 약도통 트랜지스터(PNP1)의 에미터·콜렉터경로를 매개로 출력단으로 전류(Icp1)가 흘러 들어간다. 이로 인해 입력단자(IN1)로 입력되어 출력단측으로 흐르는 아날로그신호에 전류(Icp1) 값 만큼의 오차가 발생한다.
또한, 입력단자(INn)에 -10V를 인가하는 경우, 입력단자(INn)의 전위가 기생바이폴라 트랜지스터(NPN1)의 베이스-에미터 드레숄드전압(VBE; Si Tr의 경우 0.5~0.6V정도)에 상당하는 값만큼 낮은 전위로 되면, 이 기생바이폴라 트랜지스터(NPN1)는 약도통상태가 되고, 이와 같이 되면 이 약도통트랜지스터(NPN1)의 에미터·콜렉터경로를 매개로 출력단의 아날로그신호의 정전위에 대응한 전류(ICN1)가 입력단(INn)으로 유출되어 멀티플렉스회로 출력단에 있어서 아날로그신호의 전위가 변동한다는 문제점이 있다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 비선택입력노드에 큰 레벨의 신호가 입력된 경우, 이 비선택입력노드에 연결된 기생바이폴라 트랜지스터구조가 오도통됨으로써 본래의 선택입력노드에 인가되는 아날로그신호의 신호정밀도가 저하되는 것을 방지할 수 있도록 된 아날로그신호 입력회로를 제공함에 그 목적이 있다.
[발명의 구성 및 작용]
상기 목적을 달성하기 위한 본 발명의 아날로그신호 입력회로는, 복수의 입력단자(IN1~INn) 각각과 출력노드(e)의 사이에 제1도전형 예컨대 복수의 P형 직렬 MOS트랜지스터(PMOS5,PMOS6)와, 제2전도형 예컨대 복수의 N형 직렬 MOS트랜지스터(NMOS5,NMOS6)가 설치되어 있고, P형 직렬 MOS트랜지스터(PMOS5,PMOS6) 각각의 게이트에는 제1제어신호(/Cn)가 인가되며, P형 직렬 MOS트랜지스터(PMOS5,PMOS6) 각각의 기판에는 제1소정전위(VDD), 예컨대 +5V가 인가된다.
상기 N형 직렬 MOS트랜지스터(NMOS5,NMOS6) 각각의 게이트에는 상기 제1제어신호(/Cn)와 역상인 제2제어신호(Cn)가 인가되고, 또 N형 직렬 MOS트랜지스터(NMOS5,NMOS6)의 한쪽 MOS트랜지스터(NMOS5)의 기판에는 상기 입력단자(INn)에 연결된 신호회로가 접속되며, N형 직렬 MOS트랜지스터(NMOS5,NMOS6)의 다른쪽 MOS트랜지스터(NMOS6)의 기판은 상기 출력노드(e)에 연결된 신호회로에 접속된다.
상기 구성은, 예컨대 1번째의 입력단자(IN1)가 선택되면서 N번째의 입력단자(INn)가 선택되지 않도록 상기 제1 및 제2제어신호(/Co,Co ; /Cn,Cn)의 신호레벨이 설정되어 있는 경우, 다음과 같이 기능한다.
(1) 비선택의 N번째 입력단자(INn)에 상기 제1소정전위(VDD=+5V)를 훨씬 초과하는 정(正)의 큰 레벨(예컨데 +10V)이 인가된 경우 ; 이 경우 N번째 입력단자(INn)측의 PMOS트랜지스터(PMOS5)에 부수되는 입력측 기생 PNP트랜지스터(PNP2)의 에미터전위가 그 베이스전위(VDD=+5)보다도 높아지게 되어 입력측 기생 PNP트랜지스터(PNP2)의 에미터·콜렉터경로가 도통가능 상태로 된다. 여기서, 입력측 기생 PNP트랜지스터(PNP2)의 베이스접지 전류이득(α)은 바이폴라 트랜지스터 그 자체의 형성을 목적으로 하여 제조된 경우의 전류이득(α ; 통상 0.9이상) 보다도 상당히 작다는(0.5~0.6정도) 것에 주목해야 한다.
즉, N번째 입력측 기생 PNP트랜지스터(PNP2)를 빠져나가 N번째 출력노드(e)측의 PMOS트랜지스터(PMOS6)의 에미터측으로 보내지는 누설전류가 0.5~0.6배 정도로 감소된다. 이 감소된 누설전류는 N번째 츨력노드(e)측의 PMOS트랜지스터(PMOS6)에 부수되는 출력측 기생 PNP트랜지스터(PNP3)의 작은 전류이득(α ; 0.5~0.6정도)에 의해 더욱 감소된다(합계 0.25~0.36배 정도). 결과적으로, 직렬로 구성된 입력측·출력측 PNP트랜지스터(PNP2,PNP3) 전체로서의 에미터·콜렉터경로에 대한 도통정도가 대단히 약한것으로 된다.
한편, 「N형 직렬 MOS트랜지스터(NMOS5,NMOS6)의 한쪽 MOS트랜지스터(NMOS5)의 기판이 상기 입력단자(INn)에 연결된 신호회로에 접속된다」라는 것으로부터 상기 한쪽 MOS트랜지스터(NMOS5)에 기생하는 NPN바이폴라 트랜지스터(NPN2)는 애노드가 상기 입력단자(INn)에 연결된 PN접합다이오드(D2)와 등가로 된다.
또,「N형 직렬 MOS트랜지스터(NMOS5,NMOS6)의 다른쪽 MOS트랜지스터(NMOS6)의 기판이 상기 출력노드(e)에 연결된 신호회로에 접속된다」라는 것으로부터 상기 다른쪽 MOS트랜지스터(NMOS6)에 기생하는 NPN바이폴라 트랜지스터(NPN3)는 애노드가 상기 출력노드(e)에 연결된 PN접합다이오드(D3)와 등가로 된다. 그리고, 한쪽 MOS트랜지스터(NMOS5)의 한쪽 PN접합다이오드(D2)의 캐소드가 다른쪽 MOS트랜지스터(NMOS6)의 다른쪽 PN접합다이오드(D3)의 캐소드에 접속된다.
이와 같이 한쪽 PN다이오드(D2)의 도통방향과 다른쪽 PN접합다이오드(D3)의 도통방향이 서로 반대로 되어 직렬접속되므로 상기 입력단자(INn)가 상기 출력노드(e)보다도 고전위일때에는 상기 다른쪽 PN접합다이오드(D3)가 역바이어스되어 비도통상태로 되고, 상기 입력단자(INn)가 상기 출력노드(e)보다도 저전위일때에는 상기 한쪽 PN접합다이오드(D2)가 역바이어스되어 비도통상태로 된다. 따라서, 직렬접속된 입력측·출력측 NPN트랜지스터(NPN2,NPN3)의 에미터·콜렉터경로가 상기 입력단자(INn)와 상기 출력노드(e)의 전위의 대소관계에 관계없이 항상 비도통상태로 된다.
즉, 비선택의 N번째 입력단자(INn)에 상기 제1소정전위(VDD=+5)를 훨씬 초과하는 정의 큰 레벨(예컨대, +10V)이 인가되어도, 이와 같이 큰 레벨입력에 기인하는 전류가 직렬 PNP트랜지스터(PNP2,PNP3)에서 누설되어 출력노드(e)측에 유입되는 양은 본원 발명의 구성에 의해 대폭적으로 감소된다. 또한, 상기 큰 레벨입력에 기인하는 전류가 직렬 NPN트랜지스터(NPN2,NPN3)에서 누설되어 출력노드(e)측에 유입되지 않는다. 따라서, 이와 같은 누설전류에 따른 출력노드(e)측 아날로그신호의 정밀도의 저하가 효과적으로 방지된다.
(2) 비선택의 N번째 입력단자(INn)에 제2소정전위, 예컨대 접지전위(0V)를 밑도는 부레벨(예컨대, -10V)이 인가된 경우 ; 이 경우, N번째 입력단자(INn)측의 PMOS트랜지스터(PMOS5)에 부수되는 입력측 기생 PNP트랜지스터(PNP2)의 에미터전위는 그 베이스전위(VDD=+5)보다 낮아지게 되고, 입력측 기생 PNP트랜지스터(PNP2)의 에미터·콜렉터경로는 도통되지 않는다. 결과적으로 직렬로 되어 있는 입력측·출력측 PNP트랜지스터(PNP2,PNP3) 전체로서의 에미터·콜렉터경로가 비도통상태로 된다.
한편, 직렬접속된 입력측·출력측 PNP트랜지스터(PNP2,PNP3)의 에미터·콜렉터경로에 대해서는 상기한 바와 같이 상기 입력단자(INn)와 상기 출력노드(e)의 전위의 대소관계에 관계없이 항상 비도통상태로 된다.
즉, 비선택의 N번째 입력단자(INn)에 제2소정전위(접지전위 0V)를 밑도는 부레벨(예컨대, -10V)이 인가되어도 이 부레벨입력에 기인하는 전류가 직렬 PNP트랜지스터(PNP2,PNP3) 또는 직렬 PNP트랜지스터(PNP2,PNP3)를 빠져나가 출력노드(e)측으로 유입되지 않음에 따라 이와 같은 전류에 의해 출력노드(e)측의 아날로그신호의 정밀도의 저하가 발생하지 않게 된다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
제1도는 본 발명을 CMOS P웰 프로세스로 실시한 아날로그입력회로의 회로도이고, 제2도는 상기 제1도의 등가회로와 기생바이폴라 트랜지스터를 나타낸 회로도이다. 여기서, 입력단자(IN1~INn)는 보호다이오드(12)를 매개로 각각 소정 전위에 접속된다. 또한, 저항(14)을 매개로 게이트에 제어신호(/Co~/Cn)가 공급되는 P형 반도체FET(PMOS3,PMOS4)의 소오스·드레인 사이가 직렬로 접속되고, 그 단부가 출력노드(e)에 접속된다. 한편, 마찬가지로 입력단자(IN1~INn)에 접속되면서 제어신호(/Co~/Cn)의 역상 제어신호(Co~Cn)가 게이트에 공급되는 N형 반도체 FET(NMOS3,NMOS4)의 소오스·드레인 사이도 마찬가지로 직렬로 접속되고, 그 단부 역시 출력노드(e)에 접속된다.
제8도는 상기 제1도의 회로를 실시한 반도체회로의 단면도를 나타낸 것으로, 처음에 N형 기판(40)의 모든 정해진 위치에 P형 웰(34,35)을 형성하고, 다시 N형 기판(40)상에 N형 확산층(20) 및 P형 확산층(21,22,23)과, P형 확산층(21,22)사이의 상부에 게이트단자(36)를 설치함으로써 P형 MOSFET(PMOS3)가 형성된다. 또한, P형 웰(34)상에 N형 확산층(24,25)과 N형 확산층(24,25) 사이의 상부에 게이트단자(37) 및 웰(34)내에 P형 확산층(26)을 설치함으로써 N형 MOSFET(NMOS3)가 형성된다. 또, N형 기판(40)상에 N형 확산층(27)과 P형 확산층(28,29) 및 그 사이의 상부에 게이트단자(38)를 설치하여 P형 MOSFET(PMOS4)를 형성한다. 그리고, P형 웰(35)의 상부에 P형 확산층(30)과 N형 확산층(31,32) 및 이 N형 확산층(31,32) 사이의 상부에 게이트단자(39)를 설치하고, 다시 P형 확산층(33)을 설치함으로써 N형 MOSFET(NMOS4)가 형성된다. 여기서, 각각의 확산층은 제1도의 회도와 같은 접속을 갖도록 기판상의 배선에 의해 접속되어 있다.
지금, 선택된 아날로그신호 입력단자(IN1)에 0~5V 범위의 아날로그신호가 입력되고, 선택되지 않은 입력단자(INn)에 +10V가 인가된 경우를 고려한다. 이때 b점의 전위는 제4도에 도시된 종래 예의 등가회로의 a점의 전위와 동일하기 때문에 바이폴라 트랜지스터(PNP2)의 베이스전류(IBP2)는 종래의 바이폴라 트랜지스터(PNP1)의 베이스전류(IBP1)와 동일하다고 간주되고, 콜렉터전류(ICP2)도 콜렉터전류(ICP1)와 동일하다. 여기서, 상기 콜렉터전류(ICP2)는 바이폴라 트랜지스터(PNP3)의 베이스전류(IBP3)와 콜렉터전류(ICP3)로 되어 흐른다.(ICP2=IBP3+ICP3)
여기서 주목해야 할 것은 바이폴라 트랜지스터(PNP2,PNP3)가 MOSFET를 구성할 경우에 발생하는 기생래태랄트랜지스터(寄生 lateral transistor)라는 점이다.
이 기생래터랄트랜지스터는 그 전류이득[α{베이스전류(IB)/에미터전류(IE)}]가 약 0.5~0.6정도이다. 따라서, 바이폴라트랜지스터(PNP1,PNP2,PNP3)의 전류이득을 각각 0.6으로 하면, 기생바이폴라 트랜지스터(PNP2,PNP3)를 직렬로 접속함으로써 입력단자(INn)로부터 아날로그신호로 유입되는 전류를 종래의 0.6배로 감소시킬 수 있게 되어 아날로그신호의 오차를 감소시킬 수 있게 된다.
더욱이, 기생바이폴라 트랜지스터(NPN2 및 NPN3)는 기생바이폴라 트랜지스터(NPN3)가 다이오드접속되어 역바이어스되므로 이를 통해 입력단자로부터 전류가 유입되지 못하고, 이 때문에 기생바이폴라 트랜지스터에 의해 아날로그신호가 오차를 발생하는 일은 없어진다.
다음에, 입력단자(INn)에 -10V가 인가된 경우에는 기생바이폴라 트랜지스터(NPN2,NPN2)가 모두 역방향바이어스로 되어 전류가 흐르지 않게 되어 아날로그신호는 오차를 발생하지 않는다.
제5도 내지 제7도 및 제9도는 본 발명의 다른 실시예로서, 제1도의 점선으로 둘러싸인 부분의 회로만을 도시한 것이다.
제5도는 본 발명의 다른 실시예이고, 제9도는 상기 반도체회로의 단면도를 도시한 것이다.
제9도에 대한 구조를 설명하면, N형 반도체기판(101)의 상부에 P형 웰(114)을 형성하고, 또 반도체기판(101)의 상부에 N형 확산층(102)이 형성되어 정전원단(VDD)과 배선된다. 그리고, P형 확산층(103,104,105)을 설치하고, 각 P형 확산층(103,104,105) 사이의 윗쪽에 게이트(115,116)를 설치하며, 또 N형 확산층(106)을 설치한다. 이와 같이 하여 P형 MOSFET(PMOS7,PMOS8)를 형성한다. 더욱이, 상기 P형 웰(114)상에 P형 확산층(107) 및 이 P형 확산층(107)의 횡방향으로 P형 확산층(107)에 접촉되지 않고서 N형 확산층(108,109)를 설치하고, 그 사이의 윗쪽에 게이트(117)를 설치함으로써 N형 MOSFET(NMOS7)가 형성된다. 또 그 횡방향으로 P형 확산층(110)을 형성하고, 다시 그 횡방향으로 P형 확산층(110)에 접촉되지 않고서 N형 확산층(111,112)을 설치하며, N형 확산층(111,112)사이의 윗쪽에 게이트(118)를 형성함으로써 N형 MOSFET(NMOS8)가 형성된다. 그리고, 그 횡방향으로 P형 확산층(113)을 형성한다. 여기서, 상기의 확산층의 사이는 다시 제5도에 도시된 바와 같이 외부에 배선을 설치하여 결선된다.
제5도에 도시된 실시예는 제9도에 도시된 반도체회로의 단면도에서도 분명히 나타나는 바와 같이 N형 MOSFET(NMOS7,NMOS8)가 동일한 P형 월내에 인접하여 형성되어 있고, 또 P형 MOSFET(PMOS7,PMOS8)가 N형 기판의 상부에 인접하여 형성되어 있다. 제5도의 예에 따르면, N형 MOSFET(NMOS7,NMOS8)와 P형 웰전위는 동일한 전위이기 때문에 동일한 웰상에 구성할 수 있어 패턴 크기를 보다 작게 할 수 있다.
제6도는 전송게이트(transfer gate)를 직렬로 접속한 본 발명의 회로도를 나타낸 것으로, 이 경우에도 거의 상기와 같은 정도의 효과를 기대할 수 있지만, 정의 고전위를 입력으로 인가한 경우 N형 MOSFET(NMOS9)의 P형 웰과 d점간의 PN다이오드가 순방향으로 되기 때문에 제5도의 실시예보다 아날로그신호로 유입되는 전류의 양이 많아진다. 제10도는 제6도의 회로를 실제의 반도체회로로 패턴화시켜 그 단면도를 나타낸 것으로, 각 구성요소의 참조부호는 제8도와 동일하다. 즉, N형 기판(40)의 소정 위치에 P형 웰(34,35)과, P형 확산층(21,22,28,29) 및, N형 확산층(20)이 형성되어 있고, 상기 P형 웰(34)에는 N형 확산층(24,25) 및 P형 확산층(23)이 형성되어 있으며, P형 웰(35)에는 N형 확산층(31,32) 및 P형 확산층(30)이 형성되어 있다. 상기 P형 확산층(21,22)은 이 2개의 확산층 사이의 상부에 설치된 게이트단자(36)와 함께 P형 MOSFET(9)를 구성하고, N형 확산층(24,25)은 이 2개의 확산층 사이의 상부에 설치된 게이트단자(37)와 함께 N형 MOSFET(9)를 구성한다. 그리고, 상기 P형 확산층(28,29)은 이 2개의 확산층의 사이의 상부에 설치된 게이트단자(38)와 더불어 P형 MOSFET(10)를 구성하고, N형 확산층(31,32)은 이 2개의 확산층의 사이의 상부에 설치된 게이트단자(39)와 함께 N형 MOSFET(10)를 구성한다. 또, 각각의 확산층은 제6도에 도시된 회로도에 나타낸 바와 같이 기판상의 배선에 의해 접속되어 있다.
제7도는 상기 제1도의 실시예에서 b점 및 c점 에 p채널 N채널 MOSFET가 접속된 회로를 도시한 것으로, 입력단자에서 전원단자로 흐르는 전류경로를 많게 하고, 입력단자와 전원단자 사이의 임피던스를 낮게하여 아날로그신호로 유입되는 전류의 양을 적게 한 것이다. 또, FET 구조를 형성함으로써 기생바이폴라트랜지스터의 베이스폭을 작게 할 수 있어 임피던스를 보다 낮게 할 수 있게 된다. 여기서, N채널 MOSFET는 입력단자에 N채널 드레인의 항복전압을 초과하는 고전압이 인가된 경우에도 전류가 흐를 수 있도록 하기 위해 설치된 것이다.
제13도는 P형 웰과 N형 웰을 전기적으로 독립시켜 설치한 경우의 본 발명에 대한 회로도를 나타낸 것이고, 제11도 및 제12도는 상기 제13도를 실제 반도체회로로 패턴화시켜 그 단면도를 도시한 것이다. 여기서, 절연물(50)의 상부에 N형 웰과, 이 N형 웰과는 전기적으로 독립된 P형 웰을 절연물(50)의 상부에 설치한다. 그리고, 상기 N형 웰의 상부에 P형 확산층(53,54)을 설치하고, 그 사이의 상부에 게이트(63)를 설치함으로써 P형 MOSFET(PMOS11)를 형성한다. 다시 N형 확산층(55)을 설치하고, P형 확산층(56,57)을 설치하며, 이 P형 확산층(56,57)사이의 상부에 게이트(64)를 설치함으로써 P형 MOSFET(PMOS12)를 형성한다. 그리고, P형 웰의 상부에 N형 확산층(58,59)을 설치하고, 그 사이의 상부에 게이트(65)를 설치하여 N형 MOSFET(NMOS11)를 형성한다. 또, P형 확산층을 설치하고, N형 확산층(61,62)을 설치하며, 이 N형 확산층(61,62)사이의 상부에 게이트(66)를 설치함으로써 N형 MOSFET(PMOS12)를 형성한다. 또한, 각각의 확산층은 제13도에 도시된 바와 같이 외부배선으로 결선된다.
또한, 제12도는 마찬가지의 회로구성을 다음과 같이 형성한 것으로, 즉 N형 반도체층(71)상에 N형 웰(72) 및 P형 웰(73)을 형성하고, 이 N형 웰(72)상에 N형 확산층(74) 및 P형 확산층(75,76)을 설치하며, 이 P형 확산층(75,76)사이의 상부에 게이트(88)을 설치함으로써 P형 MOSFET(PMOS11)가 형성된다. 또한, N형 확산층(77) 및 P형 확산층(78,79)을 설치하고, 이 P형 확산층(78,79)사이의 상부에 게이트(89)를 설치하며, 여기에 다시 N형 확산층(80)을 설치함으로써 P형 MOSFET(PMOS12)가 형성된다.
또, P형 웰(73)의 상부에 P형 확산층(81), N형 확산층(82,83)를 설치하고, 이 N형 확산층(82,83)의 상부에 게이트(90)를 설치함으로써 N형 MOSFET(NMOS11)가 형성된다. 또한, P형 확산층(84)과 N형 확산층(85,86)을 설치하고, 이 N형 확산층(85,86)의 상부에 게이트(91)를 설치하며, 또 P형 확산층(87)을 형성함으로써 N형 MOSFET(PMOS12)가 형성된다.
이상과 같이 CMOS P채널프로세스 경우에 대한 실시예의 일부를 소개하였지만, N채널프로세스의 경우에도 마찬가지로 고려할 수 있음은 물론이다.
또한, 웰전위의 접속방법이나 입력단자와 전원사이의 임피던스를 낮춘 MOSFET의 접속방법을 조합하여 다른 실시예를 구성할 수 있다.
한편, 본원 청구범위의 각 구성요소에 병기된 도면 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 따른 아날로그신호 입력회로는, N채널 MOSFET(NMOS5,NMOS6)의 웰과 각 FET의 드레인전극간의 PN접합이 서로 역방향으로 접속되어 있기 때문에 입력단자에 접지전위보다 낮은 부의 전압이 인가된 경우 비선택입력단자 사이와 아날로그신호 사이의 전류경로내에는 어느 쪽이든 P-N접합 다이오드의 역바이어스상태가 존재하므로 아날로그신호는 오차를 발생하지 않는다.
한편, 정전위보다 고전압의 전압이 인가된 경우에도 N채널 MOSFET의 기생바이폴라 NPN트랜지스터는 어느쪽이 한쪽에서 전류를 차단하지만, P채널 MOSFET의 기생바이폴라 PNP트랜지스터에는 전류가 흐른다. 그러나, 이 기생바이폴라 트랜지스터는 래터랄트랜지스터이므로 그 전류이득 α(콜렉터전류/에미터전류)이 0.5~0.6정도 밖에 되지 않는다.
이와 같은 PNP트랜지스터가 복수단으로 직렬접속되면(P채널 MOSFET가 직렬로 접속된 것과 등가이다), 아날로그신호로 유입되는 전류 Ia는 Ia=Iε·αn으로부터 A/D변환기에 정밀도 저하를 발생시키지 않을 정도의 미소전류로 조절할 수 있고, 따라서 A/D변환기의 정밀도가 저하되지 않는 아날로그신호 입력회로를 제공할 수 있게 된다.
또한, 제7도에 도시된 실시예와 같이 MOSFET를 설치함으로써 입력단자와 전원단자 사이의 임피던스가 저하된 기생바이폴라 PNP트랜지스터(PNP2)로 유입되는 에미터전류를 감소시킬 수 있기 때문에 P채널 MOSFET의 직렬단수(直列段數)가 적어지고, 아날로그입력의 샘플홀드(sample hold)시간을 단축할 수 있다.

Claims (18)

  1. 2이상의 입력단자(IN1~INn)와 ; 출력노드(e) ; 상기 입력단자(IN1~INn)와 상기 출력노드(e)간에 설치되고, 게이트단자에 제1제어신호(/Co~/Cn)가 입력되며, 그 기판이 정전위전원단(VDD)에 접속되면서 소오드·드레인 사이가 직렬로 접속된 복수의 P형 제1MOSFET(PMOS3,PMOS4,…및 ; 상기 입력단자(IN1~INn)와 상기 출력노드(e)간에 설치되고, 게이트단자에 제2제어신호(Co~Cn)가 입력되며, 각각의 FET구조에 기생하는 바이폴라 트랜지스터의 도전방향이 상호 역방향인 PN접합구조를 갖추고서 소오스·드레인간이 직렬로 접속된 복수의 N형 제2MOSFET(NMOS3,NMOS4,…)를 구비하여 구성된 것을 특징으로 하는 아날로그신호 입력회로.
  2. 제1항에 있어서, 상기 제2제어신호(Co~Cn)가 상기 제1제어신호(/Co~/Cn)와 역상인 것을 특징으로 하는 아날로그신호 입력회로.
  3. 제1항에 있어서, 상기 제1제어신호(/Co~/Cn) 및 상기 제2제어신호(Co~Cn)가 복수의(IN1~INn)의 범위내에서 1개의 입력단자를 선택하는 것을 특징으로 하는 아날로그신호 입력회로.
  4. 제1항에 있어서, 상기 입력단자(IN1~INn)와 상기 제1MOSFET(PMOS3,PMOS4,…)의 사이에 저항이 더 설치된 것을 특징으로 하는 아날로그신호 입력회로.
  5. 제1항에 있어서, 상기 입력단자(IN1~INn)와 상기 제2MOSFET(NMOS3,NMOS4,…)의 사이에 저항이 더 설치된 것을 특징으로 하는 아날로그신호 입력회로.
  6. 제1항에 있어서, 상기 입력단자(IN1~INn)와 상기 정전위전원단(VDD) 사이에 보호다이오드(12)가 더 삽입된 것을 특징으로 하는 아날로그신호 입력회로.
  7. 제1항에 있어서, 상기 입력단자(IN1~INn)와 접지전위단(GND) 사이에 보호다이오드(12)가 더 삽입된 것을 특징으로 하는 아날로그신호 입력회로.
  8. 제1항에 있어서, 상기 복수의 제2MOSFET(NMOS3,NMOS4,…)중 상기 입력단자(IN1~INn)에 접속되어 있는 전류로를 갖춘 MOSFET(NMOS3)의 기판이 상기 입력단자(IN~INn)에 접속되고, 상기 출력노드(e)에 접속되어 있는 전류로를 갖춘 MOSFET(NMOS4)의 기판이 상기 출력노드(e)에 접속되어 있는 것을 특징으로 하는 아날로그신호 입력회로.
  9. 제8항에 있어서, 상기 복수의 제1MOSFET(PMOS3,PMOS4) 각각의 전류로의 결속점이 상기 복수의 제2MOSFET(NMOS3,NMOS4) 각각의 전류로의 결속점과 접속된 것을 특징으로 하는 아날로그신호 입력회로.
  10. 제1항에 있어서, 상기 복수의 제2MOSFET(NMOS3,NMOS4,…)중 상기 입력단자(IN1~INn)에 접속되어 있는 전류로를 갖춘 MOSFET(NMOS3)의 기판이 상기 출력노드(e)에 접속되어 있는 전류로를 갖춘 MOSFET(NMOS4)의 기판에 접속되어 있는 것을 특징으로 하는 아날로그신호 입력회로.
  11. 2 이상의 입력단자(IN1~INn)와 ; 출력노드(e) ; 상기 입력단자(IN1~INn)와 상기 출력노드(e)간에 설치되고, 게이트단자에 제1제어신호(/Co~/Cn)가 입력되며, 소오스·드레인 간이 직렬로 접속되면서 각각의 MOSFET의 기판이 상호 접속된 복수의 P형 제1MOSFET(PMOS11,PMOS12,…) 및 ; 상기 입력단자(IN1~INn)와 상기 출력노드(e)의 간에 설치되고, 게이트단자에 제2제어신호(Co~Cn)가 입력되며, 각각의 MOSFET구조의 도전방향이 서로 역방향인 PN접합을 갖추면서 소오스·드레인 사이가 직렬접속됨과 더불어 각각의 MOSFET의 기판이 상호 접속된 복수의 N형 제2MOSFET(NMOS11,NMOS12,…)를 구비하여 구성된 아날로그신호 입력회로.
  12. 제11항에 있어서, 상기 제1MOSFET(PMOS11,PMOS12,…)가 N형 웰(51)상에 형성되고, 상기 제2MOSFET(NMOS11,NMOS12,…)가 상기 N형 웰(51)과 전기적으로 독립된 P형 웰(52)상에 형성되어 있는 것을 특징으로 하는 아날로그신호 입력회로.
  13. 2 이상의 입력단자(IN1~INn)와 ; 출력노드(e) ; 상기 입력단자(IN1~INn)와 상기 출력노드(e)간에 설치되고, 그 게이트단자에 제1제어신호(/Co~/Cn)가 입력되며, 소오스·드레인 사이가 직렬접속되면서 각각의 FET의 기판이 상호 접속되어 있는 복수의 P형 제1MOSFET(PMOS11,PMOS12,…) 및 ; 상기 입력단자(IN1~INn)와 출력노드(e)간에 설치되고, 게이트단자에 제2제어신호(Co~Cn)가 입력되며, 각각의 FET구조의 도통방향이 서로 역방향인 PN접합을 갖추고서 소오스·드레인 사이가 직렬접속되어 각각의 FET의 기판이 상호 접속되어 있는 복수의 N형 제2MOSFET(NMOS11,NMOS12,…)를 구비하여 구성된 것을 특징으로 하는 아날로그신호 입력회로.
  14. 제13항에 있어서, 상기 제1MOSFET(PMOS11,PMOS12,…)가 N형 웰(51)위에 형성되고, 상기 제2MOSFET(NMOS11,NMOS12,…)가 상기 N형 웰(51)과 전기적으로 독립된 P형 웰(52)상에 형성되어 있는 것을 특징으로 하는 아날로그신호 입력회로.
  15. 복수의 입력단자(IN1~INn)와 출력노드(e)를 갖춘 아날로그신호 입력회로에 있어서, 상기 복수의 입력단자(IN1~INn) 각각과 상기 출력노드(e)간에 삽입된 복수의 제1도전형 직렬 MOS트랜지스터(PMOS5,PMOS6)와 ; 상기 복수의 입력단자(IN1~INn) 각각과 상기 출력노드(e) 간에 삽입되면서 한쪽 MOS트랜지스터(NMOS5)의 기판이 상기 입력단자(IN1~INn)에 연결된 신호회로에 접속되고, 상기 제2도전형 직렬 MOS트랜지스터(NMOS5,NMOS6)의 다른 쪽 MOS트랜지스터(NMOS6)의 기판이 상기 출력노드(e)에 연결된 신호회로에 접속된 것을 특징으로 하는 아날로그신호 입력회로.
  16. 제15항에 있어서, 상기 제1도전형 직렬 MOS트랜지스터(PMOS5,PMOS6) 각각의 게이트에 제1제어신호(/Cn)가 인가되고, 상기 제1도전형 직렬 MOS트랜지스터(PMOS5,PMOS6) 각각의 기판에는 제1소정전위(VDD)가 인가되는 것을 특징으로 하는 아날로그신호 입력회로.
  17. 제16항에 있어서, 상기 제2도전형 MOS트랜지스터(NMOS5,NMOS6) 각각의 게이트에는 상기 제1제어신호(/Cn)와 그 역상인 제2제어신호(Cn)가 인가되는 것을 특징으로 하는 아날로그신호 입력회로.
  18. 제15항에 있어서, 상기 제2도전형 직렬 MOS트랜지스터(NMOS5,NMOS6)의 한쪽 MOS트랜지스터(NMOS5)의 기판이 상기 입력단자(INn)에 연결된 신호회로에 접속됨으로써 상기 한쪽 MOS트랜지스터(NMOS5)에 기생하는 NPN바이폴라 트랜지스터구조(NPN2)는, 애노드가 상기 입력단자(INn)에 연결된 PN접합다이오드(D2)와 등가로 되고 ; 상기 한쪽 MOS트랜지스터(NMOS5)의 PN접합다이오드(D2)의 캐소드가 상기 다른쪽 MOS트랜지스터(NMOS6)의 PN접합다이오드(D3)의 캐소드에 접속된 것을 특징으로하는 아날로그신호 입력회로.
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