JPS5994923A - アナログ・スイツチ回路 - Google Patents

アナログ・スイツチ回路

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JPS5994923A
JPS5994923A JP57205044A JP20504482A JPS5994923A JP S5994923 A JPS5994923 A JP S5994923A JP 57205044 A JP57205044 A JP 57205044A JP 20504482 A JP20504482 A JP 20504482A JP S5994923 A JPS5994923 A JP S5994923A
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JP
Japan
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channel
analog switch
output point
signal
change
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Pending
Application number
JP57205044A
Other languages
English (en)
Inventor
Kenji Matsuo
松尾　研二
Norishige Tanaka
田中　教成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Priority to US06/552,791 priority patent/US4599522A/en
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は相補型ＭＯ８構成のアナログ・スミ。
チ回路に関する。
〔発明の技術的背景とその問題点〕
相補型ＭＯ８を用いたアナログ・スイツチ回路は、第１
図に示すトランスミ、シ目ン・ｒ−トが基本である。図
示するトランスミ、シ冒ン・ダートにおける並列配置の
Ｐ、ＮチャネルＭＯ８トランジスタＰ１＋Ｎ１の入出力
間の抵抗を第２図に示す。図中ａはＰチャネルＭＯ８）
ランジスタＮ皿のオン抵抗、ｂはＮチャネルＭＯ８トラ
ンジスタｐｍのオン抵抗、Ｃはトランスミ、シ■ン・ｒ
−ト（アナログ・スイツチ本体）の抵抗である。この第
２図では、入力電圧ｖｆｎの全範囲にわたシス出力間の
抵抗値Ｒは等しい方が望ましい。このためＰチャネルＭ
Ｏ８）ランジスタＰ１及びＮチャネルＭＯ８？ランジス
タＮｔのチャネル幅は、それぞれの抵抗値を等しくする
ために異なる。通常のＭｏ８製造工程では、Ｐチャネル
ＭＯ８）ランジスタのチャネル幅は、ＮチャネルＭＯＳ
トランジスタのそれに比べ２倍程度必要とされる。この
ため第１図に示す出力点Ｏｕｔと制御信号供給端との間
のミラー容量Ｃユ。
ＣｎＩＮは大きさが異なシ、Ｃｎ１ｐはＣ０、の約２倍
である。この結果第３図に示すトランスミツシーン・ｒ
−）がオフする点でＣｒｎｐとＣＩｎＮの差分だけ、出
力点の電位は正しい値からずれる。即ち〔発明の目的〕 本発明は上記実情に鑑みてなされたもので、相補Ｍｏ８
型トランスミ、シ冒ン・ｆ−）のオフ時に、Ｐチャネル
ＭＯ８とＮチャネルＭｏ８のそれぞれのミラー容量の差
による出力電位の変化の幅を、おさえることができるア
ナログ・スミ・。
チ回路を提供しようとするものである。
〔発明の概要〕
本発明は、トランスミ、シ冒ン・ｆ−）のＰチャネルＭ
Ｏ８及びＮチャネルＭＯＢのそれぞれのミラー容量によ
り、制御信号の変化時に生じる出力点の電位の変化分を
相殺する容量を出力点に加えるもので、この出力点を入
力とするＰチャネル及びＮチャネルのＭｏＳトランジス
タを設け、そのソース、ドレインを短絡し、前記トラン
スミ、シ冒ン・？−）のＰチャネルＭＯ８Ｋ人″力する
信号をＮチャネルＭｏ８のソース、ドレインへ、Ｎチャ
ネルＭｏ８に入力する信号をＰチャネルＭＯ８のソース
、ドレインへ入力するものである。
〔発明の実施例〕
以下図面を参照して本発明の一実施例を説明する。第４
図は同実施例を示すものであるが、これは第１図のもの
と対応させた場合の例であるから、対応個所には同一符
号を付して説明を省略し、特徴とする点を説明する。本
実施例の特徴は、トランスきツシ嘗ン・ｒ−）の出力点
Ｏｕｔに、これを入力とするＰチャネルＭＯ８トランジ
スタＰ３及びＮチャネルＭｏ８　）ランジスタＮ！を設
け、これらＭｏ８　トランジスタＰ１＋Ｎ、の各ソース
、ドレイン間を短絡し、トランスミ、シ曹ン・ダートの
ＰチャネルＭＯＳトランジスタＰＩに入力する信号ｉを
ＮチャネルＭＯＳトランジスタＮ、のソース、ドレイン
へ、ＮチャネルＭｏ８　）ランジスタＮ皿に入力する信
号φをＰチャネルＭＯ８）ランジスタＰ！のソース。
ドレインへ供給するものである。但し第４図においてＣ
ｍｐ２　”ｍｐｌ　”ｍＷ＠　”ｆｎＮ３はそれぞれｒ
−トとソース或いはドレイン間のミラー容量を示してい
る。
第４図においてトランジスタＰ１ｙＰ！＋Ｎ１　、Ｎ倉
の各チャネル幅をＷｐ、、Ｗ□ＩＷＮ１１Ｗ１とする時 ５− ｗｐ、　＝　ｗ、　１／２・Ｗ、、　＝＋　ＷＮ、／２
とすると、 Ｃ，ｎ□＝Ｃ，ｎｐ３＝Ｃ，ｎｐ、／！”ｍＷ　！　＝
ＣｍＮ　Ｓ　＝ＣｍＮ　ｔ　／”となる。つまり ””ｐ　＊　十ｃｍｐ　ｍ　＝　Ｃｍｐ　１　　”・・
、　（１）ｃＩｎＮ、　−１−ｃ、、、　＝　ｃｍＮ、
　　・・・・・・（２）第３図におけるタイミングチャ
ートを考えた場合、出力点Ｏｕｔの電位の変化は （イ）■が＠Ｏ”→＠１＃の時 Ｃｏｕｔ＝ｃＬ＋Ｃ，ｎｐ１＋Ｄ、、；、　＋Ｃｍｐ、
＋Ｃ，，１＋Ｃ−，，＋Ｃ−，。
とすると ６− （ロ）　φが１１”→＠０”の時 Ｖ、＋Ｖ意 上記（１）　、　（２）式より Ｖ　１　＋Ｖ　！　＝　０ よって上記トランスミッシロン・ｒ−トの力。
トオフ時における出力の電位の変化は生じないものであ
る。
〔発明の効果〕
以上説明した如く本発明によれば、トランスミ、シロン
・ｙ−トのＰチャネルＭＯ８及びＮチャネルＭＯ８のそ
れぞれのミラー容量によシ、制御信号の変化時に生じる
出力点の電位の変化分を相殺する容量を出力点に加える
ものであるから、上記トランスミ、シ璽ン・ダートのオ
フ時、に、ＰチャネルＭＯ８とＮチャネルＭＯ８のそれ
ぞれのミラー容量の差による出力電位の変化の幅を極少
化できるアナログ・スイッチ回路が提供できるものであ
る。
【図面の簡単な説明】
第１図は従来のアナログ・スイッチ回路図、第２図は同
回路の抵抗特性図、第３図は同回路の動作を示すタイミ
ングチャート、第４図は本発明の一実施例を示す回路図
である。 Ｐ　１　　＋　Ｐ　２・・・ＰチャネルＭＯ８）ランジ
スタ、Ｎ　１　　＊　Ｎ　Ｒ・・・ＮチャネルＭＯＳト
ランジスタ、第１図 φ 第２図 ｌｈ １！３１１ｆ １４！１

Claims (2)

    【特許請求の範囲】
  1. （１）並列配置の相補型ＭＯ８ｌ−ランジスタで構成さ
    れるアナログ・スイッチ本体を有したアナログ・スイッ
    チ回路において、その少くとも出力側に、その出力を入
    力とするＰ及びＮチャネルそれぞれのＭＯＳトランジス
    タを設け、該トランジスタのソース、ドレインどうしを
    それぞれ短絡し、その接続端を前記アナログ・スイッチ
    本体を制御する信号の供給端に接続したことを特徴とす
    るアナログ・スイッチ回路。
  2. （２）前記少くとも出力側に設けられたＰ及びＮチャネ
    ルのＭＯＳトランジスタのソース、ドレイン端に供給す
    る信号は、前記Ｐチャネルに対してアナログ・スイッチ
    本体のＮチャネルを制御する信号を、前記Ｎチャネルに
    対してアナログ・スイッチ本体のＰチャネルを制御する
    信号を与えるものであることを特徴とする特許請求の範
    囲第１項に記載のアナログ・スイツチ回路。
JP57205044A 1982-11-22 1982-11-22 アナログ・スイツチ回路 Pending JPS5994923A (ja)

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DE8383111372T DE3380585D1 (en) 1982-11-22 1983-11-14 Analog switch circuit
EP83111372A EP0109642B1 (en) 1982-11-22 1983-11-14 Analog switch circuit
US06/552,791 US4599522A (en) 1982-11-22 1983-11-17 Analog switch circuit having output offset compensation circuit

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EP0109642B1 (en) 1989-09-13
DE3380585D1 (en) 1989-10-19
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