JPS58107723A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58107723A JPS58107723A JP20740681A JP20740681A JPS58107723A JP S58107723 A JPS58107723 A JP S58107723A JP 20740681 A JP20740681 A JP 20740681A JP 20740681 A JP20740681 A JP 20740681A JP S58107723 A JPS58107723 A JP S58107723A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- analog
- control signal
- signal terminal
- compensation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
- H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に関し１％にＭＯ８アナログスイ、
チに関するものである。
チに関するものである。
近年、デジタル技術の長足の進歩に伴ない、従来アナロ
グ量として情報処理されていた分野においてもアナログ
・デジタル変換器を用いて、アナログ量をデジタル量に
変換した後、デジタル処理を行う傾向が強まっている。
グ量として情報処理されていた分野においてもアナログ
・デジタル変換器を用いて、アナログ量をデジタル量に
変換した後、デジタル処理を行う傾向が強まっている。
このアナログ・デジタル変換器における変換方法として
は積分形、並列形、逐次近似形等さまざまな方法が採用
されている。とれらの方法を採用する基準としては要求
される変換精度、変換速度等から技術的に決定されるの
が一般的である。一般に、低速電、高精度に積分形、高
速度、低精度に並列形、中速度、中精度に逐次近似形が
用いられている。
は積分形、並列形、逐次近似形等さまざまな方法が採用
されている。とれらの方法を採用する基準としては要求
される変換精度、変換速度等から技術的に決定されるの
が一般的である。一般に、低速電、高精度に積分形、高
速度、低精度に並列形、中速度、中精度に逐次近似形が
用いられている。
アナログ・デジタル変換器の精度における感度の高い回
路としてサンプル・ホールド回路（８／Ｈ回路）がある
。例えば第１図の如き回路構成が考えられる。第１図に
おいてアナログ入力端子１からアナログ電圧が印加され
る。ＭＯ８）ランジスタ４はアナログスイッチとして用
いられ制御信号端子２が前記ＭＯ８）ランジスタ４のゲ
ート電極に接続されており、ＭＯ８）ランジスタ４がＮ
形のときは制御信号端子２に正の電圧を印加すれば導通
する。このとき、アナログ入力端子ｌからアナログ電圧
がホールド容量５に充放電を行う。次に、制御信号端子
２を負電圧を印加するとＭＯＳトランジスタ４は非導通
となり、アナログ電圧はホールド容量に保持され、８／
Ｈ出力端子３から出力される。
路としてサンプル・ホールド回路（８／Ｈ回路）がある
。例えば第１図の如き回路構成が考えられる。第１図に
おいてアナログ入力端子１からアナログ電圧が印加され
る。ＭＯ８）ランジスタ４はアナログスイッチとして用
いられ制御信号端子２が前記ＭＯ８）ランジスタ４のゲ
ート電極に接続されており、ＭＯ８）ランジスタ４がＮ
形のときは制御信号端子２に正の電圧を印加すれば導通
する。このとき、アナログ入力端子ｌからアナログ電圧
がホールド容量５に充放電を行う。次に、制御信号端子
２を負電圧を印加するとＭＯＳトランジスタ４は非導通
となり、アナログ電圧はホールド容量に保持され、８／
Ｈ出力端子３から出力される。
第１図の如き回路はＭＯＳ）ランジスタ４のゲート電極
とソース電極またはドレイン電極間に存在する浮遊容量
のため、制御信号が正から負に変化するときに容量結合
の過渡雑音が生じる。
とソース電極またはドレイン電極間に存在する浮遊容量
のため、制御信号が正から負に変化するときに容量結合
の過渡雑音が生じる。
この過渡雑音を補償するために従来第２図の如き回路が
用いられていた。第２図において第１図と同じ個所は同
じ番号を用いている。第１図との相異点は補償用ＭＯ８
）ランジスタ１２の追加と前記トランジスタの電極を制
御する補償信号端子１１にある。補償信号端子１１は制
御信号端子２と逆相で駆動されるものである。この逆相
信号は。
用いられていた。第２図において第１図と同じ個所は同
じ番号を用いている。第１図との相異点は補償用ＭＯ８
）ランジスタ１２の追加と前記トランジスタの電極を制
御する補償信号端子１１にある。補償信号端子１１は制
御信号端子２と逆相で駆動されるものである。この逆相
信号は。
制御信号端子２に印加される信号をインバータによって
反転すれば容易に実現できるものである。
反転すれば容易に実現できるものである。
第２図は制御信号が正から負へと変化するときに第１図
と異なる動作をする。すなわち、制御信号が正から負へ
と変化するときに補償信号が負から正へと変化し、ＭＯ
Ｓ）ランジスタ２の過渡雑音をＭＯＳトランジスタ１２
によシ補償するものである。
と異なる動作をする。すなわち、制御信号が正から負へ
と変化するときに補償信号が負から正へと変化し、ＭＯ
Ｓ）ランジスタ２の過渡雑音をＭＯＳトランジスタ１２
によシ補償するものである。
通常、補償用ＭＯ８）ランジスタ１２の寸法はアナリグ
スイッチ用ＭＯ８）ランジスタの約半分にすると補償さ
れることは公知である。
スイッチ用ＭＯ８）ランジスタの約半分にすると補償さ
れることは公知である。
この補償用ＭＯ８）ランジスタとアナログ電圧、チ用ト
ランジスタの寸法比が製造工程におけるバラツキで変動
した場合は補償が十分に行なわれず、サンプル・ホール
ド回路の誤差が生じ、アナログ・デジタル変換器におい
て精度の劣化が生じる等の欠点があった。
ランジスタの寸法比が製造工程におけるバラツキで変動
した場合は補償が十分に行なわれず、サンプル・ホール
ド回路の誤差が生じ、アナログ・デジタル変換器におい
て精度の劣化が生じる等の欠点があった。
本発明はかかる欠点を改善し、製造工程におけるバラツ
キに対し十分な安定度を得ることにより、ホールド時の
誤差が小さいアナログスイッチを提供するものである。
キに対し十分な安定度を得ることにより、ホールド時の
誤差が小さいアナログスイッチを提供するものである。
以下に本発明を図面を用いて詳細に説明する。
第３図は本発明の詳細な説明図である。第３図において
第１図および第２図と同じ個所には同じ番号を用いてい
る。
第１図および第２図と同じ個所には同じ番号を用いてい
る。
第３図は第２図におけ＝ＭｏｓＭＯＳトランジスタ１２
のソース電極および゛ドレイン′＃１１′Ｉｊｐ、が接
続されたＭＯＳ）ランジスタ２１および２２に置換され
た点にある。この構成とすることでＭＯＳ）ランジスタ
４とほぼ同じ寸法のＭＯＳ ）ランジスタ２１および２
２を使用することができる。ＭＯＳトランジスタ２１お
よび２２は直列接続されているため、等測的にＭＯＳト
ランジスタ４の約半分の寸法となっている。このため製
造工程のバラツキはＭＯＳ）ランジスタ４．２１および
２２が近接して配置されていれば同じ変動を受けること
になり、製造工程のバラツキに対し十分な安定度が得ら
れることは明らかであろう。
のソース電極および゛ドレイン′＃１１′Ｉｊｐ、が接
続されたＭＯＳ）ランジスタ２１および２２に置換され
た点にある。この構成とすることでＭＯＳ）ランジスタ
４とほぼ同じ寸法のＭＯＳ ）ランジスタ２１および２
２を使用することができる。ＭＯＳトランジスタ２１お
よび２２は直列接続されているため、等測的にＭＯＳト
ランジスタ４の約半分の寸法となっている。このため製
造工程のバラツキはＭＯＳ）ランジスタ４．２１および
２２が近接して配置されていれば同じ変動を受けること
になり、製造工程のバラツキに対し十分な安定度が得ら
れることは明らかであろう。
なお１本実施例はＮ形ＭＯ，βトランジスタを用いて説
明しであるがＰ形ＭＯ８）ランジスタを使用するときは
制御信号および補償信号の極性を逆に用いることで実現
できるととは容易に推定できるものであり、ＭＯＳ）ラ
ンジスタのＮ形およびＰ形ともに本発明は実施できるも
のである。
明しであるがＰ形ＭＯ８）ランジスタを使用するときは
制御信号および補償信号の極性を逆に用いることで実現
できるととは容易に推定できるものであり、ＭＯＳ）ラ
ンジスタのＮ形およびＰ形ともに本発明は実施できるも
のである。
以上図面を用いて詳細に説明した如く、本発明を用いれ
ばホールド時の過渡雑音による誤差のない、製造工程の
バラツキに対し十分安定な半導体装置が容易に実現可能
である。
ばホールド時の過渡雑音による誤差のない、製造工程の
バラツキに対し十分安定な半導体装置が容易に実現可能
である。
第１図および第２図は従来用いられていたアナログスイ
ッチを用いた８７Ｈ回路の説明図、第３図は本発明の詳
細な説明図をそれぞれ示す。 １・・・・・・アナログ入力端子、２・・・・・・制御
信号端子。 ３・・・・・・Ｓ／Ｈ出力端子、４，１２，２１．２２
・・・・・・Ｍ０８）ランジスタ、５・・川・ホー
ルド容量、１１・・・・・・補償信号端子。 羊／Ｔ！Ｉ 第２ 図 牟３図
ッチを用いた８７Ｈ回路の説明図、第３図は本発明の詳
細な説明図をそれぞれ示す。 １・・・・・・アナログ入力端子、２・・・・・・制御
信号端子。 ３・・・・・・Ｓ／Ｈ出力端子、４，１２，２１．２２
・・・・・・Ｍ０８）ランジスタ、５・・川・ホー
ルド容量、１１・・・・・・補償信号端子。 羊／Ｔ！Ｉ 第２ 図 牟３図
Claims (1)
- 互のソース、ドレインを接続した第１および第２のトラ
ンジスタを有し、アナログスイッチを構成する第３のト
ランジスタのソースまたはドレインに第１トランジスタ
のゲート電極を接続し第２のトランジスタのゲート電極
を、第３のトランジスタのゲート電極と逆相で駆動する
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20740681A JPS58107723A (ja) | 1981-12-22 | 1981-12-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20740681A JPS58107723A (ja) | 1981-12-22 | 1981-12-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58107723A true JPS58107723A (ja) | 1983-06-27 |
Family
ID=16539205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20740681A Pending JPS58107723A (ja) | 1981-12-22 | 1981-12-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58107723A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0109642A2 (en) * | 1982-11-22 | 1984-05-30 | Kabushiki Kaisha Toshiba | Analog switch circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5564437A (en) * | 1978-11-08 | 1980-05-15 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor analog switch |
-
1981
- 1981-12-22 JP JP20740681A patent/JPS58107723A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5564437A (en) * | 1978-11-08 | 1980-05-15 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor analog switch |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0109642A2 (en) * | 1982-11-22 | 1984-05-30 | Kabushiki Kaisha Toshiba | Analog switch circuit |
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