JPH0693622B2 - アナログスイツチ回路 - Google Patents
アナログスイツチ回路Info
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- JPH0693622B2 JPH0693622B2 JP29053285A JP29053285A JPH0693622B2 JP H0693622 B2 JPH0693622 B2 JP H0693622B2 JP 29053285 A JP29053285 A JP 29053285A JP 29053285 A JP29053285 A JP 29053285A JP H0693622 B2 JPH0693622 B2 JP H0693622B2
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- Japan
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- level
- circuit
- timing
- timing signal
- mosfets
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Description
【発明の詳細な説明】 〔技術分野〕 本発明はアナログスイッチ、例えばCMOSスイッチに適用
して有効な技術に関する。
して有効な技術に関する。
Ｐチャンネル型MOSFET及びＮチャンネル型MOSFETが並列
接続され、夫々のゲートに相補レベルのタイミング信号
を受けてスイッチ制御されるCMOSスイッチにおいて、そ
れがオン状態からオフ状態にされるとき、Ｎチャンネル
型MOSFETのゲートに供給されるタイミング信号はハイレ
ベルからロウレベルに立ち下げられ、一方Ｐチャンネル
型MOSFETのゲートに供給されるタイミング信号はロウレ
ベルからハイレベルに立ち上げられる。ここで、MOSFET
においては、ゲート電極とソース・ドレイン領域との重
なりによって生ずるようなゲートオーバラップ容量や、
ゲート電極下の半導体表面にチャンネル領域が誘起され
たときにゲート電極とチャンネル領域との間に形成され
るチャンネル容量から成るようなゲート容量が存在す
る。このゲート容量は、不所望なカップリング容量とみ
なされる。そこで、Ｎチャンネル型及びＰチャンネル型
MOSFETのためのタイミング信号がそれぞれ上記のように
変化された場合、夫々のMOSFETに結合された出力ノード
にはゲート容量を介して電荷が注入されることになる。
注入された電荷は、夫々のMOSFETがオフ状態にされてハ
イインピーダンス状態に採ることによってそのまま保持
される。この場合、Ｎチャンネル型MOSFETとＰチャンネ
ル型MOSFETとに加えられるタイミング信号の変化が上記
のように互いに逆方向であるので、これら２つのMOSFET
を介して出力ノードに加えられる電荷は、実質的に逆極
性にあるとみなせる。しかしながら、注入電荷量が両MO
SFETで異なれば、CMOSスイッチのオフ状態前に出力ノー
ドに伝達された入力信号レベルがその注入電荷量の差に
応じて変動する所謂フィードスルーを生ずる。
接続され、夫々のゲートに相補レベルのタイミング信号
を受けてスイッチ制御されるCMOSスイッチにおいて、そ
れがオン状態からオフ状態にされるとき、Ｎチャンネル
型MOSFETのゲートに供給されるタイミング信号はハイレ
ベルからロウレベルに立ち下げられ、一方Ｐチャンネル
型MOSFETのゲートに供給されるタイミング信号はロウレ
ベルからハイレベルに立ち上げられる。ここで、MOSFET
においては、ゲート電極とソース・ドレイン領域との重
なりによって生ずるようなゲートオーバラップ容量や、
ゲート電極下の半導体表面にチャンネル領域が誘起され
たときにゲート電極とチャンネル領域との間に形成され
るチャンネル容量から成るようなゲート容量が存在す
る。このゲート容量は、不所望なカップリング容量とみ
なされる。そこで、Ｎチャンネル型及びＰチャンネル型
MOSFETのためのタイミング信号がそれぞれ上記のように
変化された場合、夫々のMOSFETに結合された出力ノード
にはゲート容量を介して電荷が注入されることになる。
注入された電荷は、夫々のMOSFETがオフ状態にされてハ
イインピーダンス状態に採ることによってそのまま保持
される。この場合、Ｎチャンネル型MOSFETとＰチャンネ
ル型MOSFETとに加えられるタイミング信号の変化が上記
のように互いに逆方向であるので、これら２つのMOSFET
を介して出力ノードに加えられる電荷は、実質的に逆極
性にあるとみなせる。しかしながら、注入電荷量が両MO
SFETで異なれば、CMOSスイッチのオフ状態前に出力ノー
ドに伝達された入力信号レベルがその注入電荷量の差に
応じて変動する所謂フィードスルーを生ずる。
そこで本発明者は、相互に注入電荷を相殺可能にしてCM
OSスイッチにおける上記フィードスルーを低減するた
め、ゲート容量の等しいMOSFETを用いることを検討し
た。しかし本発明者による斯る検討技術においても、CM
OSスイッチのオフ状態直前におけるその入力信号レベル
によっては、両MOSFETがオフ状態にされるタイミングが
相互にずれ、そのため実質的な注入電荷量が相違して充
分にフィードスルーを低減することができないというこ
とが明らかにされた。
OSスイッチにおける上記フィードスルーを低減するた
め、ゲート容量の等しいMOSFETを用いることを検討し
た。しかし本発明者による斯る検討技術においても、CM
OSスイッチのオフ状態直前におけるその入力信号レベル
によっては、両MOSFETがオフ状態にされるタイミングが
相互にずれ、そのため実質的な注入電荷量が相違して充
分にフィードスルーを低減することができないというこ
とが明らかにされた。
なお、CMOSスイッチについて記載された文献の例として
は昭和59年11月30日オーム社発行の「LSIハンドブッ
ク」P145がある。
は昭和59年11月30日オーム社発行の「LSIハンドブッ
ク」P145がある。
〔発明の目的〕 本発明の目的は、フィードスルーを充分に低減すること
ができるアナログスイッチ回路を提供することにある。
ができるアナログスイッチ回路を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書及び添付図面から明らかになるであろう。
本明細書及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。
を簡単に説明すれば下記の通りである。
すなわち、CMOSスイッチのオン状態からオフ状態への遷
移過程において、その相補的なタイミング信号のクロス
ポイントを、そのCMOSスイッチの入力信号レベルに近づ
けるように制御するタイミング信号発生回路を設け、CM
OSスイッチを構成する両MOSFETがオフ状態にされるタイ
ミングを、CMOSスイッチの入力信号レベルに応じて同一
にする。換言すれば、CMOSスイッチを構成する両MOSFET
におけるアナログ入力信号レベルに対するスイッチタイ
ミングの相違もしくはずれを抑制する。これによりフィ
ードスルーの低減を達成するものである。
移過程において、その相補的なタイミング信号のクロス
ポイントを、そのCMOSスイッチの入力信号レベルに近づ
けるように制御するタイミング信号発生回路を設け、CM
OSスイッチを構成する両MOSFETがオフ状態にされるタイ
ミングを、CMOSスイッチの入力信号レベルに応じて同一
にする。換言すれば、CMOSスイッチを構成する両MOSFET
におけるアナログ入力信号レベルに対するスイッチタイ
ミングの相違もしくはずれを抑制する。これによりフィ
ードスルーの低減を達成するものである。
〔実施例１〕 第１図は本発明の第１実施例を示す回路図である。同図
に示されるアナログスイッチ回路は、特に制限されない
が、図示しないサンプルアンドホールド回路へ入力信号
を供給する伝達ゲートとして機能するものである。
に示されるアナログスイッチ回路は、特に制限されない
が、図示しないサンプルアンドホールド回路へ入力信号
を供給する伝達ゲートとして機能するものである。
同図においてSWはCMOSスイッチであり、並列接続された
Ｎチャンネル型MOSFETQ1及びＰチャンネル型MOSFETQ2か
ら構成される。このCMOSスイッチは、MOSFETQ1,Q2のゲ
ートに夫々に供給される相補レベルのタイミング信号φ
n,φｐによってスイッチ制御される。CMOSスイッチSW
は、MOSFETQ1のドレイン及びMOSFETQ2のソースに入力信
号Vinを受け、オン状態においてMOSFETQ1のソース及びM
OSFETQ2のドレインから出力信号Voutを図示しないサン
プルアンドホールド回路へ供給する。なお、MOSFETQ1及
びQ2のそれぞれの２つの電流移送電極のうちどちらがソ
ースとして作用し、どちらがドレインとして作用するか
は、入力Vinと出力Voutとの間の電位差によって決る。
それ故に、図示及び以下の説明におけるソース・ドレイ
ンの記号及び用語は便宜上のものであると理解された
い。
Ｎチャンネル型MOSFETQ1及びＰチャンネル型MOSFETQ2か
ら構成される。このCMOSスイッチは、MOSFETQ1,Q2のゲ
ートに夫々に供給される相補レベルのタイミング信号φ
n,φｐによってスイッチ制御される。CMOSスイッチSW
は、MOSFETQ1のドレイン及びMOSFETQ2のソースに入力信
号Vinを受け、オン状態においてMOSFETQ1のソース及びM
OSFETQ2のドレインから出力信号Voutを図示しないサン
プルアンドホールド回路へ供給する。なお、MOSFETQ1及
びQ2のそれぞれの２つの電流移送電極のうちどちらがソ
ースとして作用し、どちらがドレインとして作用するか
は、入力Vinと出力Voutとの間の電位差によって決る。
それ故に、図示及び以下の説明におけるソース・ドレイ
ンの記号及び用語は便宜上のものであると理解された
い。
同図においてTgeはタイミング信号発生回路であり、上
記タイミング信号φｐはそれに含まれる第１コントロー
ルゲート回路Gc1から出力され、また上記タイミング信
号φｎはそれに含まれる第２コントロールゲート回路Gc
2から出力される。
記タイミング信号φｐはそれに含まれる第１コントロー
ルゲート回路Gc1から出力され、また上記タイミング信
号φｎはそれに含まれる第２コントロールゲート回路Gc
2から出力される。
第１コントロールゲート回路Gc1は、例えば第２図に示
されるように、夫々ソースが一方の基準電源端子＋V0に
結合されたＰチャンネル型MOSFETQ3,Q4から成るカレン
トミラー回路と、夫々ソースが他方の基準電源端子−V0
に結合されたＮチャンネル型MOSFETQ5,Q6から成るカレ
ントミラー回路とを含む。上記MOSFETQ4及びQ6のドレイ
ン間にはＰチャンネル型MOSFETQ7及びＮチャンネル型MO
SFETQ8から成るCMOSインバータ回路が結合される。その
CMOSインバータ回路の入力端子はクロック信号φ０が供
給され、そのクロック信号φ０のレベルに応じて反転さ
れたレベルのタイミング信号φｎがそのCMOSインバータ
回路の出力端子から出力される。
されるように、夫々ソースが一方の基準電源端子＋V0に
結合されたＰチャンネル型MOSFETQ3,Q4から成るカレン
トミラー回路と、夫々ソースが他方の基準電源端子−V0
に結合されたＮチャンネル型MOSFETQ5,Q6から成るカレ
ントミラー回路とを含む。上記MOSFETQ4及びQ6のドレイ
ン間にはＰチャンネル型MOSFETQ7及びＮチャンネル型MO
SFETQ8から成るCMOSインバータ回路が結合される。その
CMOSインバータ回路の入力端子はクロック信号φ０が供
給され、そのクロック信号φ０のレベルに応じて反転さ
れたレベルのタイミング信号φｎがそのCMOSインバータ
回路の出力端子から出力される。
上記MOSFETQ3及びQ5のドレイン間には、ゲートがドレイ
ンに結合されたＰチャンネル型MOSFETQ9及びバイアス電
流決定用のＮチャンネル型入力MOSFETQ10が順次結合さ
れる。入力MOSFETQ10のゲートは、第１図に示される電
圧発生回路Vgeからの制御電圧Vcを受ける。電圧発生回
路Vgeは、上記CMOSスイッチSWによってスイッチされる
べきアナログ入力信号Vinを受け、そのレベルに比例し
たようなアナログ制御電圧Vcを出力するものである。し
たがって、入力MOSFETQ10のオン抵抗若しくはバイアス
電流は制御電圧Vcのレベル即ち入力信号Vinのレベルに
ほぼ比例して増減する。その結果、上記カレントミラー
回路を構成するMOSFETQ4及びQ6に流れる電流が入力信号
Vinのレベルにほぼ比例して増減するから、タイミング
信号φｎのレベル反転速度、言い換えるなら、MOSFETQ1
のゲートに対する充放電時間は上記入力信号Vinのレベ
ルにほぼ比例して変化される。例えば、クロツク信号φ
０のレベル変化に基づいてロウレベルからハイレベルに
変化するときのタイミング信号φｐは、０〔Ｖ〕の入力
信号Vinに対して第４図の実線で示されるレベル反転速
度に設定される。入力信号Vinのレベルが０〔Ｖ〕以上
の＋Ａ〔Ｖ〕のときは、その入力信号レベルの増大に応
じてMOSFETQ4から供給される電流が増大され、それによ
ってそのときのレベル反転速度は第４図の鎖線で示され
るように速くなる。一方、入力信号Vinのレベルが０
〔Ｖ〕以下の−Ａ〔Ｖ〕のときは、その入力信号レベル
の減少に応じてMOSFETQ4から供給される電流が減少さ
れ、それによってそのときのレベル反転速度は第４図の
破線で示されるように遅くなる。
ンに結合されたＰチャンネル型MOSFETQ9及びバイアス電
流決定用のＮチャンネル型入力MOSFETQ10が順次結合さ
れる。入力MOSFETQ10のゲートは、第１図に示される電
圧発生回路Vgeからの制御電圧Vcを受ける。電圧発生回
路Vgeは、上記CMOSスイッチSWによってスイッチされる
べきアナログ入力信号Vinを受け、そのレベルに比例し
たようなアナログ制御電圧Vcを出力するものである。し
たがって、入力MOSFETQ10のオン抵抗若しくはバイアス
電流は制御電圧Vcのレベル即ち入力信号Vinのレベルに
ほぼ比例して増減する。その結果、上記カレントミラー
回路を構成するMOSFETQ4及びQ6に流れる電流が入力信号
Vinのレベルにほぼ比例して増減するから、タイミング
信号φｎのレベル反転速度、言い換えるなら、MOSFETQ1
のゲートに対する充放電時間は上記入力信号Vinのレベ
ルにほぼ比例して変化される。例えば、クロツク信号φ
０のレベル変化に基づいてロウレベルからハイレベルに
変化するときのタイミング信号φｐは、０〔Ｖ〕の入力
信号Vinに対して第４図の実線で示されるレベル反転速
度に設定される。入力信号Vinのレベルが０〔Ｖ〕以上
の＋Ａ〔Ｖ〕のときは、その入力信号レベルの増大に応
じてMOSFETQ4から供給される電流が増大され、それによ
ってそのときのレベル反転速度は第４図の鎖線で示され
るように速くなる。一方、入力信号Vinのレベルが０
〔Ｖ〕以下の−Ａ〔Ｖ〕のときは、その入力信号レベル
の減少に応じてMOSFETQ4から供給される電流が減少さ
れ、それによってそのときのレベル反転速度は第４図の
破線で示されるように遅くなる。
第２コントロールゲート回路Gc2は、第３図に示される
ように、上記第１コントロールゲート回路Gc1同様MOSFE
TQ11乃至Q16から成るカレントミラー回路及びCMOSイン
バータ回路を含む。そのCMOSインバータ回路の入力端子
は第１図に示されるインバータ回路の入力端子は第１図
に示されるインバータ回路Invによってレベル反転され
た が供給され、その のレベルに応じて反転されたレベルのタイミング信号φ
ｎがそのCMOSインバータ回路の出力端子から出力され
る。
ように、上記第１コントロールゲート回路Gc1同様MOSFE
TQ11乃至Q16から成るカレントミラー回路及びCMOSイン
バータ回路を含む。そのCMOSインバータ回路の入力端子
は第１図に示されるインバータ回路の入力端子は第１図
に示されるインバータ回路Invによってレベル反転され
た が供給され、その のレベルに応じて反転されたレベルのタイミング信号φ
ｎがそのCMOSインバータ回路の出力端子から出力され
る。
上記カレントミラー回路を構成するMOSFETQ11及びQ13の
ドレイン間には、上記電圧発生回路Vgeからの制御電圧V
cを受けるＰチャンネル型入力MOSFETQ17とダイオード接
続されたＮチャンネル型MOSFETQ18とが順次結合され
る。入力MOSFETQ17の導電型は上記第１コントロールゲ
ート回路Gc1のそれと異なるから、入力MOSFETQ17のオン
抵抗は逆に制御電圧Vcのレベル即ち入力信号Vinのレベ
ルにほぼ反比例して増減する。その結果、上記カレント
ミラー回路を構成するMOSFETQ12及びQ14に流れる電流は
入力信号Vinのレベルにほぼ反比例して増減するから、
タイミング信号φｐのレベル反転速度、言い換えるな
ら、MOSFETQ2のゲートに対する充放電時間は上記入力信
号Vinのレベルにほぼ反比例して可変とされる。
ドレイン間には、上記電圧発生回路Vgeからの制御電圧V
cを受けるＰチャンネル型入力MOSFETQ17とダイオード接
続されたＮチャンネル型MOSFETQ18とが順次結合され
る。入力MOSFETQ17の導電型は上記第１コントロールゲ
ート回路Gc1のそれと異なるから、入力MOSFETQ17のオン
抵抗は逆に制御電圧Vcのレベル即ち入力信号Vinのレベ
ルにほぼ反比例して増減する。その結果、上記カレント
ミラー回路を構成するMOSFETQ12及びQ14に流れる電流は
入力信号Vinのレベルにほぼ反比例して増減するから、
タイミング信号φｐのレベル反転速度、言い換えるな
ら、MOSFETQ2のゲートに対する充放電時間は上記入力信
号Vinのレベルにほぼ反比例して可変とされる。
のレベル変化に基づいてハイレベルからロウレベルに変
化するときのタイミング信号φｎは、０〔Ｖ〕の入力信
号Vinに対して第４図の実線で示されるように、上記第
１コントロールゲート回路Gc1のレベル反転速度と等し
く設定され、レベル反転の遷移過程においてタイミング
信号φｐと相互に０〔Ｖ〕で交叉する。入力信号Vinの
レベルが０〔Ｖ〕以上の＋Ａ〔Ｖ〕のときは、その入力
信号レベルの増大に応じてMOSFETQ14に流れる電流が減
少され、それによってそのときのレベル反転速度は第４
図の鎖線で示されるように遅くなる。このときタイミン
グ信号φｎは、レベル反転の遷移過程においてタイミン
グ信号φｐと相互に＋Ａ〔Ｖ〕で交叉する。一方、入力
信号Vinのレベルが０〔Ｖ〕以下の−Ａ〔Ｖ〕のとき
は、その入力信号レベルの減少に応じてMOSFETQ14に流
れる電流が増大され、それによってそのときのレベル反
転速度は第４図の破線で示されるように速くなる。この
ときタイミング信号φｎは、レベル反転の遷移過程にお
いてタイミング信号φｐと相互に−Ａ〔Ｖ〕で交叉す
る。このように、レベル反転の遷移過程において両タイ
ミング信号φn,φｐが入力信号Vinのレベルで交叉する
相関は、第１コントロールゲート回路Gc1及び第２コン
トロールゲート回路Gc2を夫々構成するMOSFETのサイズ
やしきい値電圧などを相互に整合させることによって実
現可能である。なお、特に制限されないが、第２図及び
第３図の回路は、それぞれIC化を考慮したような単位回
路から構成されている。すなわち、各単位回路は、配線
変更によりその構成を容易に変更できるように構成され
ている。第２図及び第３図のMOSFETQ9及びQ18は、それ
ぞれの回路動作のために本質的に必要とされるものでは
ない。
化するときのタイミング信号φｎは、０〔Ｖ〕の入力信
号Vinに対して第４図の実線で示されるように、上記第
１コントロールゲート回路Gc1のレベル反転速度と等し
く設定され、レベル反転の遷移過程においてタイミング
信号φｐと相互に０〔Ｖ〕で交叉する。入力信号Vinの
レベルが０〔Ｖ〕以上の＋Ａ〔Ｖ〕のときは、その入力
信号レベルの増大に応じてMOSFETQ14に流れる電流が減
少され、それによってそのときのレベル反転速度は第４
図の鎖線で示されるように遅くなる。このときタイミン
グ信号φｎは、レベル反転の遷移過程においてタイミン
グ信号φｐと相互に＋Ａ〔Ｖ〕で交叉する。一方、入力
信号Vinのレベルが０〔Ｖ〕以下の−Ａ〔Ｖ〕のとき
は、その入力信号レベルの減少に応じてMOSFETQ14に流
れる電流が増大され、それによってそのときのレベル反
転速度は第４図の破線で示されるように速くなる。この
ときタイミング信号φｎは、レベル反転の遷移過程にお
いてタイミング信号φｐと相互に−Ａ〔Ｖ〕で交叉す
る。このように、レベル反転の遷移過程において両タイ
ミング信号φn,φｐが入力信号Vinのレベルで交叉する
相関は、第１コントロールゲート回路Gc1及び第２コン
トロールゲート回路Gc2を夫々構成するMOSFETのサイズ
やしきい値電圧などを相互に整合させることによって実
現可能である。なお、特に制限されないが、第２図及び
第３図の回路は、それぞれIC化を考慮したような単位回
路から構成されている。すなわち、各単位回路は、配線
変更によりその構成を容易に変更できるように構成され
ている。第２図及び第３図のMOSFETQ9及びQ18は、それ
ぞれの回路動作のために本質的に必要とされるものでは
ない。
ここで、上記CMOSスイッチSWを構成するMOSFETQ1,Q2
は、特に制限されないが、ゲート容量及びしきい値電圧
Vthが夫々等しく設定される。斯るCMOSスイッチSWのオ
フ動作をみると、MOSFETQ1はタイミング信号φｎのレベ
ルが入力信号Vinのレベルに対してそのしきい値電圧分V
thだけ高い所でオフ状態にされ、また、MOSFETQ2はタイ
ミング信号φｐのレベルが入力信号Vinのレベルに対し
てそのしきい値電圧分Vthだけ低い所でオフ状態にされ
る。
は、特に制限されないが、ゲート容量及びしきい値電圧
Vthが夫々等しく設定される。斯るCMOSスイッチSWのオ
フ動作をみると、MOSFETQ1はタイミング信号φｎのレベ
ルが入力信号Vinのレベルに対してそのしきい値電圧分V
thだけ高い所でオフ状態にされ、また、MOSFETQ2はタイ
ミング信号φｐのレベルが入力信号Vinのレベルに対し
てそのしきい値電圧分Vthだけ低い所でオフ状態にされ
る。
したがって、上記第１コントロールゲート回路Gc1及び
第２コントロールゲート回路Gc2によれば、第４図に示
されるようにレベル反転の遷移過程において両タイミン
グ信号φn,φｐが入力信号Vinのレベルで交叉する相関
を有するから、クロツク信号φ０のレベル反転に基づい
てCMOSスイッチSWが制御されるとき、そのCMOSスイッチ
SWを構成する両MOSFETQ1及びQ2はほぼ同じタイミングで
オフ状態が達成される。厳密に言うなら、入力信号Vin
のレベルが０〔Ｖ〕のときは両タイミング信号φn,φｐ
のレベル反転速度が相互に等しくなるから、同じタイミ
ングでオフ状態が達成される。一方、入力信号Vinのレ
ベルが０〔Ｖ〕以外の場合には両タイミング信号φn,φ
ｐのレベル反転速度が相互に相違するようになるから、
そのレベル変化の傾きの差に応じて極めて僅かながらタ
イミングがずれることになる。
第２コントロールゲート回路Gc2によれば、第４図に示
されるようにレベル反転の遷移過程において両タイミン
グ信号φn,φｐが入力信号Vinのレベルで交叉する相関
を有するから、クロツク信号φ０のレベル反転に基づい
てCMOSスイッチSWが制御されるとき、そのCMOSスイッチ
SWを構成する両MOSFETQ1及びQ2はほぼ同じタイミングで
オフ状態が達成される。厳密に言うなら、入力信号Vin
のレベルが０〔Ｖ〕のときは両タイミング信号φn,φｐ
のレベル反転速度が相互に等しくなるから、同じタイミ
ングでオフ状態が達成される。一方、入力信号Vinのレ
ベルが０〔Ｖ〕以外の場合には両タイミング信号φn,φ
ｐのレベル反転速度が相互に相違するようになるから、
そのレベル変化の傾きの差に応じて極めて僅かながらタ
イミングがずれることになる。
上記CMOSスイッチSWが両タイミング信号φn,φｐによっ
てオン状態からオフ状態に制御される遷移過程におい
て、レベル反転されるタイミング信号φn,φｐを夫々ゲ
ートに受けるMOSFETQ1,Q2は、相互に等しいゲート容量
を通してCMOSスイッチSWの出力端子側に相互に逆極性の
電荷を注入する。このとき、上述の第１コントロールゲ
ート回路Gc1及び第２コントロールゲート回路Gc2の作用
により、CMOSスイッチSWを構成する両MOSFETQ1及びQ2
は、入力信号Vinのレベルに拘らずほぼ同じタイミング
でオフ状態にされる。言い換えるなら、両MOSFETQ1及び
Q2は、ほぼ同時に高出力インピーダンス状態にされる。
その結果、各MOSFETQ1,Q2のゲートからCMOSスイッチSW
の出力端子側に実質的に注入保持される逆極性の電荷
は、入力信号Vinのレベルに拘らず相互にほぼ等量にな
り、ほぼ完全に相殺される。したがって、CMOSスイッチ
SWのオフ状態前に出力ノードに伝達された入力信号レベ
ルがその注入電荷量の差に応じて変動する所謂フィード
スルーを、入力信号Vinのレベルに拘らず著しく低減す
ることができる。よって、本実施例のようにCMOSスイッ
チSWが図示しないサンプルアンドホールド回路に適用さ
れる場合は、そのサンプルアンドホールド回路における
ゲインエラーが防止される。
てオン状態からオフ状態に制御される遷移過程におい
て、レベル反転されるタイミング信号φn,φｐを夫々ゲ
ートに受けるMOSFETQ1,Q2は、相互に等しいゲート容量
を通してCMOSスイッチSWの出力端子側に相互に逆極性の
電荷を注入する。このとき、上述の第１コントロールゲ
ート回路Gc1及び第２コントロールゲート回路Gc2の作用
により、CMOSスイッチSWを構成する両MOSFETQ1及びQ2
は、入力信号Vinのレベルに拘らずほぼ同じタイミング
でオフ状態にされる。言い換えるなら、両MOSFETQ1及び
Q2は、ほぼ同時に高出力インピーダンス状態にされる。
その結果、各MOSFETQ1,Q2のゲートからCMOSスイッチSW
の出力端子側に実質的に注入保持される逆極性の電荷
は、入力信号Vinのレベルに拘らず相互にほぼ等量にな
り、ほぼ完全に相殺される。したがって、CMOSスイッチ
SWのオフ状態前に出力ノードに伝達された入力信号レベ
ルがその注入電荷量の差に応じて変動する所謂フィード
スルーを、入力信号Vinのレベルに拘らず著しく低減す
ることができる。よって、本実施例のようにCMOSスイッ
チSWが図示しないサンプルアンドホールド回路に適用さ
れる場合は、そのサンプルアンドホールド回路における
ゲインエラーが防止される。
例えば、第４図に示されるように入力信号Vinが＋Ａ
〔Ｖ〕のときにCMOSスイッチSWがオフ動作される場合、
MOSFETQ1は時刻t1においてオフ状態にされ、MOSFETQ2は
それよりも僅かに遅れた時刻t2においてオフ状態にされ
る。これに対して仮に、上記と同じ場合にCMOSスイッチ
SWをクロック信号φ０で直接的にスイッチ制御するな
ら、第４図に示されるようにMOSFETQ1は時刻t0において
オフ状態にされ、MOSFETQ2はそれよりもはるかに遅れた
時刻t3においてオフ状態にされる。
〔Ｖ〕のときにCMOSスイッチSWがオフ動作される場合、
MOSFETQ1は時刻t1においてオフ状態にされ、MOSFETQ2は
それよりも僅かに遅れた時刻t2においてオフ状態にされ
る。これに対して仮に、上記と同じ場合にCMOSスイッチ
SWをクロック信号φ０で直接的にスイッチ制御するな
ら、第４図に示されるようにMOSFETQ1は時刻t0において
オフ状態にされ、MOSFETQ2はそれよりもはるかに遅れた
時刻t3においてオフ状態にされる。
この場合のフィードスルー量は、次のようになる。すな
わち、各MOSFETQ1,Q2は、それがオン状態にされている
なら、ゲート・チャンネル間容量とゲート・ソース又は
ゲート・ドレイン間オーバラップ容量との和に等しいよ
うな大きいゲート容量をもち、それがオフ状態にされて
いるなら、斯るオーバラップ容量に等しいような小さい
ゲート容量を持つ。タイミング信号φｎがロウレベルに
向けて変化され始め且つMOSFETQ1が時刻t0においてオフ
状態にされるまでにおいて、出力ノードVoutには、MOSF
ETQ1の大きいゲート容量を介して電位変動が与えられ
る。しかしながら、この場合、MOSFETQ2はね時刻t3まで
オン状態に維持される。オン状態のMOSFETQ2は、出力ノ
ードVoutの電位を入力ノードVinの電位に等しくさせる
ように作用する。これに応じて、MOSFETQ1によって出力
ノードVoutに与えられる電位変動成分は、小さくされて
しまう。MOSFETQ1がオフ状態にされてからMOSFETQ2がオ
フ状態にされるまでの間において、出力ノードVoutに
は、MOSFETQ2のチャンネル容量によって決るような電位
変動が与えられる。言い換えると、この場合は、MOSFET
Q1とQ2の動作によってフィードスルー量のキャンセルが
実質的に期待されず、出力ノードVoutに、実質的にMOSF
ETQ2によってのみ決るような大きい電位変化が与えられ
てしまうようになる。
わち、各MOSFETQ1,Q2は、それがオン状態にされている
なら、ゲート・チャンネル間容量とゲート・ソース又は
ゲート・ドレイン間オーバラップ容量との和に等しいよ
うな大きいゲート容量をもち、それがオフ状態にされて
いるなら、斯るオーバラップ容量に等しいような小さい
ゲート容量を持つ。タイミング信号φｎがロウレベルに
向けて変化され始め且つMOSFETQ1が時刻t0においてオフ
状態にされるまでにおいて、出力ノードVoutには、MOSF
ETQ1の大きいゲート容量を介して電位変動が与えられ
る。しかしながら、この場合、MOSFETQ2はね時刻t3まで
オン状態に維持される。オン状態のMOSFETQ2は、出力ノ
ードVoutの電位を入力ノードVinの電位に等しくさせる
ように作用する。これに応じて、MOSFETQ1によって出力
ノードVoutに与えられる電位変動成分は、小さくされて
しまう。MOSFETQ1がオフ状態にされてからMOSFETQ2がオ
フ状態にされるまでの間において、出力ノードVoutに
は、MOSFETQ2のチャンネル容量によって決るような電位
変動が与えられる。言い換えると、この場合は、MOSFET
Q1とQ2の動作によってフィードスルー量のキャンセルが
実質的に期待されず、出力ノードVoutに、実質的にMOSF
ETQ2によってのみ決るような大きい電位変化が与えられ
てしまうようになる。
これに対して、本実施例のようにMOSFETQ1,Q2のオフタ
イミングのずれが極めて少ない場合には夫々のMOSFETQ
1,Q2のゲートからCMOSスイッチSWの出力端子側に実質的
に注入保持される逆極性の電荷量の差が極めて小さくな
り、その結果フィードスルー量が低減される。
イミングのずれが極めて少ない場合には夫々のMOSFETQ
1,Q2のゲートからCMOSスイッチSWの出力端子側に実質的
に注入保持される逆極性の電荷量の差が極めて小さくな
り、その結果フィードスルー量が低減される。
〔実施例２〕 第５図は本発明の第２実施例を示す回路図である。上記
実施例１においては入力信号Vinのレベルに応じてタイ
ミング信号発生回路Tgeをフィードホワード制御する構
成を示したが、本実施例は、フィードスルー量を検出
し、それに基づいてタイミング信号発生回路Tgeをフィ
ードバック制御する構成である。
実施例１においては入力信号Vinのレベルに応じてタイ
ミング信号発生回路Tgeをフィードホワード制御する構
成を示したが、本実施例は、フィードスルー量を検出
し、それに基づいてタイミング信号発生回路Tgeをフィ
ードバック制御する構成である。
第５図においてSenは、フィードスルー量検出回路であ
り、CMOSスイッチSWの入出力信号Vin,Voutを受けその差
に応じた電圧を出力する比較器Comと、比較器Comからの
出力電圧及びクロック信号φ０を受け、クロツク信号φ
０がハイレベルからロウレベルに変化したとき、言い換
えるなら、CMOSスイッチSWがオン状態からオフ状態に変
化したときに比較器Comからの出力電圧をサンプリング
し、そのサンプリング電圧をクロツク信号φ０の次の変
化までホールドするサンプルアンドホールド回路Ｓ＆Ｈ
とから構成される。ここで、フィードスルー量検出回路
Senによって検出されるフィードスルー量は、サンプル
アンドホールド回路Ｓ＆Ｈから入力される制御電圧Vcに
対応し、入力信号Vinが０〔Ｖ〕以上のときはその信号
レベルの大きさに応じた＋極性の制御電圧としてサンプ
ルアンドホールド回路Ｓ＆Ｈから得られる。また、入力
信号Vinが０〔Ｖ〕以下のときはその信号レベルの絶対
値に応じた−極性の制御電圧としてサンプルアンドホー
ルド回路Ｓ＆Ｈから得られる。
り、CMOSスイッチSWの入出力信号Vin,Voutを受けその差
に応じた電圧を出力する比較器Comと、比較器Comからの
出力電圧及びクロック信号φ０を受け、クロツク信号φ
０がハイレベルからロウレベルに変化したとき、言い換
えるなら、CMOSスイッチSWがオン状態からオフ状態に変
化したときに比較器Comからの出力電圧をサンプリング
し、そのサンプリング電圧をクロツク信号φ０の次の変
化までホールドするサンプルアンドホールド回路Ｓ＆Ｈ
とから構成される。ここで、フィードスルー量検出回路
Senによって検出されるフィードスルー量は、サンプル
アンドホールド回路Ｓ＆Ｈから入力される制御電圧Vcに
対応し、入力信号Vinが０〔Ｖ〕以上のときはその信号
レベルの大きさに応じた＋極性の制御電圧としてサンプ
ルアンドホールド回路Ｓ＆Ｈから得られる。また、入力
信号Vinが０〔Ｖ〕以下のときはその信号レベルの絶対
値に応じた−極性の制御電圧としてサンプルアンドホー
ルド回路Ｓ＆Ｈから得られる。
タイミング信号発生回路Tgeは、上記実施例同様インバ
ータ回路Inv、第１コントロールゲート回路Gc1及び第２
コントロールゲート回路Gc2を備える。本実施例におい
て、コントロールゲート回路Gc1,Gc2の夫々の入力MOSFE
TQ10,Q17にはサンプルアンドホールド回路Ｓ＆Ｈからの
制御電圧Vcが供給される。例えば、クロック信号φ０の
レベル反転に基づいてCMOSスイッチSWがオン状態からオ
フ状態にされる場合、サンプルアンドホールド回路Ｓ＆
Ｈから第１コントロールゲート回路Gc1に供給される制
御電圧Vcが＋極性のとき、第６図の鎖線で示されるなよ
うにそこからの はレベル反転速度が増大される傾向を採り、逆に−極性
のときは第６図の破線で示されるように はレベル反転速度が減少される傾向を採る。第２コント
ロールゲート回路Gc2からの出力信号φ１に関しては上
記第１コントロールゲート回路Gc1場合とは逆になる。
ータ回路Inv、第１コントロールゲート回路Gc1及び第２
コントロールゲート回路Gc2を備える。本実施例におい
て、コントロールゲート回路Gc1,Gc2の夫々の入力MOSFE
TQ10,Q17にはサンプルアンドホールド回路Ｓ＆Ｈからの
制御電圧Vcが供給される。例えば、クロック信号φ０の
レベル反転に基づいてCMOSスイッチSWがオン状態からオ
フ状態にされる場合、サンプルアンドホールド回路Ｓ＆
Ｈから第１コントロールゲート回路Gc1に供給される制
御電圧Vcが＋極性のとき、第６図の鎖線で示されるなよ
うにそこからの はレベル反転速度が増大される傾向を採り、逆に−極性
のときは第６図の破線で示されるように はレベル反転速度が減少される傾向を採る。第２コント
ロールゲート回路Gc2からの出力信号φ１に関しては上
記第１コントロールゲート回路Gc1場合とは逆になる。
第１コントロールゲート回路Gc1及び第２コントロール
ゲート回路Gc2の出力端子は、夫々所定の論理しきい値
電圧Vthが設定された図示しないインバータ回路やヒス
テリシス回路などによつて構成された波形整形回路Wc1,
Wc2の入力端子に結合される。各波形整形回路Wc1,Wc
2は、クロック信号φ０のレベル反転に基づいてCMOSス
イッチSWがオン状態からオフ状態にされる遷移過程にお
いて上記コントロールゲート回路Gc1,Gc2から出力され
る所定の を波形整形回路Wc1,Wc2の論理しきい値電圧Vthに応じて
急峻に立ち上げ又は立ち下げるように波形整形する。し
たがって、各波形整形回路Wc1,Wc2からは、第６図に対
応した第７図に示されるように、論理しきい値電圧Vth
に応じて相互に遅延された が出力される。
ゲート回路Gc2の出力端子は、夫々所定の論理しきい値
電圧Vthが設定された図示しないインバータ回路やヒス
テリシス回路などによつて構成された波形整形回路Wc1,
Wc2の入力端子に結合される。各波形整形回路Wc1,Wc
2は、クロック信号φ０のレベル反転に基づいてCMOSス
イッチSWがオン状態からオフ状態にされる遷移過程にお
いて上記コントロールゲート回路Gc1,Gc2から出力され
る所定の を波形整形回路Wc1,Wc2の論理しきい値電圧Vthに応じて
急峻に立ち上げ又は立ち下げるように波形整形する。し
たがって、各波形整形回路Wc1,Wc2からは、第６図に対
応した第７図に示されるように、論理しきい値電圧Vth
に応じて相互に遅延された が出力される。
の遅延関係についてみれば、第６図の説明からも明らか
な如く、制御電圧Vcが０〔Ｖ〕のとき は相互に遅延せず、また、制御電圧Vcが＋極性のときは
第７図の鎖線で示されるように のレベル反転時期が遅れ、逆に制御電圧Vcが−極性のと
きは第７図の破線で示されるように信号φ２のレベル反
転時期が遅れる。
な如く、制御電圧Vcが０〔Ｖ〕のとき は相互に遅延せず、また、制御電圧Vcが＋極性のときは
第７図の鎖線で示されるように のレベル反転時期が遅れ、逆に制御電圧Vcが−極性のと
きは第７図の破線で示されるように信号φ２のレベル反
転時期が遅れる。
波形整形回路Wc1,Wc2の出力端子は、夫々第２図同様の
構成を有する第３コントロールゲート回路Gc3,第３図同
様の構成を有する第４コントロールゲート回路Gc4に含
まれる夫々のCMOSインバータ回路の入力端子に結合され
る。両コントロールゲート回路Gc3,Gc4の入力MOSFETに
は固定電圧Vfiが印加され、 に基づきともに同じ速度でレベル反転されたタイミング
信号φp,φｎを出力する。したがって、CMOSスイッチSW
がオン状態からオフ状態にされる遷移過程において両コ
ントロールゲート回路Gc3,Gc4から出力されるタイミン
グ信号φp,φｎは、第８図に示されるように、上記第７
図で説明した遅延関係を有して相互に同じ速度、言い換
えるなら、同じ傾きでレベル反転される。
構成を有する第３コントロールゲート回路Gc3,第３図同
様の構成を有する第４コントロールゲート回路Gc4に含
まれる夫々のCMOSインバータ回路の入力端子に結合され
る。両コントロールゲート回路Gc3,Gc4の入力MOSFETに
は固定電圧Vfiが印加され、 に基づきともに同じ速度でレベル反転されたタイミング
信号φp,φｎを出力する。したがって、CMOSスイッチSW
がオン状態からオフ状態にされる遷移過程において両コ
ントロールゲート回路Gc3,Gc4から出力されるタイミン
グ信号φp,φｎは、第８図に示されるように、上記第７
図で説明した遅延関係を有して相互に同じ速度、言い換
えるなら、同じ傾きでレベル反転される。
ここで、＋極性の制御電圧Vcに基づいて発生されるタイ
ミング信号φp,φｎは、第８図の鎖線で示されるよう
に、その制御電圧Vcを得るにあたって上記フィードスル
ー量検出回路Senで検出された入力信号Vinのレベル＋Ａ
〔Ｖ〕に等しいレベルで相互に交叉するようになってい
る。また、−極性の制御電圧Vcに基づいて発生されるタ
イミング信号φp,φｎは、第８図の破線で示されるよう
に、その制御電圧Vcを得るにあたって上記フィードスル
ー量検出回路Senで検出された入力信号Vinのレベル−Ａ
〔Ｖ〕に等しいレベルで相互に交叉するようになってい
る。このような関係は、制御電圧Vcのレベルに対して を相互にどれだけ遅延させるかによって決るから、コン
トロールゲート回路Gc1,Gc2及び波形整形回路Wc1,Wc2の
構成素子のサイズや回路構成次第で適宜得ることができ
る。
ミング信号φp,φｎは、第８図の鎖線で示されるよう
に、その制御電圧Vcを得るにあたって上記フィードスル
ー量検出回路Senで検出された入力信号Vinのレベル＋Ａ
〔Ｖ〕に等しいレベルで相互に交叉するようになってい
る。また、−極性の制御電圧Vcに基づいて発生されるタ
イミング信号φp,φｎは、第８図の破線で示されるよう
に、その制御電圧Vcを得るにあたって上記フィードスル
ー量検出回路Senで検出された入力信号Vinのレベル−Ａ
〔Ｖ〕に等しいレベルで相互に交叉するようになってい
る。このような関係は、制御電圧Vcのレベルに対して を相互にどれだけ遅延させるかによって決るから、コン
トロールゲート回路Gc1,Gc2及び波形整形回路Wc1,Wc2の
構成素子のサイズや回路構成次第で適宜得ることができ
る。
このように、タイミング信号φp,φｎのレベル反転の遷
移過程において両タイミング信号φn,φｐが入力信号Vi
nのレベルで交叉する相関を有するから、クロツク信号
φ０のレベル反転に基づいてCMOSスイッチSWが制御され
るとき、そのCMOSスイッチSWを構成する両MOSFETQ1及び
Q2は同じタイミングでオフ状態が達成される。したがっ
て、上記実施例同様、CMOSスイッチSWがオン状態からオ
フ状態にされるとき、各MOSFETQ1,Q2のゲートからCMOS
スイッチSWの出力端子側に実質的に注入保持される逆極
性の電荷は、入力信号Vinのレベルに拘らず相互に等量
になって完全に相殺され、それによって入力信号Vinの
レベルに拘らずフィードスルーを著しく低減することが
できる。
移過程において両タイミング信号φn,φｐが入力信号Vi
nのレベルで交叉する相関を有するから、クロツク信号
φ０のレベル反転に基づいてCMOSスイッチSWが制御され
るとき、そのCMOSスイッチSWを構成する両MOSFETQ1及び
Q2は同じタイミングでオフ状態が達成される。したがっ
て、上記実施例同様、CMOSスイッチSWがオン状態からオ
フ状態にされるとき、各MOSFETQ1,Q2のゲートからCMOS
スイッチSWの出力端子側に実質的に注入保持される逆極
性の電荷は、入力信号Vinのレベルに拘らず相互に等量
になって完全に相殺され、それによって入力信号Vinの
レベルに拘らずフィードスルーを著しく低減することが
できる。
特に、本実施例２においては、実施例１と異なりタイミ
ング信号φp,φｎのレベル反転速度が常に等しく維持さ
れるから、タイミング信号発生回路等Tge自体の構成は
実施例１に比べて複雑になるが、MOSFETQ1,Q2のオフタ
イミングを原理的に完全に一致させることができ、実施
例１よりも一層フィードスルー量を低減可能である。
ング信号φp,φｎのレベル反転速度が常に等しく維持さ
れるから、タイミング信号発生回路等Tge自体の構成は
実施例１に比べて複雑になるが、MOSFETQ1,Q2のオフタ
イミングを原理的に完全に一致させることができ、実施
例１よりも一層フィードスルー量を低減可能である。
本願において開示された発明によれば、以下の効果を得
るものである。
るものである。
（１）CMOSスイッチのスイッチ制御用タイミング信号
を、そのCMOSスイッチのオン状態からオフ状態への遷移
過程においてそのCMOSスイッチの入力信号レベルとほぼ
同じレベルで交叉させるようにしたから、CMOSスイッチ
を構成する一対のMOSFETのオフタイミングを入力信号レ
ベルに拘らずほぼ一致させることができる。換言すれ
ば、CMOSスイッチを構成する両MOSFETにおけるアナログ
入力信号レベルに対するスイッチタイミングの相違もし
くはずれを抑制することができる。
を、そのCMOSスイッチのオン状態からオフ状態への遷移
過程においてそのCMOSスイッチの入力信号レベルとほぼ
同じレベルで交叉させるようにしたから、CMOSスイッチ
を構成する一対のMOSFETのオフタイミングを入力信号レ
ベルに拘らずほぼ一致させることができる。換言すれ
ば、CMOSスイッチを構成する両MOSFETにおけるアナログ
入力信号レベルに対するスイッチタイミングの相違もし
くはずれを抑制することができる。
（２）上記効果より、CMOSスイッチのオン状態からオフ
状態への遷移過程においてCMOSスイッチを構成する一対
のMOSFETのゲートに注入される相互に逆極性の電荷量が
ほぼ等しくなり、それによって注入電荷がほぼ相殺され
てフィードスルーが低減される。
状態への遷移過程においてCMOSスイッチを構成する一対
のMOSFETのゲートに注入される相互に逆極性の電荷量が
ほぼ等しくなり、それによって注入電荷がほぼ相殺され
てフィードスルーが低減される。
（３）特に、CMOSスイッチのスイッチ制御用タイミング
信号のレベル変化速度を入力信号レベルに応じて換える
ことによって、そのタイミング信号をCMOSスイッチの入
力信号レベルとほぼ同じレベルで交叉させるようにすれ
ば、タイミング信号発生回路の構成を簡素化することが
可能である。
信号のレベル変化速度を入力信号レベルに応じて換える
ことによって、そのタイミング信号をCMOSスイッチの入
力信号レベルとほぼ同じレベルで交叉させるようにすれ
ば、タイミング信号発生回路の構成を簡素化することが
可能である。
（４）また、COMSスイッチのスイツチ制御用タイミング
信号のレベル変化速度を相互に一定に維持した状態で入
力信号レベルに応じてレベル反転開始時期を相互に遅延
させることによって、そのタイミング信号をCMOSスイッ
チの入力信号レベルとほぼ同じレベルで交叉させるよう
にすれば、フィードスルーを完全に解消することが可能
である。
信号のレベル変化速度を相互に一定に維持した状態で入
力信号レベルに応じてレベル反転開始時期を相互に遅延
させることによって、そのタイミング信号をCMOSスイッ
チの入力信号レベルとほぼ同じレベルで交叉させるよう
にすれば、フィードスルーを完全に解消することが可能
である。
以上本発明者によって成された発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能である。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能である。
例えば、実施例１において両タイミング信号φp,φｎと
もにレベル変化速度を可変にしたが、一方のタイミング
信号のレベル変化速度だけを可変にすることもできる。
即ち、コントロールゲート回路Gc2の入力MOSFETQ17のゲ
ートを接地させてタイミング信号φｎのレベル変化速度
を第４図の実線で示されるように固定し、コントロール
ゲート回路Gc1によるタイミング信号φｐのレベル反転
速度を更に大きく変化させるようにすればよい。また、
逆にタイミング信号φｐのレベル反転速度を固定するこ
とも可能である。また、実施例２についても両タイミン
グ信号φp,φｎともにレベル反転開始時期を遅延可能に
構成したが、上記同様一方のタイミング信号のレベル反
転開始時期だけを可変にすることもできる。
もにレベル変化速度を可変にしたが、一方のタイミング
信号のレベル変化速度だけを可変にすることもできる。
即ち、コントロールゲート回路Gc2の入力MOSFETQ17のゲ
ートを接地させてタイミング信号φｎのレベル変化速度
を第４図の実線で示されるように固定し、コントロール
ゲート回路Gc1によるタイミング信号φｐのレベル反転
速度を更に大きく変化させるようにすればよい。また、
逆にタイミング信号φｐのレベル反転速度を固定するこ
とも可能である。また、実施例２についても両タイミン
グ信号φp,φｎともにレベル反転開始時期を遅延可能に
構成したが、上記同様一方のタイミング信号のレベル反
転開始時期だけを可変にすることもできる。
また、タイミング信号発生回路Tgeの制御手段は上記実
施例に限定されるものではなく、例えば実施例１のタイ
ミング信号発生回路Tgeを実施例２のフィードスルー量
検出回路Senで制御してもよく、また逆に、実施例２の
タイミング信号発生回路Tgeを実施例１の電圧発生回路V
geで制御することも可能である。
施例に限定されるものではなく、例えば実施例１のタイ
ミング信号発生回路Tgeを実施例２のフィードスルー量
検出回路Senで制御してもよく、また逆に、実施例２の
タイミング信号発生回路Tgeを実施例１の電圧発生回路V
geで制御することも可能である。
また、コントロールゲート回路は、第２図及び第３図に
示されるように、カレントミラー回路と入力MOSFETとを
組み合わせた一対の可変定電流源を含むものに限定され
るものではなく、少なくとも、CMOSスイッチのオン状態
からオフ状態への遷移過程においてタイミング信号のレ
ベル反転速度やレベル反転開始時期を可変にすることが
できれば充分であるから、１つのコントロールゲート回
路に対してはそれに応じた１つの可変定電流源だけを有
するように構成することもでき、更に可変定電流源をそ
の他の回路構成に置き変えることも可能である。
示されるように、カレントミラー回路と入力MOSFETとを
組み合わせた一対の可変定電流源を含むものに限定され
るものではなく、少なくとも、CMOSスイッチのオン状態
からオフ状態への遷移過程においてタイミング信号のレ
ベル反転速度やレベル反転開始時期を可変にすることが
できれば充分であるから、１つのコントロールゲート回
路に対してはそれに応じた１つの可変定電流源だけを有
するように構成することもでき、更に可変定電流源をそ
の他の回路構成に置き変えることも可能である。
以上の説明では主として本発明者によってなされた発明
をその背景となった技術分野であるサンプルアンドホー
ルド回路へ入力信号を供給する伝達ゲートに適用した場
合について説明したが、これに限定されるものではな
く、アナログスイッチ単体のIC、CODEC又は電力量計な
どMOSFETを含む半導体集積回路全般に広く利用すること
ができる。
をその背景となった技術分野であるサンプルアンドホー
ルド回路へ入力信号を供給する伝達ゲートに適用した場
合について説明したが、これに限定されるものではな
く、アナログスイッチ単体のIC、CODEC又は電力量計な
どMOSFETを含む半導体集積回路全般に広く利用すること
ができる。
第１図は本発明の第１実施例を示す回路図、 第２図は第１コントロールゲート回路の詳細を示す回路
図、 第３図は第２コントロールゲート回路の詳細を示す回路
図、 第４図は第１実施例におけるタイミング信号φn,φｐの
レベル反転過程を示す作用説明図、 第５図は本発明の第２実施例を示す回路図、 第６図は第２実施例における のレベル反転過程を示す作用説明図、 第７図は第２実施例における のレベル反転過程を示す作用説明図、 第８図は第２実施例におけるタイミング信号φn,φｐの
レベル反転過程を示す作用説明図である。 SW……CMOSスイッチ、Tge……タイミング信号発生回
路、Veg……電圧発生回路、Sen……フィードスルー量検
出回路、φn,φｐ……タイミング信号、Vc……制御電
圧。
図、 第３図は第２コントロールゲート回路の詳細を示す回路
図、 第４図は第１実施例におけるタイミング信号φn,φｐの
レベル反転過程を示す作用説明図、 第５図は本発明の第２実施例を示す回路図、 第６図は第２実施例における のレベル反転過程を示す作用説明図、 第７図は第２実施例における のレベル反転過程を示す作用説明図、 第８図は第２実施例におけるタイミング信号φn,φｐの
レベル反転過程を示す作用説明図である。 SW……CMOSスイッチ、Tge……タイミング信号発生回
路、Veg……電圧発生回路、Sen……フィードスルー量検
出回路、φn,φｐ……タイミング信号、Vc……制御電
圧。
Claims (4)
- 【請求項１】アナログ信号が与えられる第１ノード、互
いにその電流通路が並列接続されたＰチャンネル型MOSF
ET及びＮチャンネル型MOSFET、上記両MOSFETを介して第
１ノードのアナログ信号が与えられる第２ノード、及び
上記両MOSFETのゲートに供給されるべき相補的タイミン
グ信号を形成するタイミング信号発生回路を備え、上記
タイミング信号発生回路は、相補的にレベル変化される
前記タイミング信号の相互にクロスする電圧レベルを、
第１ノードに与えられるアナログ信号レベルに近づけ
て、上記両MOSFETにおけるアナログ信号レベルに対する
スイッチングタイミングの相違を抑制するものである、
ことを特徴とするアナログスイッチ回路。 - 【請求項２】上記タイミング信号発生回路は、上記両MO
SFETの入力アナログ信号レベルに応じた制御電圧を受
け、その電圧に基づいてタイミング信号のレベル変化速
度を可変にするものであることを特徴とする特許請求の
範囲第１項記載のアナログスイッチ回路。 - 【請求項３】上記タイミング信号発生回路は、上記第１
ノードと第２ノードの間の電圧の差に応じた制御電圧を
受け、その電圧に基づいて相補的タイミング信号のレベ
ル変化開始時期を遅延制御するものであることを特徴と
する特許請求の範囲第１項記載のアナログスイッチ回
路。 - 【請求項４】上記タイミング信号発生回路は、上記制御
電圧に基づいて電流値が可変とされる電流源と、この電
流源によって動作電流が決定されるCMOSインバータ回路
とを一組含み、当該CMOSインバータ回路の出力反転速度
がその電流源の電流値に応じて可変にされ、そのような
一組のCMOSインバータ回路の入力の相補的な変化に追従
して得られる当該CMOSインバータ回路の出力に基づい
て、前記相補的タイミング信号を形成するものであるこ
とを特徴とする特許請求の範囲第２項記載のアナログス
イッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29053285A JPH0693622B2 (ja) | 1985-12-25 | 1985-12-25 | アナログスイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29053285A JPH0693622B2 (ja) | 1985-12-25 | 1985-12-25 | アナログスイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62150926A JPS62150926A (ja) | 1987-07-04 |
| JPH0693622B2 true JPH0693622B2 (ja) | 1994-11-16 |
Family
ID=17757242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29053285A Expired - Lifetime JPH0693622B2 (ja) | 1985-12-25 | 1985-12-25 | アナログスイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0693622B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0519098B1 (en) * | 1991-06-19 | 1995-09-20 | General Electric Company | Aromatic carbonate polymer based blend with low gloss |
| JP2010008522A (ja) * | 2008-06-25 | 2010-01-14 | Sony Corp | 表示装置 |
| TWI509987B (zh) * | 2009-08-14 | 2015-11-21 | That Corp | 區域效率之可程式增益放大器 |
| JP6071405B2 (ja) * | 2012-10-15 | 2017-02-01 | 日置電機株式会社 | スイッチ装置 |
-
1985
- 1985-12-25 JP JP29053285A patent/JPH0693622B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62150926A (ja) | 1987-07-04 |
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