JPS62150926A - アナログスイツチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明はアナログスイッチ、例えばＣＭＯＳスイッチに
適用して有効な技術に関する。

〔背景技術〕

Ｐチャンネル型ＭＯＳＦＥＴ及びＮチャンネル型ＭＯＳ
ＦＥＴが並列接続され、夫々のゲートに相補レベルのタ
イミング信号を受けてスイッチ制御されるＣＭＯＳスイ
ッチにおいて、それがオン状態からオフ状態にされると
き、Ｎチャンネル型ＭＯＳＦＥＴのゲートに供給される
タイミング信号はハイレベルからロウレベルに立ち下げ
られ、一方Ｐチャンネル型ＭＯＳＦＥＴのゲートに供給
されるタイミング信号はロウレベルからハイレベルに立
ち上げられる。ここで、ＭＯＳＦＥＴにおいては、ゲー
ト電極とソース・ドレイン領域との重なりによって生ず
るようなゲートオーバラップ容量や、ゲート電極下の半
導体表面にチャンネル領域が誘起されたときにゲート電
極とチャンネル領域との間に形成されるチャンネル容量
から成るようなゲート容量が存在する。このゲート容量
は、不所望なカップリング容量とみなされる。そこで、
Ｎチャンネル型及びＰチャンネル型ＭＯＳＦＥＴのため
のタイミング信号がそれぞれ上記のように変化された場
合、夫々のＭＯＳＦＥＴに結合された出力ノードにはゲ
ート容量を介して電荷が注入されることになる。注入さ
れた電荷は、夫々のＭＯＳＦＥＴがオフ状態にされてハ
イインピーダンス状態を採ることによってそのまま保持
される。

この場合、Ｎチャンネル型ＭＯＳＦＥＴとＰチャンネル
型ＭＯＳＦＥＴとに加えられるタイミング信号の変化が
上記のように互いに逆方向であるので、これら２つのＭ
ＯＳＦＥＴを介して出力ノードに加えられる電荷は、実
質的に逆極性にあるとみなせる。しかしながら、注入電
荷量が両ＭＯＳＦＥＴで異なれば、ＣＭＯＳスイッチの
オフ状態前に出力ノードに伝達された入力信号レベルが
その注入電荷量の差に応じて変動する所謂フィードスル
ーを生ずる。

そこで本発明者は、相互に注入電荷を相殺可能にしてＣ
ＭＯＳスイッチにおける上記フィードスルーを低減する
ため、ゲート容量の等しいＭＯＳＦＥＴを用いることを
検討した。しかし本発明者等の更にの検討によって斯る
技術においても、ＣＭＯＳスイッチのオフ状態直前にお
けるその入力信号レベルによっては、両ＭＯＳＦＥＴが
オフ状態にされるタイミングが相互にずれ、そのため実
質的な注入電荷量が相違して充分にフィードスルーを低
減することができないということが明らかにされた。

なお、ＣＭＯＳスイッチについて記載された文献の例と
しては昭和５９年１１月３０日オーム社発行のｒＬＳＩ
ハンドブックＪ　Ｐ１４５がある。

〔発明の目的〕

本発明の目的は、フィードスルーを充分に低減すること
ができるアナログスイッチ回路を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書及び添付図面から明らかになるであろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、ＣＭＯＳスイッチのオン状態からオフ状態へ
の遷移過程における両タイミング信号を、そのＣＭＯＳ
スイッチの入力信号レベルとほぼ同じレベルで交叉させ
てレベル変化させるタイミング信号発生回路を設け、Ｃ
ＭＯＳスイッチを構成する両ＭＯＳＦＥＴがオフ状態に
されるタイミングを、ＣＭＯＳスイッチの入力信号レベ
ルに応じて同一にすることにより、フィードスルーの低
減を達成するものである。

〔実施例１〕 第１図は本発明の第１実施例を示す回路図である。同図
に示されるアナログスイッチ回路は、特に制限されない
が、図示しないサンプルアンドホールド回路へ入力信号
を供給する伝達ゲートとして機能するものである。

同図においてＳＷはＣＭＯＳスイッチであり、並列接続
されたＮチャンネル型ＭＯＳＦＥＴＱＩ及びＰチャンネ
ル型ＭＯＳＦＥＴＱ２から構成される。このＣＭＯＳス
イッチは、ＭＯＳＦＥＴＱ１、Ｃ２のゲートに夫々に供
給される相補レベルのタイミング信号φｎ、φｐによっ
てスイッチ制御される。ＣＭＯＳスイッチＳＷは、ＭＯ
ＳＦＥＴＱ１のドレイン及びＭＯＳＦＥＴＱ２のソース
に入力信号Ｖｉｎを受け、オン状態においてＭＯＳＦＥ
ＴＱＩのソース及びＭＯＳＦＥＴＱ２のドレインから出
力信号Ｖｏｕｔを図示しないサンプルアンドホールド回
路へ供給する。なお、ＭＯＳＦＥＴＱ１及びＱ２のそれ
ぞれの２つの電流移送電極のうちどちらがソースとして
作用し、どちらがドレインとして作用するかは、入力Ｖ
ｉｎと出力Ｖｏｕｔとの間の電位差によって決る。それ
故に、図示及び以下の説明におけるソース・ドレインの
記号及び用語は便宜上のものであると理解されたい。

同図においてＴｇｅはタイミング信号発生回路であり、
上記タイミング信号φｐはそれに含まれる第１コントロ
ールゲート回路Ｇｃｍから出力され、また上記タイミン
グ信号φｎはそれに含まれる第２コントロールゲート回
路Ｇｃ２から出力される。

第１コントロールゲート回路Ｇｃｍは、例えば第２図に
示されるように、夫々ソースが一方の基準電源端子＋■
ｏに結合されたＰチャンネル型ＭＯＳＦＥＴＱ３．Ｑ４
から成るカレントミラー回路と、夫々ソースが他方の基
準電源端子−■。に結合されたＮチャンネル型ＭＯＳＦ
ＥＴＱ５．Ｑ６から成るカレントミラー回路とを含む。

上記ＭＯＳＦＥＴＱ４及びＱ６のドレイン間にはＰチャ
ンネル型ＭＯＳＦＥＴＱ７及びＮチャンネル型ＭＯＳＦ
ＥＴＱ８から成るＣＭＯＳインバータ回路が結合される
。そのＣＭＯＳインバータ回路の入力端子はクロック信
号φ。が供給され、そのクロック信号φ６のレベルに応
じて反転されたレベルのタイミング信号φｎがそのＣＭ
ＯＳインバータ回路の出力端子から出力される。

上記ＭＯＳＦＥＴＱ３及びＱ５のドレイン間には、ゲー
トがドレインに結合されたＰチャンネル型ＭＯＳＦＥＴ
Ｑ９及びバイアス電流決定用のＮチャンネル型入力ＭＯ
ＳＦＥＴＱＩＯが順次結合される。入力ＭＯＳＦＥＴＱ
ＩＯのゲートは、第１図に示される電圧発生回路Ｖｇｅ
からの制御電圧ＶＣを受ける。電圧発生回路Ｖｇｅは、
上記ＣＭＯＳスイッチＳＷによってスイッチされるべき
アナログ入力信号Ｖｉｎを受け、そのレベルに比例した
ようなアナログ制御電圧ＶＣを出力するものである。し
たがって、入力ＭＯＳＦＥＴＱＩＯのオン抵抗若しくは
バイアス電流は制御電圧Ｖｃのレベル即ち入力信号Ｖｉ
ｎのレベルにほぼ比例して増減する。その結果、上記カ
レントミラー回路を構成するＭＯＳＦＥＴＱ４及びＱ６
に流れる電流が入力信号Ｖｉｎのレベルにほぼ比例して
増減するから、タイミング信号φｎのレベル反転速度、
言い換えるなら、ＭＯＳＦＥＴＱＩのゲートに対する充
放電時間は上記入力信号Ｖｉｎのレベルにほぼ比例して
変化される。例えば、クロック信号φ。のレベル変化に
基づいてロウレベルからへイレベルに変化するときのタ
イミング信号φｐは、０〔■〕の入力信号Ｖｉｎに対し
て第４図の実線で示されるレベル反転速度に設定される
。入力信号Ｖｉｎのレベルが０〔７３以上の＋Ａ　（Ｖ
）のときは、その入力信号レベルの増大に応じてＭＯＳ
ＦＥＴＱ４から供給される電流が増大され、それによっ
てそのときのレベル反転速度は第４図の鎖線で示される
ように速くなる。一方、入力信号Ｖｉｎのレベルが０〔
■〕以下の−Ａ　ＥＶ）のときは、その入力信号レベル
の減少に応じてＭＯＳＦＥＴＱ４から供給される電流が
減少され、それによってそのときのレベル反転速度は第
４図の破線で示されるように遅くなる。

第２コントロールゲート回路Ｇｃ２は、第３図に示され
るように、上記第１コントロールゲート回路Ｇｃ、同様
ＭＯＳＦＥＴＱＩＩ乃至Ｑ１６から成るカレントミラー
回路及びＣＭＯＳインバータ回路を含む。そのＣＭＯＳ
インバータ回路の入力端子は第１図に示されるインバー
タ回路Ｉｎｖによってレベル反転されたクロック信号φ
。が供給され。

そのクロック信号φ。のレベルに応じて反転されたレベ
ルのタイミング信号φｎがそのＣＭＯＳインバータ回路
の出力端子から出力される。

上記カレントミラー回路を構成するＭＯＳＦＥＴＱＩＩ
及びＱ１３のドレイン間には、上記電圧発生回路ｖｇｓ
からの制御電圧Ｖｃを受けるＰチャンネル型入力ＭＯＳ
ＦＥＴＱ１７とダイオード接続されたＮチャンネル型Ｍ
ＯＳＦＥＴＱ１８とが順次結合される。入力ＭＯＳＦＥ
ＴＱ１７の導電型は上記第１コントロールゲート回路Ｇ
ｃ、のそれと異なるから、入力ＭＯＳＦＥＴＱ１７のオ
ン抵抗は逆に制御電圧ｖｃのレベル即ち入力信号Ｖｉｎ
のレベルにほぼ反比例して増減する。その結果、上記カ
レントミラー回路を構成するＭＯＳＦＥＴＱ１２及びＱ
１４に流れる電流は入力信号Ｖｉｎのレベルにほぼ反比
例して増減するから、タイミング信号φＰのレベル反転
速度、言い換えるなら、ＭＯＳＦＥＴＱ２のゲートに対
する充放電時間は上記入力信号Ｖｉｎのレベルにほぼ反
比例して可変とされる。

クロック信号φ。のレベル変化に基づいてハイレベルか
らロウレベルに変化するときのタイミング信号φｎは、
０〔ｖ〕の入力信号Ｖｉｎに対して第４図の実線で示さ
れるように、上記第１コントロールゲート回路Ｇｃ１の
レベル反転速度と等しく設定され、レベル反転の遷移過
程においてタイミング信号φｐと相互にＯＣｖ〕で交叉
する。入力信号ＶｉｎのレベルがＯＥＶ）以上の＋Ａ　
ＥＶ）のときは、その入力信号レベルの増大に応じてＭ
ＯＳＦＥＴＱ１４に流れる電流が減少され、それによっ
てそのときのレベル反転速度は第４図の鎖線で示される
ように遅くなる。このときタイミング信号φｎは、レベ
ル反転の遷移過程においてタイミング信号φｐと相互に
＋Ａ　（Ｖ）で交叉する。

一方、入力信号Ｖｉｎのレベルが０〔ｖ〕以下の−Ａ　
（Ｖ〕のときは、その入力信号レベルの減少に応じてＭ
ＯＳＦＥＴＱ１４に流れる電流が増大され、それによっ
てそのときのレベル反転速度は第４図の破線で示される
ように速くなる。このときタイミング信号φｎは、レベ
ル反転の遷移過程においてタイミング信号φｐと相互に
−Ａ　（Ｖ）で交叉する。このように、レベル反転の遷
移過程において両タイミング信号φｎ、φｐが入力信号
Ｖｉｎのレベルで交叉する相関は、第１コントロールゲ
ート回路Ｇｃｍ及び第２コントロールゲート回路Ｇｃ２
を夫々構成するＭＯＳＦＥＴのサイズやしきい値電圧な
どを相互に整合させることによって実現可能である。な
お、特に制限されないが、第２図及び第３図の回路は、
それぞれＩＣ化を考慮したような単位回路から構成され
ている。すなわち、各単位回路は、配線変更によりその
構成を容易に変更できるように構成されている。第２図
及び第３図のＭＯＳＦＥＴＱ９及びＱ１８は、それぞれ
の回路動作のために本質的に必要とされるものではない
。

ここで、上記ＣＭＯＳスイッチＳＷを構成するＭＯＳＦ
ＥＴＱＩ、Ｑ２は、特に制限されないが、ゲート容量及
びしきい値電圧ｖｔｈが夫々等しく設定される。斯るＣ
ＭＯＳスイッチＳＷのオフ動作をみると、ＭＯＳＦＥＴ
ＱＩはタイミング信号φｎのレベルが入力信号Ｖｉｎの
レベルに対してそのしきい値電圧台ｖｔｈだけ高い所で
オフ状態にされ、また、ＭＯＳＦＥＴＱ２はタイミング
信号φｐのレベルが入力信号Ｖｉｎのレベルに対してそ
のしきい値電圧台ｖｔｈだけ低い所でオフ状態にされる
。

したがって、上記第１コントロールゲート回路Ｇｃ工及
び第２コントロールゲート回路ＧＣ２によれば、第４図
に示されるようにレベル反転の遷移過程において両タイ
ミング信号φｎ、φｐが入力信号Ｖｉｎのレベルで交叉
する相関を有するから、クロック信号φ。のレベル反転
に基づいてＣＭＯＳスイッチＳＷが制御されるとき、そ
のＣＭＯＳスイッチＳＷを構成する両ＭＯＳＦＥＴＱＩ
及びＱ２はほぼ同じタイミングでオフ状態が達成される
。

厳密に言うなら、入力信号ＶｉｎのレベルがＯ（Ｖ）の
ときは両タイミング信号φｎ、φｐのレベル反転速度が
相互に等しくなるから、同じタイミングでオフ状態が達
成される。一方、入力信号Ｖｉｎのレベルが０〔ｖ〕以
外の場合には両タイミング信号φｎ、φｐのレベル反転
速度が相互に相違するようになるから、そのレベル変化
の傾きの差に応じて極めて僅かながらタイミングがずれ
ることになる。

上記ＣＭＯＳスイッチＳＷが両タイミング信号φｎ、φ
ｐによってオン状態からオフ状態に制御される遷移過程
において、レベル反転されるタイミング信号φｎ、φｐ
を夫々ゲートに受けるＭＯＳＦＥＴＱＩ、Ｑ２は、相互
に等しいゲート容量を通してＣＭＯＳスイッチＳＷの出
力端子側に相互に逆極性の電荷を注入する。このとき、
上述の第１コントロールゲート回路Ｇｃ１及び第２コン
トロールゲート回路Ｇｃ、の作用により、ＣＭＯＳスイ
ッチＳＷを構成する両ＭＯＳＦＥＴＱＩ及びＱ２は、入
力信号Ｖｉｎのレベルに拘らずほぼ同じタイミングでオ
フ状態にされる。言い換えるなら、両ＭＯＳＦＥＴＱＩ
及びＱ２は、はぼ同時に高出力インピーダンス状態にさ
れる。その結果、各ＭＯＳＦＥＴＱＩ、Ｑ２のゲートか
らＣＭＯＳスイッチＳＷの出力端子側に実質的に注入保
持される逆極性の電荷は、入力信号Ｖｉｎのレベルに拘
らず相互にほぼ等量になり、はぼ完全に相殺される。し
たがって、ＣＭＯＳスイッチＳＷのオフ状態前に出力ノ
ードに伝達された入力信号レベルがその注入電荷量の差
に応じて変動する所謂フィードスルーを、入力信号Ｖｉ
ｎのレベルに拘らず著しく低減することができる。よっ
て、本実施例のようにＣＭＯＳスイッチ制御が図示しな
いサンプルアンドホールド回路に適用される場合には、
そのサンプルアンドホールド回路におけるゲインエラー
が防止される。

例えば、第４図に示されるように入力信号Ｖｉｎが＋Ａ
　（Ｖ）のときにＣＭＯＳスイッチＳＷがオフ動作され
る場合、ＭＯＳＦＥＴＱＩは時刻ｔ１においてオフ状態
にされ、ＭＯＳＦＥＴＱ２はそれよりも僅かに遅れた時
刻ｔ２においてオフ状態にされる。これに対して仮に、
上記と同じ場合にＣＭＯＳスイッチＳＷをクロック信号
φ。で直接的にスイッチ制御するなら、第４図に示され
るようにＭＯＳＦＥＴＱＩは時刻ｔ。においてオフ状態
にされ、ＭＯＳＦＥＴＱ２はそれよりもはるかに遅れた
時刻ｔ３においてオフ状態にされる。

この場合のフィードスルー量は、次のようになる。すな
わち、各ＭＯＳＦＥＴＱＩ、Ｑ２は、それがオン状態に
されているなら、ゲート・チャンネル間容量とゲート・
ソース又はゲート・ドレイン間オーバラップ容量との和
に等しいような大きいゲート容量をもち、それがオフ状
態にされているなら、斯るオーバラップ容量に等しいよ
うな小さいゲート容量を持つ。タイミング信号φｎがロ
ウレベルに向けて変化され始め且つＭＯＳＦＥＴＱ１が
時刻ｔ。においてオフ状態にされるまでにおいて、出力
ノードＶｏｕｔには、ＭＯＳＦＥＴＱ１の大きいゲート
容量を介して電位変動が与えられる。しかしながら、こ
の場合、ＭＯＳＦＥＴＱ２はね時刻ｔ３までオン状態に
維持される。オン状態のＭＯＳＦＥＴＱ２は、出力ノー
ドＶ　ｏｕｔの電位を入力ノードＶｉｎの電位に等しく
させるように作用する。これに応じて、ＭＯＳＦＥＴＱ
Ｉによって出力ノードＶｏｕｔに与えられる電位変動成
分は、小さくされてしまう。ＭＯＳＦＥＴＱＩがオフ状
態にされてからＭＯＳＦＥＴＱ２がオフ状態にされるま
での間において、出力ノードｖｏｕｔには、ＭＯＳＦＥ
ＴＱ２のチャンネル容量によって決るような電位変動が
与えられる。言い換えると、この場合は、ＭＯＳＦＥＴ
ＱＩとＱ２の動作によってフィードスルー量のキャンセ
ルが実質的に期待されず、出力ノードＶｏｕｔに、実質
的にＭＯＳＦＥＴＱ２によってのみ決るような大きい電
位変化が与えられてしまうようになる。

これに対して、本実施例のようにＭＯＳＦＥＴＱ１、Ｑ
２のオフタイミングのずれが極めて少ない場合には夫々
のＭＯＳＦＥＴＱｉ、Ｑ２のゲートからＣＭＯＳスイッ
チＳＷの出力端子側に実質的に注入保持される逆極性の
電荷量の差が極めて小さくなり、その結果フィードスル
ー量が低減される。

〔実施例２〕 第５図は本発明の第２実施例を示す回路図である。上記
実施例１においては入力信号Ｖｉｎのレベルに応じてタ
イミング信号発生回路ＴＢｅをフィードホワード制御す
る構成を示したが、本実施例は、フィードスルー量を検
出し、それに基づいてタイミング信号発生回路Ｔｇｅを
フィードバック制御する構成である。

第５図においてＳｅｎは、フィードスルー量検出回路で
あり、ＣＭＯＳスイッチＳＷの入出力信号Ｖ　ｊ、ｎ　
、　Ｖ　ｏｕｔを受けその差に応じた電圧を出力する比
較器Ｃｏｍと、比較器Ｃｏｍからの出力電圧及びクロッ
ク信号φ。を受け、クロック信号φ。がハイレベルから
ロウレベルに変化したとき、言い換えるなら、ＣＭＯＳ
スイッチＳＷがオン状態からオフ状態に変化したときに
比較器Ｃｏｍからの出力電圧をサンプリングし、そのサ
ンプリング電圧をクロック信号φ。の次の変化までホー
ルドするサンプルアンドホールド回路Ｓ＆Ｈとから構成
される。

ここで、フィードスルー量検出回路Ｓｅｎによって検出
されるフィードスルー量は、サンプルアンドホールド回
路Ｓ＆Ｈから出力される制御電圧ＶＣに対応し、入力信
号Ｖｉｎが０〔７１以上のときはその信号レベルの大き
さに応じた十極性の制御電圧としてサンプルアンドホー
ルド回路Ｓ＆Ｈから得られる。また、入力信号Ｖｉｎが
０〔ｖ〕以下のときはその信号レベルの絶対値に応じた
一極性の制御電圧としてサンプルアンドホールド回路Ｓ
＆Ｈから得られる。

タイミング信号発生回路Ｔｇｅは、上記実施例同様イン
バータ回路Ｉｎｖ、第１コントロールゲート回路Ｇｃ１
及び第２コントロールゲート回路ＧＣ２を備える。本実
施例において、コントロールゲート回路Ｇｃ、、Ｇｃ２
の夫々の入力ＭＯＳＦＥＴＱＩＯ。

Ｑ１７にはサンプルアンドホールド回路Ｓ＆Ｈがらの制
御電圧Ｖｃが供給される。例えば、クロック信号φ。の
レベル反転に基づいてＣＭＯＳスイッチＳＷがオン状態
からオフ状態にされる場合、サンプルアンドホールド回
路Ｓ＆Ｈから第１コントロールゲート回路Ｇｃ１に供給
される制御電圧ＶＣが十極性のとき、第６図の鎖線で示
されるなようにそこからの出力信号φ１はレベル反転速
度が増大される傾向を採り、逆に一極性のときは第６図
の破線で示されるように出方信号φ□はレベル反転速度
が減少される傾向を採る。第２コントロールゲート回路
Ｇｃ２からの出力信号φ□に関しては上記第１コントロ
ールゲート回路Ｇｃｍの場合とは逆になる。

第１コントロールゲート回路Ｇｃ１及び第２コントロー
ルゲート回路Ｇｃ２の出力端子は、夫々所定の論理しき
い値電圧ｖｔｈが設定された図示しないインバータ回路
やヒステリシス回路などによって構成された波形整形回
路Ｗｃ１．Ｗｃ２の入力端子に結合される。各波形整形
回路Ｗｅ工、Ｗｅ２は、クロック信号φ。のレベル反転
に基づいてＣＭＯＳスイッチＳＷがオン状態からオフ状
態にされる遷移過程において上記コントロールゲート回
路Ｇｃ１゜Ｇｃ２から出力される所定の傾斜信号φ１．
φ１を波形整形回路Ｗｃ１．Ｗｃ２の論理しきい値電圧
ｖｔｈに応じて急峻に立ち上げ又は立ち下げるように波
形整形する。したがって、各波形整形回路Ｗｃ、、Ｗｃ
２からは、第６図に対応した第７図に示されるように、
論理しきい値電圧ｖｔｈに応じて相互に遅延された信号
φ２．φ２が出力される。両信号φ２．φ２の遅延関係
についてみれば、第６図の説明からも明らかな如く、制
御電圧ＶｃがＯＣＶ）のとき両信号φ２．φ、は相互に
遅延せず、また、制御電圧ｖｃが十極性のときは第７図
の鎖線で示されるように信号φ２のレベル反転時期が遅
れ、逆に制御電圧ｖｃが一極性のときは第７図の破線で
示されるように信号φ２のレベル反転時期が遅れる。

波形整形回路Ｗｅ工、Ｗｃ２の出力端子は、夫々第２図
同様の構成を有する第３コントロールゲート回路Ｇｃ３
．第３図同様の構成を有する第４コントロールゲート回
路ＧＣ４に含まれる夫々のＣＭＯＳインバータ回路の入
力端子に結合される。両コントロールゲート回路Ｇｃ、
、Ｇｃ４の入力ＭＯＳＦＥＴには固定電圧Ｖｆｉが印加
され、入力信号φ２．φ２に基づきともに同じ速度でレ
ベル反転されたタイミング信号φｐ、φｎを出力する。

したがって、ＣＭＯＳスイッチＳＷがオン状態からオフ
状態にされる遷移過程において両コントロールゲート回
路Ｇｃ３．Ｇｃ４から出力されるタイミング信号φｐ。

φｎは、第８図に示されるように、上記第７図で説明し
た遅延関係を有して相互に同じ速度、言い換えるなら、
同じ傾きでレベル反転される。

ここで、十極性の制御電圧Ｖｃに基づいて発生されるタ
イミング信号φｐ、φｎは、第８図の鎖線で示されるよ
うに、その制御電圧Ｖｃを得るにあたって上記フィード
スルー量検出回路Ｓｅｎで検出された入力信号ｖｉｎの
レベル＋Ａ　（Ｖ）に等しいレベルで相互に交叉するよ
うになっている。また、−極性の制御電圧Ｖｃに基づい
て発生されるタイミング信号φｐ、φｎは、第８図の破
線で示されるように、その制御電圧ＶＣを得るにあたっ
て上記フィードスルー量検出回路Ｓｅｎで検出された入
力信号Ｖｉｎのレベル−Ａ　（Ｖ）に等しいレベルで相
互に交叉するようになっている。このような関係は、制
御電圧Ｖｃのレベルに対して信号φ２．φ２を相互にど
れだけ遅延させるかによって決るから、コントロールゲ
ート回路Ｇｃｍ、Ｇｃ２及び波形整形回路Ｗｅ、、Ｗｅ
２の構成素子のサイズや回路構成次第で適宜得ることが
できる。

このように、タイミング信号φｐ、φｎのレベル反転の
遷移過程において両タイミング信号φｎ。

φｐが入力信号Ｖｉｎのレベルで交叉する相関を有する
から、クロック信号φ。のレベル反転に基づいてＣＭＯ
ＳスイッチＳＷが制御されるとき、そのＣＭＯＳスイッ
チＳＷを構成する両ＭＯＳＦＥＴＱＩ及びＱ２は同じタ
イミングでオフ状態が達成される。したがって、上記実
施例同様、ＣＭＯＳスイッチＳＷがオン状態からオフ状
態にされるとき、各ＭＯＳＦＥＴＱＩ、Ｑ２のゲートか
らＣＭＯＳスイッチＳＷの出力端子側に実質的に注入保
持される逆極性の電荷は、入力信号Ｖｉｎのレベルに拘
らず相互に等量になって完全に相殺され、それによって
入力信号Ｖｉｎのレベルに拘らずフィードスルーを著し
く低減することができる。

特に、本実施例２においては、実施例１と異なりタイミ
ング信号φｐ、φｎのレベル反転速度が常に等しく維持
されるから、タイミング信号発生回路Ｔｇｅ自体の構成
は実施例１に比べて複雑になるが、ＭＯＳＦＥＴＱＩ、
Ｑ２（７）オフタイミングを原理的に完全に一致させる
ことができ、実施例１よりも一層フイードスルー量を低
減可能である。

（以下余白） 〔発明の効果〕 本願において開示された発明によれば、以下の効果を得
るものである。

（１）ＣＭＯＳスイッチのスイッチ制御用タイミング信
号を、そのＣＭＯＳスイッチのオン状態からオフ状態へ
の遷移過程においてそのＣＭＯＳスイッチの入力信号レ
ベルとほぼ同じレベルで交叉させるようにしたから、Ｃ
ＭＯＳスイッチを構成する一対のＭＯＳＦＥＴのオフタ
イミングを入力信号レベルに拘らずほぼ一致させること
ができる。

（２）上記効果より、ＣＭＯＳスイッチのオン状態から
オフ状態への遷移過程においてＣＭＯＳスイッチを構成
する一対のＭＯＳＦＥＴのゲートに注入される相互に逆
極性の電荷量がほぼ等しくなり、それによって注入電荷
がほぼ相殺されてフィードスルーが低減される。

（３）特に、ＣＭＯＳスイッチのスイッチ制御用タイミ
ング信号のレベル変化速度を入力信号レベルに応じて変
えることによって、そのタイミング信号をＣＭＯＳスイ
ッチの入力信号レベルとほぼ一次− 同じレベルで交叉させるようにすれば、タイミング信号
発生回路の構成を簡素化することが可能である。

（４）また、ＣＭＯＳスイッチのスイッチ制御用タイミ
ング信号のレベル変化速度を相互に一定に維持した状態
で入力信号レベルに応じてレベル反転開始時期を相互に
遅延させることによって、そのタイミング信号をＣＭＯ
Ｓスイッチの入力信号レベルとほぼ同じレベルで交叉さ
せるようにすれば、フィードスルーを完全に解消するこ
とが可能である。

以上本発明者によって成された発明に実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更可能である。

例えば、実施例１において両タイミング信号φｐ、φｎ
ともにレベル変化速度を可変にしたが、一方のタイミン
グ信号のレベル変化速度だけを可変にすることもできる
。即ち、コントロールゲート回路Ｇｃ２の入力ＭＯＳＦ
ＥＴＱ１７のゲートを接地させてタイミング信号φｎの
レベル変化速度を第４図の実線で示されるように固定し
、コントロールゲート回路ＧＣ１によるタイミング信号
φｐのレベル反転速度を更に大きく変化させるようにす
ればよい。また、逆にタイミング信号φｐのレベル反転
速度を固定することも可能である。また、実施例２につ
いても両タイミング信号φρ、φｎともにレベル反転開
始時期を遅延可能に構成したが、上記同様一方のタイミ
ング信号のレベル反転開始時期だけを可変にすることも
できる。

また、タイミング信号発生回路Ｔｇｅの制御手段は上記
実施例に限定されるものではなく、例えば実施例１のタ
イミング信号発生回路Ｔｇｅを実施例２のフィードスル
ー量検出回路Ｓｅｎで制御してもよく、また逆に、実施
例２のタイミング信号発生回路Ｔｇｅを実施例］の電圧
発生回路Ｖｇｅで制御することも可能である。

また、コントロールゲート回路は、第２図及び第３図に
示されるように、カレントミラー回路と入力ＭＯＳＦＥ
Ｔとを組み合わせた一対の可変定電流源を含むものに限
定されるものではなく、少なくとも、ＣＭＯＳスイッチ
のオン状態からオフ状態への遷移過程においてタイミン
グ信号のレベル反転速度やレベル反転開始時期を可変に
することができれば充分であるから、１つのコントロー
ルゲート回路に対してはそれに応じた１つの可変定電流
源だけを有するように構成することもでき、更に可変定
電流源をその他の回路構成に置き変えることも可能であ
る。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった技術分野であるサンプルアンドホー
ルド回路へ入力信号を供給する伝達ゲートに適用した場
合について説明したが、これに限定されるものではなく
、アナログスイッチ単体のＩＣ，Ｃ，０ＤＥＣ又は電力
量計などＭＯＳＦＥＴを含む半導体集積回路全般に広く
利用することができる。

【図面の簡単な説明】 第１図は本発明の第１実施例を示す回路図、第２図は第
１コントロールゲート回路の詳細を示す回路図、 第３図は第２コントロールゲート回路の詳細を示す回路
図、 第４図は第１実施例におけるタイミング信号φｎ、φｐ
のレベル反転過程を示す作用説明図、第５図は本発明の
第２実施例を示す回路図、第６図は第２実施例における
信号φ０．φ、のレベル反転過程を示す作用説明図、 第７図は第２実施例における信号φ２．φ２のレベル反
転過程を示す作用説明図、 第８図は第２実施例におけるタイミング信号φｎ、φｐ
のレベル反転過程を示す作用説明図である。 ＳＷ・・・ＣＭＯＳスイッチ、Ｔｇｅ・・・タイミング
信号発生回路、Ｖｇｅ・・・電圧発生回路、Ｓｅｎ・・
・フィードスルー量検出回路、φｎ、φｐ・・・タイミ
ング信第　　１　　図

Claims (1)

1. 【特許請求の範囲】 １、アナログ信号が与えられる第１ノード、互いにその
   電流通路が並列接続されたＰチャンネル型ＭＯＳＦＥＴ
   及びＮチャンネル型ＭＯＳＦＥＴ、上記両ＭＯＳＦＥＴ
   を介してアナログ信号が与えられる第２ノード、及び上
   記両ＭＯＳＦＥＴのゲートに供給されるべき相補的タイ
   ミング信号を形成するタイミング信号発生回路を備え、
   上記タイミング信号発生回路は、上記両ＭＯＳＦＥＴの
   アナログ信号レベルに対するスイッチングタイミングの
   変化を抑制するように、アナログ信号に応じて上記相補
   的タイミング信号を制御するように構成されてなること
   を特徴とするアナログスイッチ回路。 ２、上記タイミング信号発生回路は、上記両ＭＯＳＦＥ
   Ｔの入力アナログ信号レベルに応じた制御電圧を受け、
   その電圧に基づいてタイミング信号のレベル変化速度を
   可変にするものであることを特徴とする特許請求の範囲
   第１項記載のアナログスイッチ回路。 ３、上記タイミング信号発生回路は、上記第１、第２ノ
   ード間電圧の差に応じた制御電圧を受け、その電圧に基
   づいて相補的タイミング信号のレベル変化開始時期を相
   対的に変移させるものであることを特徴とする特許請求
   の範囲第１項記載のアナログスイッチ回路。 ４、上記タイミング信号発生回路は、上記制御電圧に基
   づいて電流値が可変とされる可変定電流源が結合された
   ＣＭＯＳインバータ回路を含み、その可変定電流源の電
   流値に応じてＣＭＯＳインバータ回路からの出力レベル
   反転速度を可変にし、それに基づいてタイミング信号を
   形成するものであることを特徴とする特許請求の範囲第
   １項又は第２項記載のアナログスイッチ回路。