JPH0158896B2 - - Google Patents

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JPH0158896B2
JPH0158896B2 JP57016122A JP1612282A JPH0158896B2 JP H0158896 B2 JPH0158896 B2 JP H0158896B2 JP 57016122 A JP57016122 A JP 57016122A JP 1612282 A JP1612282 A JP 1612282A JP H0158896 B2 JPH0158896 B2 JP H0158896B2
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fet
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Nippon Electric Co Ltd
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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Description

【発明の詳細な説明】 本発明はインバータ回路に関する。
インバータ回路は論理回路の基本となる重要な
電子回路である。最近の半導体集積回路の大容量
化、多くの応用回路の集積化等によりそれが回路
内でのレベル変換更には外部負荷を駆動するため
の変換等益々重要となつている。
かかるインバータ回路において、例えば相補型
電界効果トランジスタ（Ｃ−MOSという）で形
成されたメモリのアドレスインバータのような回
路では、入力信号の反転動作時に流れる電源電流
（IDDという）のピーク電流が大きくなるために、
メモリ素子として要求されているIDDのピーク値
を超過する場合も起ることになり、このIDDのピ
ーク値をいかにして小さくできるかということが
一つの大きな問題となつている。
次に、図面を用いこの問題点について更に詳し
く説明する。
第１図は従来のＣ−MOSを用いたインバータ
の基本回路図で、第２図はその入力信号φIN、出
力信号φOUT及び電源電流IDD中の負荷容量CLの充
電電流成分IDDLの動作波形図である。Ｎチヤンネ
ル型電界効果トランジスタ（Nch−FETという）
Q1とＰチヤンネル型電界効果トランジスタ（Pch
−FETという）Q2とがドレインを共通接続され
て出力端子３を形成し、FETQ1のソースはVSS電
源端子（ここでは接地端子）に、FETQ2のソー
スはVDD電源端子４（ここではVDDは正の電圧）
に接続され、双方のゲートは共通接続されて入力
端子２を形成している。なお容量CLは負荷容量
である。
入力信号φINが“１”レベル（ここでは高電圧
VDDレベル）にある間はFET Q1がオンし、出力
信号φOUTは“０”レベル（VSSレベル）を保ち、
FET Q2はオフしているので電源電流IDDは流れな
い。次に、入力信号φINが“１”レベルから“０”
レベル（ここでは低電圧（VSS、０ボルト）レベ
ル）に移行し始め入力信号φINの電圧がVDD−｜
VTP｜（VTP；Pch−FETのしきい値電圧）まで低
下すると、FET Q2がオンし電源電流IDDが流れ始
め、出力信号φOUTの電圧はFET Q1とQ2との能力
比によつて定められる。そして出力信号φOUTの電
圧が上昇するにつれて負荷容量CLが駆動され、
充電電流IDDLがVDD電源端子からFET Q2をとおし
て流れるので大きなIDDが流れることになる。次
いで、入力信号φINが“０”レベルに近づきその
電圧がVTN（Nch−FETのしきい値電圧）以下に
なるとFET Q1はオフしFET Q1をとおる電源電
流成分（IDDOという）は流れなくなり、そして入
力信号φINが“０”レベルに達すると出力信号
φOUTも“１”レベルに達し、IDDも流れなくなる。
第２図にはIDD中の負荷容量CLの充電電流成分IDDL
の動作波形を示してあるが、大きなピーク値を有
するほぼ対称性のある波形となる。この充電電流
IDDLのピーク値は負荷容量CLが大きい程大きくな
り、前述のように例えばメモリ素子のようにピー
ク電流値に制限のある場合には、特にこのIDDLの
ピーク値を減少させることが問題となる。
従来、このIDDLのピーク値を減少させる方法と
しては、インバータの入力信号電圧のレベル反転
に要する時間（スイツチング時間）を長く、従つ
て負荷容量CLの充電時間を長くして、その代り
小さなピーク値の充電電流IDDLでも容量CLの充電
ができるようにする方法がとられている。従つて
インバータの応答時間（第２図のt1−t2間の時
間）が長くなるので、素子全体の高速化が阻害さ
れるという欠点を有している。
本発明の目的は上記の欠点を除去することによ
り、高速動作が可能で且つ電源電流中の負荷容量
充電電流成分のピーク値が大幅に低減されたとこ
ろのインバータ回路を提供することにある。
本発明のインバータ回路は、第１のＰチヤンネ
ル型電界効果トランジスタと第１のＮチヤンネル
型電界効果トランジスタとが直列に接続されて
VDD電源端子と接地端子間に挿入され、それらの
共通接続されたゲートを入力端子としそれらの共
通接続点を出力端子とする基本インバータ部と、
VDD電源端子と基本インバータ部の出力端子間に
それぞれ直列に接続されたそれぞれのゲートが接
地端子、基本インバータ部の出力端子及び基本イ
ンバータ部の入力端子に接続された第２、第３及
び第４のＰチヤンネル型電界効果トランジスタと
該第２及び第３のＰチヤンネル型電界効果トラン
ジスタの共通接続点と、接地端子間に挿入された
補助容量とを有する第１の補助回路と、VDD電源
端子と基本インバータ部の出力端子間に挿入され
そのゲートが遅延回路を介して基本インバータ部
の入力端子に接続された第５のＰチヤンネル型電
界効果トランジスタを有する第２の補助回路とを
有している。
又、本発明のインバータ回路は、第１のＰチヤ
ンネル型電界効果トランジスタと第１のＮチヤン
ネル型電界効果トランジスタとが直列に接続され
てVDD電源端子と接地端子間に挿入されそれらの
共通接続されたゲートを入力端子としそれらの共
通接続点を出力端子とする基本インバータ部と、
VDD電源端子と基本インバータ部の出力端子間に
それぞれ直列に接続されたそれぞれのゲートが接
地端子、基本インバータ部の出力端子及び基本イ
ンバータ部の入力端子に接続された第２、第３及
び第４のＰチヤンネル型電界効果トランジスタと
該第２及び第３のＰチヤンネル型電界効果トラン
ジスタの共通接続点と接地端子間に挿入された補
助容量とを有する第１の補助回路と、VDD電源端
子と基本インバータ部の出力端子間に挿入されそ
のゲートが遅延回路を介して基本インバータ部の
入力端子に接続された第５のＰチヤンネル型電界
効果トランジスタと前記第５のＰチヤンネル電界
効果トランジスタのドレインおよび前記基本イン
バータ部の出力端子間に直列に接続され且つゲー
トを基本インバータ部の入力端子に接続された第
６のＰチヤンネル型電界効果トランジスタとを有
する第２の補助回路とを有している。
以下、本発明について図面を参照して詳細に説
明する。
第３図は本発明の一実施例を示す回路図、第４
図はその入力信号φIN、出力信号φOUT及び電源電
流IDD中の負荷容量充電電流成分IDDLの動作波形図
である。
第１のPch−FET Q12と第１のNch−FET
Q11のドレインが共通に接続されて出力端子１７
を形成し、FET Q11のソースは接地端子（VSS端
子）に、FET Q12のソースはVDD電源端子１６に
それぞれ接続され、FET Q11，Q12のゲートはと
もに入力端子１５に接続されてなる基本インバー
タ部１１と、直列に接続されてソースがVDD電源
端子１６にドレインが基本インバータ部１１の出
力端子１７に接続され、それぞれゲートが、基本
インバータ部１１の入力端子１５、出力端子１７
及び接地端子に接続された第２、第３及び第４の
Pch−FET Q14，Q15及びQ16と、FET Q15とQ16
の共通接続点と接地端子間に挿入された補助容量
CAとからなる第１の補助回路１２と、VDD電源端
子１６と基本インバータ部１１の出力端子１７間
に挿入されそのゲートが遅延回路１４を介して基
本インバータ部１１の入力端子１５に接続されて
なる第２の補助回路１３とからこの実施例の回路
はできている。なお遅延回路１４は入力信号φIN
を所定の時間遅延させるためのもので精度もきび
しくなく公知の技術で容易に構成できる。
次に、この回路で入力信号φINが“１”レベル
（VDD）から“０”レベル（接地）へ移行する時
の動作を第４図の動作波形図を参照して説明す
る。基本インバータ部１１は前述の第１図に示し
た従来例の回路と全く同じ構成なのでその動作も
基本的には全く同じである。
始め、入力信号φINが“１”レベル（VDD）にあ
る期間（第４図のt0−t11の間）第１の補助回路１
２において、FET Q15，Q16はオンしFET Q14は
オフとなり補助容量CAはFET Q16を通してVDDに
よつて充電され電荷を蓄積する。従つてこの期間
電源電流IDDとしてはこの容量CAの充電電流IDDAが
流れる。このとき、FET Q11がオン、FET Q12，
Q13はオフしており出力端子１７は“０”レベル
にあるので、FET Q11をとおしての電源電流IDD0
も負荷容量CLの充電電流IDDLも流れない。
次いでt11時刻に、入力信号φINの電圧がVDD−
｜VTP｜まで下るとFET Q12とFET Q14がオンす
るので、電源電流IDDはFET Q12、FET Q11をと
おるIDD0と、FET Q12をとおり負荷容量CLの充電
電流となるIDDL1が流れ始める。更に、先に補助容
量CAに蓄積されていた電荷がFET Q14をとおし
て負荷容量CLの充電電流の一部として放出を始
める（この成分をIDDL2という）。この放出電流
IDDL2はあらかじめ補助要量CAに蓄積して置いた
電荷の放出に基づくために、このIDDL2を流すため
に新しく必要となる電源電流IDDの増加分は非常
に小さい。この増加分はFET Q16の能力をFET
Q12の約1/10以下にするとFET Q16をとおるIDD成
分が制御されるので近似的には無視されるように
なる。しかも補助容量CAを負荷容量CLとほぼ同
じ大きさにすると、充電電流IDDLの約半分をIDDL2
でまかなうことができる。
引続き、入力信号φINの電圧が低下し、それに
対応して出力信号φOUTの電圧が上昇しその値が約
VDD／２に達したとき、（第４図の時間t12）、第２
の補助回路の遅延回路１４により遅延された入力
信号φ′INがFET Q13に印加されるのでFET Q13
はオンし出力電流を出力端子１７に送出し、負荷
容量CLの充電電流の一部を形成する（この成分
をIDDL3という）。これに伴ない電源電流IDDはIDDL3
成分が付加されることになる。一方補助容量CA
の端子となる節点N2の電位は、出力信号φOUTの
電圧がVDD／２を越える頃にはφOUTとほぼ同じレ
ベルとなりFET Q15がオフするので、補助容量
CAからの充電電流IDDL2は無くなるので、この場
合の負荷容量CLの充電電流は、FET Q12をとお
るIDDL1とFET Q13をとおるIDDL3の２つの成分から
構成されることになる。このIDDL3成分は先のIDDL2
成分を補償して負荷容量CLの充電を促進し出力
信号φOUTの電圧を急速に立上げる働きをする。こ
のためFET Q13の能力をFET Q12よりも大きく
しておくとよい。
次いで、入力信号φINが“０”レベルに近づき
その電圧がVTN以下になるとFET Q11はオフし
FET Q11をとおるIDD0成分は流れなくなる。そし
て入力信号φINが“０”レベル、出力信号φOUTが
“１”レベルに達しFET Q12をとおるIDDL1成分、
FET Q13をとおるIDDL3成分も無くなることにな
る。
以上の説明から明らかなように、この実施例の
回路においては、負荷容量CLの充電電流IDDLは、
出力信号φOUTの電圧がほぼVDD／２になるまでは、
FET Q12をとおすIDDL1と、あらかじめ充電して
おいた補助容量CAの放電電流IDDL2で占められ、
出力信号φOUTがほぼVDD／２以上になるとIDDL2が
無くなり代りにFET Q13をとおすIDDL3が新に加
わることで形成される。これに伴い回路の電源電
流IDD中の負荷容量充電電流成分IDDLは第４図に示
すように動作の全領域にわたつて流れる代りにそ
のピーク値は非常に小さいものになる。この小さ
くなる程度は補助容量CAの大きさ、FET Q13の
能力等第１、第２の補助回路の設計に依存するけ
れども従来の1/2以下とすることは極めて容易で
ある。
更に、それらの補助的な充電電流は回路の応答
時間に合せて第２の補助回路の遅延回路１４の遅
延特性を変えることで適切な調整を行うことがで
きるので、従来のように応答時間を長くする必要
もなく適切なタイミングをとることにより応答時
間を短くすることができる。
次に、入力信号が“０”レベルから“１”レベ
ルに変換する場合について説明する。第５図はそ
のときの入力信号φIN、出力信号φOUT及び電源電
流IDD′の動作波形を示したものである。
始めに、入力信号φINが“０”レベル（接地）
にある間は、FET Q12，Q13，Q14，Q16はオンし
ておりFET Q11，Q15はオフしている。従つて補
助容量CAは充電されるので充電電流IDDAに必要な
電源電流が流れる。
次いで、入力信号φINがVTNに立上ると、FET
Q11がオンとなり負荷容量CLの放電電流がFET
Q11をとおして流れ始める。更にFET Q12，Q11
をとおして電源電流IDD0と、FET Q13，Q11をと
おして電源電流IDD0′とが流れる。このときFET
Q15はオフしたままなので第１の補助回路では
IDDAしか流れない。
引続き、入力信号φINがVDD−｜VTP｜に達する
と、FET Q12はオフしIDD0は流れなくなるけれど
も、FET Q13の駆動電圧である入力信号φINの遅
延信号φIN′の電圧は第５図に示すように上昇しな
いためにFET Q13はなおもオンし続けるので依
然としてIDD0′が流れ続ける。そしてφIN′がVDD−
｜VTP｜になると（第５図の時間t14）、FET Q13
がオフしIDD0′が流れなくなる。そして引続き入
力信号φINが“１”レベルに達し出力信号φOUTが
“０”レベルに達することになる。
すなわち、入力信号φINが“０”レベルから
“１”レベルに移行するときには、反転領域にお
いて従来の回路で流れる電源電流IDD0の外にFET
Q13をとおしてのIDD0′が付加されるので、全体の
電源電流IDD′は第５図に示すようになる。
以上説明したようにこの実施例の回路では、入
力信号が“１”レベルから“０”レベルに移行す
るときには電源電流IDD中の負荷容量充電電流成
分IDDLのピーク値を大きく低減できるけれども、
入力信号が“０”レベルから“１”レベルへ移行
されるときには付加した第２の補助回路による電
源電流IDD0′が付加されるという問題点がある。
第６図に示す本発明の他の実施例の回路は更に
この問題点を解決するために考えられたものであ
る。先に第３図に示した回路との相違点は、第２
の補助回路１３′が、FET Q13のドレインと基本
インバータ部の出力端子との間に挿入されゲート
が入力信号φINで駆動されるFET Q17が付加され
ることからできていることである。
かくすることにより、この実施例の回路では入
力信号φINに対応してFET Q17がオフされるの
で、IDD0′もそれに対応して流れなくなるので、
この実施例のIDDは第５図に示すIDD″のように小さ
いものとなる。
なお以上の説明においては、インバータ素子と
してＣ−MOSインバータを用いたけれども、負
荷容量の充電電流に伴う電源電流のピーク値低減
の問題は程度の差こそあれ他の電界効果トランジ
スタ、バイポーラトランジスタ等の素子を用いた
インバータ回路でも問題とされ、本発明の趣旨は
それらの回路にも適用されることは言うまでもな
い。
又これまでの説明では“１”レベルが正の高電
圧、“０”レベルが接地電位の場合をとり上げた
けれども、“１”レベルが接地電位、“０”レベル
が負の高電圧の場合は、入力信号が“０”レベル
から“１”レベルへ移行するときに負荷容量への
充電が行われるので、説明を反対にすれば良い。
以上詳細に説明したとおり本発明のインバータ
回路は、入力信号が“１”レベル若しくは“０”
レベルにあるときに補助容量を充電し電荷を蓄積
しておき、入力信号が“０”レベル若しくは
“１”レベルに移行する過程において回路の出力
電流として放電するための第１の補助回路と、移
行する過程の所定の期間において出力電流の一部
を供給する第２の補助回路とを備えているので、
従来のように応答時間を長くすることなく高速動
作が可能で且つ電源電流中の負荷容量充電電流成
分のピーク値が大幅に低減されるという効果を有
している。
【図面の簡単な説明】
第１図はＣ−MOSを用いた従来のインバータ
回路の基本回路図、第２図はその信号電圧及び電
源電流中の負荷容量充電電流成分の動作波形図、
第３図は本発明の一実施例を示す回路図、第４図
はその回路の入力信号が“１”レベルから“０”
レベルへ移行するときの信号電圧及び電源電流中
の負荷容量充電電流成分の動作波形図、第５図は
その回路の入力信号が“０”レベルから“１”レ
ベルへ移行するときの信号電圧及び電源電流の動
作波形図（第６図に示す他の実施例の電源電流波
形図も含む）、第６図は本発明の他の実施例を示
す回路図である。 図において、１，１１……（基本となる）イン
バータ回路（基本インバータ部）、２，１５……
入力端子、３，１７……出力端子、４，１６……
VDD電源端子、１２……第１の補助回路、１３，
１３′……第２の補助回路、１４……遅延回路、
Q1，Q11……Ｎチヤンネル型FET、Q2，Q12〜
Q17……Ｐチヤンネル型FET、CL……負荷容量、
CA……補助容量、φIN……入力信号、φIN′……遅
延入力信号、φOUT……出力信号、IDDL……電源電
流中の負荷容量充電電流成分、IDD′，IDD″……電
源電流。

Claims (1)

  1. 【特許請求の範囲】 １ 第１のＰチヤンネル型電界効果トランジスタ
    と第１のＮチヤンネル型電界効果トランジスタと
    が直列に接続されてVDD電源端子と接地端子間に
    挿入され、それらの共通接続されたゲートを入力
    端子としそれらの共通接続点を出力端子とする基
    本インバータ部と、前記VDD電源端子と前記基本
    インバータ部の出力端子間にそれぞれ直列に接続
    されたそれぞれゲートが接地端子、前記基本イン
    バータ部の出力端子及び前記基本インバータ部の
    入力端子に接続された第２、第３及び第４のＰチ
    ヤンネル型電界効果トランジスタと該第２及び第
    ３のＰチヤンネル型電界効果トランジスタの共通
    接続点と接地端子間に挿入された補助容量とを有
    する第１の補助回路と、前記VDD電源端子と前記
    基本インバータ部の出力端子間に挿入されそのゲ
    ートが遅延回路を介して前記基本インバータ部の
    入力端子に接続された第５のＰチヤンネル型電界
    効果トランジスタとを有する第２の補助回とを含
    むことを特徴とするインバータ回路。 ２ 第１のＰチヤンネル型電界効果トランジスタ
    と第１のＮチヤンネル型電界効果トランジスタと
    が直列に接続されてVDD電源端子と接地端子間に
    挿入され、それらの共通接続されたゲートを入力
    端子とし、それらの共通接続点を出力端子とする
    基本インバータ部と、前記VDD電源端子と前記基
    本インバータ部の出力端子間にそれぞれ直列に接
    続されたそれぞれのゲートが接地端子、前記基本
    インバータ部の出力端子及び前記基本インバータ
    部の入力端子に接続された第２、第３及び第４の
    Ｐチヤンネル型電界効果トランジスタと該第２及
    び第３のＰチヤンネル型電界効果トランジスタの
    共通接続点と接地端子間に挿入された補助容量と
    を有する第１の補助回路と、前記VDD電源端子と
    前記基本インバータ部の出力端子間に挿入されそ
    のゲートが遅延回路を介して前記基本インバータ
    部の入力端子に接続された第５のＰチヤンネル型
    電界効果トランジスタと前記第５のＰチヤンネル
    電界効果トランジスタのドレインおよび前記基本
    インバータ部の出力端子間に直列に接続され且つ
    ゲートを前記基本インバータ部の入力端子に接続
    された第６のＰチヤンネル型電界効果トランジス
    タとを有する第２の補助回路とを含むことを特徴
    とするインバータ回路。
JP57016122A 1982-02-03 1982-02-03 インバ−タ回路 Granted JPS58133038A (ja)

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JP57016122A JPS58133038A (ja) 1982-02-03 1982-02-03 インバ−タ回路
EP83300557A EP0086090B1 (en) 1982-02-03 1983-02-03 Drive circuit for capacitive loads
DE8383300557T DE3364806D1 (en) 1982-02-03 1983-02-03 Drive circuit for capacitive loads
US06/463,420 US4628218A (en) 1982-02-03 1983-02-03 Driving circuit suppressing peak value of charging current from power supply to capacitive load

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JPS58133038A JPS58133038A (ja) 1983-08-08
JPH0158896B2 true JPH0158896B2 (ja) 1989-12-14

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