JPH0821846B2 - ワイアード信号ドライブ回路 - Google Patents
ワイアード信号ドライブ回路Info
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- JPH0821846B2 JPH0821846B2 JP1024857A JP2485789A JPH0821846B2 JP H0821846 B2 JPH0821846 B2 JP H0821846B2 JP 1024857 A JP1024857 A JP 1024857A JP 2485789 A JP2485789 A JP 2485789A JP H0821846 B2 JPH0821846 B2 JP H0821846B2
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- signal
- drive
- busy
- output
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01742—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by means of a pull-up or down element
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、論理“0"とハイ・インピーダンス状態（以
下Hi−Ｚ状態と称する）、あるいは論理“1"とHi−Ｚを
出力する複数の出力端子を、同一の信号線で接続するワ
イアード信号のドライブ回路に関する。
下Hi−Ｚ状態と称する）、あるいは論理“1"とHi−Ｚを
出力する複数の出力端子を、同一の信号線で接続するワ
イアード信号のドライブ回路に関する。
ワイアード構造は、オープン・コレクタあるいはオー
プン・ドレイン構造に代表されるドライブ回路が、論理
“0"または“1"の他にHi−Ｚ状態を出力するので、通常
の出力端子が“0",“1"を出力するのに対し、２つの異
なった論理レベルが同一信号線上で競合することが無い
ため、複数の出力信号を同一の信号線で結合できる特長
を有している。
プン・ドレイン構造に代表されるドライブ回路が、論理
“0"または“1"の他にHi−Ｚ状態を出力するので、通常
の出力端子が“0",“1"を出力するのに対し、２つの異
なった論理レベルが同一信号線上で競合することが無い
ため、複数の出力信号を同一の信号線で結合できる特長
を有している。
第３図は、従来のオープン・ドレイン構造を有したド
ライブ回路でドライブされるワイアード構成を示す。
ライブ回路でドライブされるワイアード構成を示す。
本構成では、２つの異なった出力端子321,322が負論
理の共通信号線BUSY（−）（（−）は信号が負論理であ
ることを示す）で接続され、さらにBUSY（−）信号は入
力端子320に接続される。インバータ323は出力端子32
1、あるいは322が“0"を出力したことを検知する。出力
端子321,322がともに“0"を出力していないことは、BUS
Y（−）信号が“1"であることによって検知される。
理の共通信号線BUSY（−）（（−）は信号が負論理であ
ることを示す）で接続され、さらにBUSY（−）信号は入
力端子320に接続される。インバータ323は出力端子32
1、あるいは322が“0"を出力したことを検知する。出力
端子321,322がともに“0"を出力していないことは、BUS
Y（−）信号が“1"であることによって検知される。
各ドライブ回路301,302は、ドライブ用MOS型トランジ
スタ311,312を持ち、ドレイン部分が直接出力端子321,3
22に結合される。BUSY（−）信号線上には、Ｒなるイン
ピーダンスを持つプルアップ抵抗310が接続され、トラ
ンジスタ311,312が共にオフでHi−Ｚ状態の場合に、BUS
Y（−）信号を“1"にしている。両トランジスタ311,312
のいずれか、あるいは共にオン状態の場合には、BUSY
（−）端子は“0"になるが、プルアップ抵抗310からト
ランジスタ311、または312に対してオン電流Ｉが流れ込
む。
スタ311,312を持ち、ドレイン部分が直接出力端子321,3
22に結合される。BUSY（−）信号線上には、Ｒなるイン
ピーダンスを持つプルアップ抵抗310が接続され、トラ
ンジスタ311,312が共にオフでHi−Ｚ状態の場合に、BUS
Y（−）信号を“1"にしている。両トランジスタ311,312
のいずれか、あるいは共にオン状態の場合には、BUSY
（−）端子は“0"になるが、プルアップ抵抗310からト
ランジスタ311、または312に対してオン電流Ｉが流れ込
む。
今、トランジスタ312がオフである場合、BUSY（−）
信号の状態はトランジスタ311のオンあるいはオフで定
まる。トランジスタ311がオフ状態の場合、BUSY（−）
信号は、電源電圧VDDをプルアップ抵抗310とそれぞれの
トランジスタのオフ抵抗roffの総和roff/2によって分割
された電位Voff（＝VDD＊（roff/（２＊（Ｒ＋r
off2））））になる。
信号の状態はトランジスタ311のオンあるいはオフで定
まる。トランジスタ311がオフ状態の場合、BUSY（−）
信号は、電源電圧VDDをプルアップ抵抗310とそれぞれの
トランジスタのオフ抵抗roffの総和roff/2によって分割
された電位Voff（＝VDD＊（roff/（２＊（Ｒ＋r
off2））））になる。
一般に使用されるプルアップ抵抗310のインピーダン
スＲは、後述する理由により数ＫΩであり、roffは通常
数十ＭΩと約1000倍のオーダ差があるため、Voffはほと
んどVDDに等しい。
スＲは、後述する理由により数ＫΩであり、roffは通常
数十ＭΩと約1000倍のオーダ差があるため、Voffはほと
んどVDDに等しい。
一方、トランジスタ311がオン状態の場合、BUSY
（−）信号は、電源電圧VDDをプルアップ抵抗310とそれ
ぞれのトランジスタ311のOn抵抗ronによって分割された
電位Von（＝VDD＊（ron/（Ｒ＋ron）））になる。ronは
トランジスタ311の幾何学的構造によって変動があるも
のの、一般に数10Ωに設定されるため、VDDの1/100程度
（VDDが5Vであれば0.05V程度）になる。
（−）信号は、電源電圧VDDをプルアップ抵抗310とそれ
ぞれのトランジスタ311のOn抵抗ronによって分割された
電位Von（＝VDD＊（ron/（Ｒ＋ron）））になる。ronは
トランジスタ311の幾何学的構造によって変動があるも
のの、一般に数10Ωに設定されるため、VDDの1/100程度
（VDDが5Vであれば0.05V程度）になる。
ところで、BUSY（−）信号線には、リアクタンスＣを
持つ仮想的な容量成分314が付加されている。容量成分3
14は、信号線BUSY（−）の配線容量、端子320,321,322
の容量等を合成したものであり、プルアップ抵抗310と
積分回路を構成している。
持つ仮想的な容量成分314が付加されている。容量成分3
14は、信号線BUSY（−）の配線容量、端子320,321,322
の容量等を合成したものであり、プルアップ抵抗310と
積分回路を構成している。
トランジスタ311がオフからオンに遷移する場合、オ
フ状態で充電された容量成分314の電荷は、トランジス
タ311のオン抵抗ronを経由して放電される。また、トラ
ンジスタ311がオンからオフに遷移する場合、オン状態
で放電された状態の容量成分314は、プルアップ抵抗310
のインピーダンスＲを経由して充電される。以上説明し
た充放電の動作を第４図に示す。
フ状態で充電された容量成分314の電荷は、トランジス
タ311のオン抵抗ronを経由して放電される。また、トラ
ンジスタ311がオンからオフに遷移する場合、オン状態
で放電された状態の容量成分314は、プルアップ抵抗310
のインピーダンスＲを経由して充電される。以上説明し
た充放電の動作を第４図に示す。
したがって、BUSY（−）信号線の電位VBUSYは、時定
数τon＝Cron、またはτoff＝CRにより、第５図に示す
ような遷移を行う。一般にリアクタンスＣは数100PEで
あるために、τonは数nS、τoffは数100nSをオーダにな
る。インバータ323は、VBUSYが論理“1"のしきい値VTを
越えるまで、実際に論理“1"を検出しないため、トラン
ジスタ311の入力Inのオン／オフとインバータ323が検出
するオン／オフ状態の検知には時間差を生ずることにな
る。
数τon＝Cron、またはτoff＝CRにより、第５図に示す
ような遷移を行う。一般にリアクタンスＣは数100PEで
あるために、τonは数nS、τoffは数100nSをオーダにな
る。インバータ323は、VBUSYが論理“1"のしきい値VTを
越えるまで、実際に論理“1"を検出しないため、トラン
ジスタ311の入力Inのオン／オフとインバータ323が検出
するオン／オフ状態の検知には時間差を生ずることにな
る。
以上説明したように、ワイアード回路では“0"状態か
ら“1"状態に遷移する際に、入力回路が論理“1"を検知
するまでに遅れが起きる。入力端子が動作クロックに同
期して信号状態をサンプリングするような場合、サンプ
リング・タイミングがクロックの倍数時間だけ遅れるこ
とになる。最近のマイクロプロセッサでも、動作クロッ
ク周波数は20MHz以上（１クロック50nS以下）であり、
遅れ時間が500nSの場合、10クロック程度の検知遅れと
いう欠点を有していた。
ら“1"状態に遷移する際に、入力回路が論理“1"を検知
するまでに遅れが起きる。入力端子が動作クロックに同
期して信号状態をサンプリングするような場合、サンプ
リング・タイミングがクロックの倍数時間だけ遅れるこ
とになる。最近のマイクロプロセッサでも、動作クロッ
ク周波数は20MHz以上（１クロック50nS以下）であり、
遅れ時間が500nSの場合、10クロック程度の検知遅れと
いう欠点を有していた。
ワイアード回路の充電遅延時間を減少させるには、論
理的にプルアップ抵抗のインピーダンスをドライブ用ト
ランジスタのオン抵抗並み（数十Ω）に減少させれば良
い。しかしながら、同時にドライブ用トランジスタに引
き込むオン電流が増すために、ドライブ能力の優れたト
ランジスタを用いることが要求されるが、特に集積回路
に実装する場合では、トランジスタの面積、および消費
電力の増加による問題が大きく、困難である。
理的にプルアップ抵抗のインピーダンスをドライブ用ト
ランジスタのオン抵抗並み（数十Ω）に減少させれば良
い。しかしながら、同時にドライブ用トランジスタに引
き込むオン電流が増すために、ドライブ能力の優れたト
ランジスタを用いることが要求されるが、特に集積回路
に実装する場合では、トランジスタの面積、および消費
電力の増加による問題が大きく、困難である。
本発明によるドライブ回路は、一方の端子が電源に接
続され他方には複数のドライブ回路が接続されているプ
リアップ抵抗を備えて成るワイアード信号線のドライブ
において、前記ドライブ回路の各々は、クロックに同期
した入力信号によってアクティブまたはインアクティブ
に変化して前記信号線をドライブするドライブ素子と、
前記ドライブ素子がアクティブからインアクティブに変
化することを検出した時に１クロック分のパルスを発生
する手段と、前記パルスの発生に同期して前記ワイアー
ド信号線を前記電源に充電する手段とを備えている。
続され他方には複数のドライブ回路が接続されているプ
リアップ抵抗を備えて成るワイアード信号線のドライブ
において、前記ドライブ回路の各々は、クロックに同期
した入力信号によってアクティブまたはインアクティブ
に変化して前記信号線をドライブするドライブ素子と、
前記ドライブ素子がアクティブからインアクティブに変
化することを検出した時に１クロック分のパルスを発生
する手段と、前記パルスの発生に同期して前記ワイアー
ド信号線を前記電源に充電する手段とを備えている。
以下図面を参照して、本発明を詳細に説明する。
第１図は、本発明を用いてワイアード・オアを構成す
る実施例を示す図面である。ドライブ用トランジスタ10
1は、出力端子103を接地電位（0V,論理“0"）にドライ
ブするトランジスタで、入力Inがアクティブ（“1"）な
らば出力端子103に“0"を、インアクティブ（“0"）な
らばHi−Ｚを出力する。充電用トランジスタ102は、出
力端子103を電源電位VDDに接続するために用いるトラン
ジスタで、入力Pullがアクティブ（“1"）ならば出力端
子103に“1"を、インアクティブならばHi−Ｚを出力す
る。
る実施例を示す図面である。ドライブ用トランジスタ10
1は、出力端子103を接地電位（0V,論理“0"）にドライ
ブするトランジスタで、入力Inがアクティブ（“1"）な
らば出力端子103に“0"を、インアクティブ（“0"）な
らばHi−Ｚを出力する。充電用トランジスタ102は、出
力端子103を電源電位VDDに接続するために用いるトラン
ジスタで、入力Pullがアクティブ（“1"）ならば出力端
子103に“1"を、インアクティブならばHi−Ｚを出力す
る。
立下り検知回路104は、ドライブ用トランジスタ101の
入力Inがアクティブからインアクティブに変化すること
を検知し、充電用トランジスタ102の入力である１クロ
ック幅のパルスPullを発生する回路である。
入力Inがアクティブからインアクティブに変化すること
を検知し、充電用トランジスタ102の入力である１クロ
ック幅のパルスPullを発生する回路である。
共通信号線BUSY（−）は、装置100の出力端子103以外
に、装置100と同様のドライブ回路を持つ装置110の出力
端子113に接続され、ワイアード・オアを構成してい
る。この他図面には示していないが、複数の装置の出力
端子がBUSY（−）信号に接続されている。
に、装置100と同様のドライブ回路を持つ装置110の出力
端子113に接続され、ワイアード・オアを構成してい
る。この他図面には示していないが、複数の装置の出力
端子がBUSY（−）信号に接続されている。
本実施例では、各装置100,120,……によるBUSY（−）
信号のドライブは排他的であると仮定する。すなわち、
同時に複数の装置がBUSY（−）信号をドライブすること
は無いという前提のもとに、以下の説明を行う。
信号のドライブは排他的であると仮定する。すなわち、
同時に複数の装置がBUSY（−）信号をドライブすること
は無いという前提のもとに、以下の説明を行う。
第６図は、本実施例の動作タイミングを示す図面であ
る。次に、本図面を参照しながら、本実施例の具体的な
動作について説明する。
る。次に、本図面を参照しながら、本実施例の具体的な
動作について説明する。
入力Inがアクティブの場合、信号Pullはインアクティ
ブのため、充電用トランジスタ102はオフであり、出力
端子103の状態には関係ない（Hi−Ｚを出力する）。ま
た、ドライブ用トランジスタ101はオンになり、出力端
子を“0"にドライブする。
ブのため、充電用トランジスタ102はオフであり、出力
端子103の状態には関係ない（Hi−Ｚを出力する）。ま
た、ドライブ用トランジスタ101はオンになり、出力端
子を“0"にドライブする。
入力Inが動作クロックClkに同期して、アクティブか
らインアクティブに変化すると、ドライブ用トランジス
タ101はオフとなり、出力端子103の状態には関係なくな
る（Hi−Ｚを出力する）。一方、立下り検知回路104は
入力Inがインアクティブに遷移したことを検知するの
で、１クロック幅のパルスPullを発生し、充電用トラン
ジスタ102をオンにする。したがって、出力端子103は１
クロック期間、電源電圧VDDに接続される。
らインアクティブに変化すると、ドライブ用トランジス
タ101はオフとなり、出力端子103の状態には関係なくな
る（Hi−Ｚを出力する）。一方、立下り検知回路104は
入力Inがインアクティブに遷移したことを検知するの
で、１クロック幅のパルスPullを発生し、充電用トラン
ジスタ102をオンにする。したがって、出力端子103は１
クロック期間、電源電圧VDDに接続される。
入力Inがインアクティブに変化してから１クロック経
過すると、以後立下り検知回路104の出力Pullはインア
クティブになるため、充電用トランジスタ102もオフと
なり、出力端子103の状態には関係なくなる（Hi−Ｚを
出力する）。この時点で、ドライブ用トランジスタ101,
充電用トランジスタ102はともにオフであり、出力端子1
03が開放状態（外部に何も接続されていない状態）で
は、Hi−Ｚ状態になる。ただし、出力端子103の外部に
はプルアップ抵抗310によって電源電位VDDに接続されて
いるため、出力端子103自体がHi−Ｚを出力しても、出
力端子103が接続されている信号線BUSY（−）は、電源
電位VDDを保持することができる。
過すると、以後立下り検知回路104の出力Pullはインア
クティブになるため、充電用トランジスタ102もオフと
なり、出力端子103の状態には関係なくなる（Hi−Ｚを
出力する）。この時点で、ドライブ用トランジスタ101,
充電用トランジスタ102はともにオフであり、出力端子1
03が開放状態（外部に何も接続されていない状態）で
は、Hi−Ｚ状態になる。ただし、出力端子103の外部に
はプルアップ抵抗310によって電源電位VDDに接続されて
いるため、出力端子103自体がHi−Ｚを出力しても、出
力端子103が接続されている信号線BUSY（−）は、電源
電位VDDを保持することができる。
以上説明したように、入力Inがアクティブからインア
クティブに変化し、出力端子113が“0"出力からHi−Ｚ
出力に変化する際に、１クロック幅の“1"が出力される
ために、信号線BUSY（−）が“0"から“1"に変化する時
間は、充電用トランジスタ102のオン時間だけで決定さ
れる。
クティブに変化し、出力端子113が“0"出力からHi−Ｚ
出力に変化する際に、１クロック幅の“1"が出力される
ために、信号線BUSY（−）が“0"から“1"に変化する時
間は、充電用トランジスタ102のオン時間だけで決定さ
れる。
本質的に充電用トランジスタ102と、ドライブ用トラ
ンジスタ101のオン時間には差が無いので、容量成分314
とプルアップ抵抗310で構成される時定数とは関係なし
に、また信号変化の方向（“0"→“1"、あるいは“1"→
“0"）に関係なしに、BUSY（−）信号をドライブするこ
とができる。
ンジスタ101のオン時間には差が無いので、容量成分314
とプルアップ抵抗310で構成される時定数とは関係なし
に、また信号変化の方向（“0"→“1"、あるいは“1"→
“0"）に関係なしに、BUSY（−）信号をドライブするこ
とができる。
この実施例では、複数の装置100,110,……が独立に動
作するという前提が必要であった。この前提が無いと、
例えば装置100がBUSY（−）信号を１クロック期間VDDに
ドライブする際に、同一のタイミングで装置110がBUSY
（−）信号を論理“0"にドライブすると、充電用トラン
ジスタ102、および装置110のドライブ用トランジスタが
両方オンになる状態が生じ、両トランジスタが過大電流
（貫通電流）が長時間流れること（たかだか１クロック
幅の期間ではあるが）により破壊する恐れがある。
作するという前提が必要であった。この前提が無いと、
例えば装置100がBUSY（−）信号を１クロック期間VDDに
ドライブする際に、同一のタイミングで装置110がBUSY
（−）信号を論理“0"にドライブすると、充電用トラン
ジスタ102、および装置110のドライブ用トランジスタが
両方オンになる状態が生じ、両トランジスタが過大電流
（貫通電流）が長時間流れること（たかだか１クロック
幅の期間ではあるが）により破壊する恐れがある。
そこで、本発明の他の実施例は、第２図に示すよう
に、前記ドライブのタイミングに関する制限を無くして
いる。すなわち、実施例１と比較すると、電流ｉを発生
する定電流源201、前記定電流源201のオン／オフを行う
電流ドライブ用トランジスタ202、出力端子103の電圧レ
ベルがVLを超えていることを検出する電圧センサ203、
前記電圧センサ203が出力端子103の電圧レベルがVLを超
えていない場合に立下り検知回路104の出力Pullをマス
クする２入力ANDゲート204、および前記２入力ANDゲー
ト204の出力を１クロック期間遅延させる遅延素子205を
備えている。本実施例では、１クロック幅の信号Pullが
発生した場合、まず電流ドライブ用トランジスタ202を
オンにして出力端子103に一定電流ｉを供給する。この
時装置210の出力端子113がBUSY（−）信号を“0"にドラ
イブしていなければ、BUSY（−）信号の電圧レベルはVL
を超えるので、電圧センサ203の出力はアクティブにな
り、Pull信号発生より１クロック後に充電用トランジス
タ102がOnになり、BUSY（−）信号を直接VDDに接続す
る。
に、前記ドライブのタイミングに関する制限を無くして
いる。すなわち、実施例１と比較すると、電流ｉを発生
する定電流源201、前記定電流源201のオン／オフを行う
電流ドライブ用トランジスタ202、出力端子103の電圧レ
ベルがVLを超えていることを検出する電圧センサ203、
前記電圧センサ203が出力端子103の電圧レベルがVLを超
えていない場合に立下り検知回路104の出力Pullをマス
クする２入力ANDゲート204、および前記２入力ANDゲー
ト204の出力を１クロック期間遅延させる遅延素子205を
備えている。本実施例では、１クロック幅の信号Pullが
発生した場合、まず電流ドライブ用トランジスタ202を
オンにして出力端子103に一定電流ｉを供給する。この
時装置210の出力端子113がBUSY（−）信号を“0"にドラ
イブしていなければ、BUSY（−）信号の電圧レベルはVL
を超えるので、電圧センサ203の出力はアクティブにな
り、Pull信号発生より１クロック後に充電用トランジス
タ102がOnになり、BUSY（−）信号を直接VDDに接続す
る。
一方、Pull信号発生時に出力端子113がBUSY（−）信
号を“0"にドライブしていれば、定電流源201から流れ
出す電流ｉは出力端子113に吸い込まれるため、BUSY
（−）信号の電圧レベルはVLを超えないので、電圧セン
サ203の出力はインアクティブになり、Pull信号発生よ
り１クロック後も充電用トランジスタ102はオフのまま
であり、BUSY（−）信号は“0"を維持する。
号を“0"にドライブしていれば、定電流源201から流れ
出す電流ｉは出力端子113に吸い込まれるため、BUSY
（−）信号の電圧レベルはVLを超えないので、電圧セン
サ203の出力はインアクティブになり、Pull信号発生よ
り１クロック後も充電用トランジスタ102はオフのまま
であり、BUSY（−）信号は“0"を維持する。
以上説明したように、本実施例では異なった出力端子
からVDDと論理“0"のドライブが競合するタイミングで
は、まず競合が起こるかどうかを共通信号線上に定電流
を供給することでチェックし、競合が起きないことを確
認した上でVDDのドライブを行うことで、過大電流が流
れることを防止することができる。
からVDDと論理“0"のドライブが競合するタイミングで
は、まず競合が起こるかどうかを共通信号線上に定電流
を供給することでチェックし、競合が起きないことを確
認した上でVDDのドライブを行うことで、過大電流が流
れることを防止することができる。
以上説明したように、本発明を用いることで、インア
クティブ状態からアクティブ状態への遷移だけでなく、
アクティブ状態からインアクティブ状態へも高速に遷移
するワイアード構成を実現できる。
クティブ状態からアクティブ状態への遷移だけでなく、
アクティブ状態からインアクティブ状態へも高速に遷移
するワイアード構成を実現できる。
特に、端子数の制限のあるLSIにおいて、端子数が少
なくて済むワイアード構成を高速に実現することができ
る効果がある。
なくて済むワイアード構成を高速に実現することができ
る効果がある。
第１図は本発明の一実施例図、第２図は本発明の他の実
施例図、第３図は従来例図、第４図は仮想容量の従／放
電の様子を示す図、第５図は従来例の動作タイミング
図、第６図は第１図の実施例における動作タイミング図
である。 100,110,200,210,301,302……ワイアード信号ドライブ
回路を内蔵した装置、101,311,312……ドライブ用トラ
ンジスタ、102……充電用トランジスタ、103,113,321,3
22……出力端子、104……立下り検知回路、201……定電
流源、202……電流ドライブ用トランジスタ、203……電
圧センサ、204……２入力ANDゲート、205……遅延素
子、300……ワイアード信号を入力する装置、310……プ
ルアップ抵抗、314……仮想容量、320……入力端子、32
3……インバータ。
施例図、第３図は従来例図、第４図は仮想容量の従／放
電の様子を示す図、第５図は従来例の動作タイミング
図、第６図は第１図の実施例における動作タイミング図
である。 100,110,200,210,301,302……ワイアード信号ドライブ
回路を内蔵した装置、101,311,312……ドライブ用トラ
ンジスタ、102……充電用トランジスタ、103,113,321,3
22……出力端子、104……立下り検知回路、201……定電
流源、202……電流ドライブ用トランジスタ、203……電
圧センサ、204……２入力ANDゲート、205……遅延素
子、300……ワイアード信号を入力する装置、310……プ
ルアップ抵抗、314……仮想容量、320……入力端子、32
3……インバータ。
Claims (1)
- 【請求項１】一方の端子が電源に接続され他方には複数
のドライブ回路が接続されているプルアップ抵抗を備え
て成るワイアード信号線のドライブにおいて、前記ドラ
イブ回路の各々は、クロックに同期した入力信号によっ
てアクティブまたはインアクティブに変化して前記信号
線をドライブするドライブ素子と、前記ドライブ素子が
アクティブからインアクティブに変化することを検出し
た時に１クロック分のパルスを発生する手段と、前記パ
ルスの発生に同期して前記ワイアード信号線を前記電源
に充電する手段とを有することを特徴とするワイアード
信号ドライブ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1024857A JPH0821846B2 (ja) | 1989-02-03 | 1989-02-03 | ワイアード信号ドライブ回路 |
| EP19900102119 EP0381241A3 (en) | 1989-02-03 | 1990-02-02 | High speed output circuit suitable for wired-or structure |
| US07/474,284 US5047673A (en) | 1989-02-03 | 1990-02-02 | High speed output structure suitable for wired-OR structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1024857A JPH0821846B2 (ja) | 1989-02-03 | 1989-02-03 | ワイアード信号ドライブ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02205113A JPH02205113A (ja) | 1990-08-15 |
| JPH0821846B2 true JPH0821846B2 (ja) | 1996-03-04 |
Family
ID=12149889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1024857A Expired - Lifetime JPH0821846B2 (ja) | 1989-02-03 | 1989-02-03 | ワイアード信号ドライブ回路 |
Country Status (3)
| Country | Link |
|---|---|
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| EP (1) | EP0381241A3 (ja) |
| JP (1) | JPH0821846B2 (ja) |
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-
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- 1990-02-02 EP EP19900102119 patent/EP0381241A3/en not_active Withdrawn
Also Published As
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| US5047673A (en) | 1991-09-10 |
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