JPH02205113A - ワイアード信号ドライブ回路 - Google Patents
ワイアード信号ドライブ回路Info
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- JPH02205113A JPH02205113A JP1024857A JP2485789A JPH02205113A JP H02205113 A JPH02205113 A JP H02205113A JP 1024857 A JP1024857 A JP 1024857A JP 2485789 A JP2485789 A JP 2485789A JP H02205113 A JPH02205113 A JP H02205113A
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- 238000001514 detection method Methods 0.000 abstract description 7
- 230000007704 transition Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 6
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229940072033 potash Drugs 0.000 description 1
- 235000015320 potassium carbonate Nutrition 0.000 description 1
- BWHMMNNQKKPAPP-UHFFFAOYSA-L potassium carbonate Substances [K+].[K+].[O-]C([O-])=O BWHMMNNQKKPAPP-UHFFFAOYSA-L 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01742—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by means of a pull-up or down element
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- Mathematical Physics (AREA)
- Logic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、論理“０″とハイ・インピーダンス状態（以
下Ｈｉ−Ｚ状態と称する）、あるいは論理“１″とＨｉ
−Ｚを出力する複数の出力端子を、同一の信号線で接続
するワイアード信号のドライブ回路に関する。
下Ｈｉ−Ｚ状態と称する）、あるいは論理“１″とＨｉ
−Ｚを出力する複数の出力端子を、同一の信号線で接続
するワイアード信号のドライブ回路に関する。
ワイアード構造は、オープン・コレクタあるいはオープ
ン・ドレイン構造に代表されるドライブ回路が、論理“
０”または“１”の他にＨｉ−Ｚ状態を出力するので、
通常の出力端子が“０”“１”を出力するのに対し、２
つの異なった論理レベルが同一信号線上で競合すること
が無いため、複数の出力信号を同一の信号線で結合でき
る特長を有している。
ン・ドレイン構造に代表されるドライブ回路が、論理“
０”または“１”の他にＨｉ−Ｚ状態を出力するので、
通常の出力端子が“０”“１”を出力するのに対し、２
つの異なった論理レベルが同一信号線上で競合すること
が無いため、複数の出力信号を同一の信号線で結合でき
る特長を有している。
第３図は、従来のオープン・ドレイン構造を有したドラ
イブ回路でドライブされるワイアード構成を示す。
イブ回路でドライブされるワイアード構成を示す。
本構成では、２つの異なった出力端子３２１゜３２２が
負論理の共通信号線ＢＵＳＹ（−）（（−）は信号が負
論理であることを示す）で接続され、さらにＢＵＳＹ（
−）信号は入力端子３２０に接続される。インバータ３
２３は出力端子３２１、あるいは３２２が“０”を出力
したことを検知する。
負論理の共通信号線ＢＵＳＹ（−）（（−）は信号が負
論理であることを示す）で接続され、さらにＢＵＳＹ（
−）信号は入力端子３２０に接続される。インバータ３
２３は出力端子３２１、あるいは３２２が“０”を出力
したことを検知する。
出力端子３２１，３２２がともに“０″を出力していな
いことは、ＢＵＳＹ（−）信号が“１″であることによ
って検知される。
いことは、ＢＵＳＹ（−）信号が“１″であることによ
って検知される。
各ドライブ回路３０１，３０２は、ドライブ用ＭＯ８型
トランジスタ３１１，３１２を持ち、ドレイン部分が直
接出力端子３２１，３２２に結合される。Ｂ Ｕ Ｓ
Ｙ （−）信号線上には、Ｒなるインピーダンスを持つ
プルアップ抵抗３１０が接続され、トランジスタ３１１
，３１２が共にオフでＨｉ−２状態の場合に、ＢＵＳＹ
（−）信号を“ｌ”にしている０両ト、ランリスタ３１
１，３１２のいずれか、あるいは共にオン状態の場合に
は、ＢＵＳＹ（−）端子は“Ｏ″になるが、プルアップ
抵抗３１０からトランジスタ３１１、または３１２に対
してオン電流工が流れ込む。
トランジスタ３１１，３１２を持ち、ドレイン部分が直
接出力端子３２１，３２２に結合される。Ｂ Ｕ Ｓ
Ｙ （−）信号線上には、Ｒなるインピーダンスを持つ
プルアップ抵抗３１０が接続され、トランジスタ３１１
，３１２が共にオフでＨｉ−２状態の場合に、ＢＵＳＹ
（−）信号を“ｌ”にしている０両ト、ランリスタ３１
１，３１２のいずれか、あるいは共にオン状態の場合に
は、ＢＵＳＹ（−）端子は“Ｏ″になるが、プルアップ
抵抗３１０からトランジスタ３１１、または３１２に対
してオン電流工が流れ込む。
今、トランジスタ３１２がオフである場合、ＢＵＳＹ（
−）信号の状態はトランジスタ３１１０オンあるいはオ
フで定まる。トランジスタ３１１がオフ状態の場合、Ｂ
ＵＳＹ（−）信号は、電源電圧Ｖヤをプルアップ抵抗３
１０とそれぞれのトランジスタのオフ抵抗ｒ ｏｆｆの
総和ｒ ｏｆｆ／ ２によって分割された電位Ｖ、ｔｔ
（＝Ｖｎｎ＊ （ｒ −ｔｔ／ （２＊（Ｒ＋ ｒ
、ｆｔ ２ ））））になる。
−）信号の状態はトランジスタ３１１０オンあるいはオ
フで定まる。トランジスタ３１１がオフ状態の場合、Ｂ
ＵＳＹ（−）信号は、電源電圧Ｖヤをプルアップ抵抗３
１０とそれぞれのトランジスタのオフ抵抗ｒ ｏｆｆの
総和ｒ ｏｆｆ／ ２によって分割された電位Ｖ、ｔｔ
（＝Ｖｎｎ＊ （ｒ −ｔｔ／ （２＊（Ｒ＋ ｒ
、ｆｔ ２ ））））になる。
一般に使用されるプルアップ抵抗３１０のインピーダン
スＲは、後述する理由により数にΩであり、ｒ ｏｆｆ
は通常数十ＭΩと約１０００倍のオーダ差があるため、
Ｖ、、、はほとんどＶＤＤに等しい。
スＲは、後述する理由により数にΩであり、ｒ ｏｆｆ
は通常数十ＭΩと約１０００倍のオーダ差があるため、
Ｖ、、、はほとんどＶＤＤに等しい。
一方、トランジスタ３１１がオン状態の場合、ＢＵＳＹ
（−）信号は、電源電圧ＶＩＩＩｎをプルアップ抵抗３
１０とそれぞれのトランジスタ３１１のＯｎ抵抗ｒ、、
によって分割された電位Ｖ、。（＝ＶＤり＊（ｒ 、、
／ （Ｒ＋ ｒ 、、）））になる。ｒｏ＋＋はトラン
ジスタ３１１の幾何学的構造によって変動があるものの
、一般に数１０Ωに設定されるため、Ｖ工め１／１００
程度（ｖ、）Ｉ）が５ｖであれば０．０５Ｖ程度）にな
る。
（−）信号は、電源電圧ＶＩＩＩｎをプルアップ抵抗３
１０とそれぞれのトランジスタ３１１のＯｎ抵抗ｒ、、
によって分割された電位Ｖ、。（＝ＶＤり＊（ｒ 、、
／ （Ｒ＋ ｒ 、、）））になる。ｒｏ＋＋はトラン
ジスタ３１１の幾何学的構造によって変動があるものの
、一般に数１０Ωに設定されるため、Ｖ工め１／１００
程度（ｖ、）Ｉ）が５ｖであれば０．０５Ｖ程度）にな
る。
ところで、ＢＵＳＹ（−）信号線には、リアクタンスＣ
を持つ仮想的な容量成分３１４が付加されている。容量
成分３１４は、信号線ＢＵＳＹ（−）の配線容量、端子
３２０，３２１，３２２の容量等を合成したものであり
、プルアップ抵抗３１０と積分回路を構成している。
を持つ仮想的な容量成分３１４が付加されている。容量
成分３１４は、信号線ＢＵＳＹ（−）の配線容量、端子
３２０，３２１，３２２の容量等を合成したものであり
、プルアップ抵抗３１０と積分回路を構成している。
トランジスタ３１１がオフからオンに遷移する場合、オ
フ状態で充電された容量成分３１４の電荷は、トランジ
スタ３１１０オン抵抗ｒｅｓを経由して放電される。ま
た、トランジスタ３１１がオンからオフに遷移する場合
、オン状態で放電さｈた状態の容量成分３１４．は、プ
ルアップ抵抗３１０のインピーダンスＲを経由して充電
される。以上説明した充放、電の動作を第４図に示す。
フ状態で充電された容量成分３１４の電荷は、トランジ
スタ３１１０オン抵抗ｒｅｓを経由して放電される。ま
た、トランジスタ３１１がオンからオフに遷移する場合
、オン状態で放電さｈた状態の容量成分３１４．は、プ
ルアップ抵抗３１０のインピーダンスＲを経由して充電
される。以上説明した充放、電の動作を第４図に示す。
したがって、Ｂ Ｕ Ｓ Ｙ （−）信号線の電位Ｖｍ
ｔ＋ｓｙは、時定数τ＠４ ” Ｃｒ ＊いまたは、τ
。ｔｔ＝ＯＲにより、第５図に示すような遷移を行う。
ｔ＋ｓｙは、時定数τ＠４ ” Ｃｒ ＊いまたは、τ
。ｔｔ＝ＯＲにより、第５図に示すような遷移を行う。
一般にリアクタンスＣは数１００ＰＫであるために、τ
。１は数ｎ Ｓ ｓτｏｆｔは数１００ｎＳをオーダに
なる。インバータ３２３は、■□、Ｙが論理″１”のし
きい値ｖ１を越えるまで、実際に論理“１”を検出しな
いため、トランジスタ３１１の入力Ｉｎのオン／オフと
インバータ３２３が検出するオン／オフ状態の検知には
時間差を生ずることになる。
。１は数ｎ Ｓ ｓτｏｆｔは数１００ｎＳをオーダに
なる。インバータ３２３は、■□、Ｙが論理″１”のし
きい値ｖ１を越えるまで、実際に論理“１”を検出しな
いため、トランジスタ３１１の入力Ｉｎのオン／オフと
インバータ３２３が検出するオン／オフ状態の検知には
時間差を生ずることになる。
以上説明したように、ワイアード回路では“０”状態か
ら“１″状態に遷移する際に、入力回路が論理“１″を
検知するまでに遅れが起きる。
ら“１″状態に遷移する際に、入力回路が論理“１″を
検知するまでに遅れが起きる。
入力端子が動作クロ、りに同期して信号状態をサンプリ
ングするような場合、サンプリング・タイミングがり四
ツクの倍数時間だけ遅れることになる。最近のマイクロ
プロセッサでも、動作り冒ツタ周波数は２０ＭＨｚ以上
（１クロツク５０ｎＳ以下）であり、遅れ時間が５００
ｎＳの場合、１０クロック程度の検知遅れという欠点を
有していた。
ングするような場合、サンプリング・タイミングがり四
ツクの倍数時間だけ遅れることになる。最近のマイクロ
プロセッサでも、動作り冒ツタ周波数は２０ＭＨｚ以上
（１クロツク５０ｎＳ以下）であり、遅れ時間が５００
ｎＳの場合、１０クロック程度の検知遅れという欠点を
有していた。
ワイアード回路の充電遅延時間を減少させるには、論理
的にプルアップ抵抗のインピーダンスをドライブ用トラ
ンジスタのオン抵抗並み（数十Ω）に減少させれば良い
、しかしながら、河時にドライブ用トランジスタに引き
込むオン電流が増すために、ドライブ能力の優れたトラ
ンジスタを用いることが要求されるが、特に集積回路に
実装する場合では、トランジスタの面積、および消費電
力の増加による問題が大きく、困難である。
的にプルアップ抵抗のインピーダンスをドライブ用トラ
ンジスタのオン抵抗並み（数十Ω）に減少させれば良い
、しかしながら、河時にドライブ用トランジスタに引き
込むオン電流が増すために、ドライブ能力の優れたトラ
ンジスタを用いることが要求されるが、特に集積回路に
実装する場合では、トランジスタの面積、および消費電
力の増加による問題が大きく、困難である。
本発明によるドライブ回路は、ワイアード信号をアクテ
ィブからインアクティブに変化すべきことを検知する手
段、前記検知手段がインアクティブに変化すべきことを
検知した場合に短時間のパルスを発生する手段、および
前記パルス発生手段により発生されるパルスによりワイ
アード信号をアクティブ・レベルとは逆のレベルにドラ
イブする手段を備えている。
ィブからインアクティブに変化すべきことを検知する手
段、前記検知手段がインアクティブに変化すべきことを
検知した場合に短時間のパルスを発生する手段、および
前記パルス発生手段により発生されるパルスによりワイ
アード信号をアクティブ・レベルとは逆のレベルにドラ
イブする手段を備えている。
以下図面を参照して、本発明の詳細な説明する。
第１図は、本発明を用いてワイアード・オアを構成する
実施例を示す図面である。ドライブ用トランジスタ１０
１は、出力端子１０３を接地電位（Ｏｖ、論理“０″）
にドライブするトランジスタで、入力Ｉｎがアクティブ
（“１”）ならば出力端子１０３に“０”を、インアク
ティブ（“０”）ならばＨｉ−Ｚを出力する。充電用ト
ランジスタ１０２は、出力端子１０３を電源電位ＶＤＤ
に接続するために用いるトランジスタで、入力Ｆｕｌｌ
が７タテイブ（“１”）ならば出力端子１０３に“１″
を、インアクティブならばＨｉ−Ｚを出力する。
実施例を示す図面である。ドライブ用トランジスタ１０
１は、出力端子１０３を接地電位（Ｏｖ、論理“０″）
にドライブするトランジスタで、入力Ｉｎがアクティブ
（“１”）ならば出力端子１０３に“０”を、インアク
ティブ（“０”）ならばＨｉ−Ｚを出力する。充電用ト
ランジスタ１０２は、出力端子１０３を電源電位ＶＤＤ
に接続するために用いるトランジスタで、入力Ｆｕｌｌ
が７タテイブ（“１”）ならば出力端子１０３に“１″
を、インアクティブならばＨｉ−Ｚを出力する。
立下り検知回路１０４は、ドライブ用トランジスタ１０
１の入力Ｉｎがアクティブからインアクティブに変化す
ることを検知し、充電用トランジスタ１０２の入力であ
る１クロック幅のパルスＦｕｌｌを発生する回路である
。
１の入力Ｉｎがアクティブからインアクティブに変化す
ることを検知し、充電用トランジスタ１０２の入力であ
る１クロック幅のパルスＦｕｌｌを発生する回路である
。
共通信号線ＢＵＳＹ（−）は、装置１００の出力端子１
０３以外に、装置１００と同様のドライブ回路を持つ装
置１１０の出力端子１１３に接続され、ワイアード・オ
アを構成している。この地図面には示していないが、複
数の装置の出力端子がＢ ＴＪ Ｓ Ｙ Ｃ−’）信号
に接続されている。
０３以外に、装置１００と同様のドライブ回路を持つ装
置１１０の出力端子１１３に接続され、ワイアード・オ
アを構成している。この地図面には示していないが、複
数の装置の出力端子がＢ ＴＪ Ｓ Ｙ Ｃ−’）信号
に接続されている。
本実施例では、各装置１００，１２０．・・・・・・に
よるＢＵＳＹ（−）信号のドライブは排他的であると仮
定する。すなわち、同時に複数の装置がＥＵＳＹ（−）
信号をドライブすることは無いという前提のもとに、以
下の説明を行う。
よるＢＵＳＹ（−）信号のドライブは排他的であると仮
定する。すなわち、同時に複数の装置がＥＵＳＹ（−）
信号をドライブすることは無いという前提のもとに、以
下の説明を行う。
第６図は、本実施例の動作タイミングを示す図面である
。次に、本図面を参照しながら、本実施例の具体的な動
作について説明する。
。次に、本図面を参照しながら、本実施例の具体的な動
作について説明する。
入力Ｉｎがアクティブの場合、信号Ｐｕ１ｌはインアク
ティブのため、充電用トランジスタ１０２はオフであり
、出力端子１０３の状態には関係ない（Ｈｉ−Ｚを出力
する）。また、ドライブ用トランジスタ１０１はオンに
なり、出力端子を“ｏ″にドライブする。
ティブのため、充電用トランジスタ１０２はオフであり
、出力端子１０３の状態には関係ない（Ｈｉ−Ｚを出力
する）。また、ドライブ用トランジスタ１０１はオンに
なり、出力端子を“ｏ″にドライブする。
入力Ｉｎが動作りｐツクＣ１ｋに同期して、アクティブ
からインアクティブに変化すると、ドライブ用トランジ
スタ１０１はオフとなり、出力端子１０３の状態には関
係なくなる（Ｈｉ−Ｚを出力する）。一方、立下り検知
回路１０４は入力Ｉｎがインアクティブに遷移したこと
を検知するので、１クロック幅のパルスＦｕｌｌを発生
し、充電用トランジスタ１０２をオンにする。したがっ
て、出力端子１０３は１クロック期間、電源電位ｖｎｎ
に接続される。
からインアクティブに変化すると、ドライブ用トランジ
スタ１０１はオフとなり、出力端子１０３の状態には関
係なくなる（Ｈｉ−Ｚを出力する）。一方、立下り検知
回路１０４は入力Ｉｎがインアクティブに遷移したこと
を検知するので、１クロック幅のパルスＦｕｌｌを発生
し、充電用トランジスタ１０２をオンにする。したがっ
て、出力端子１０３は１クロック期間、電源電位ｖｎｎ
に接続される。
入力Ｉｎがインアクティブに変化してから１クロツク経
過すると、以後立下り検知回路１０４の出力Ｐｕ１ｌは
インアクティブになるため、充電用トランジスタ１０２
もオフとなり、出力端子１０３の状態には関係なくなる
（Ｈｉ−Ｚを出力する）。
過すると、以後立下り検知回路１０４の出力Ｐｕ１ｌは
インアクティブになるため、充電用トランジスタ１０２
もオフとなり、出力端子１０３の状態には関係なくなる
（Ｈｉ−Ｚを出力する）。
この時点で、ドライブ用トランジスタ１０１．充電用ト
ランジスタ１０２はともにオフであり、出力端子１０３
が開放状態（外部に何も接続されていない状態）では、
Ｈｉ−Ｚ状態になる。ただし、出力端子１０３の外部に
はプルアップ抵抗３１０によって電源電位ｖ、Ｄに接続
されているため、出力端子１０３自体がＨｉ−Ｚを出力
しても、出力端子１０３が接続されている信号線ＢＵＳ
Ｙ（−）は、電源電位ｖＤＤを保持することができる。
ランジスタ１０２はともにオフであり、出力端子１０３
が開放状態（外部に何も接続されていない状態）では、
Ｈｉ−Ｚ状態になる。ただし、出力端子１０３の外部に
はプルアップ抵抗３１０によって電源電位ｖ、Ｄに接続
されているため、出力端子１０３自体がＨｉ−Ｚを出力
しても、出力端子１０３が接続されている信号線ＢＵＳ
Ｙ（−）は、電源電位ｖＤＤを保持することができる。
以上説明したように、入力Ｉｎがアクティブからインア
クティブに変化し、出力端子１１３が“０”出力からＨ
ｉ−Ｚ出力に変化する際に、１クロック幅の“１″が出
力されるために、信号線ＢＵＳＹ（−）が“０″から“
１”に変化する時間は、充電用トランジスタ１０２のオ
ン時間だけで決定される。
クティブに変化し、出力端子１１３が“０”出力からＨ
ｉ−Ｚ出力に変化する際に、１クロック幅の“１″が出
力されるために、信号線ＢＵＳＹ（−）が“０″から“
１”に変化する時間は、充電用トランジスタ１０２のオ
ン時間だけで決定される。
本質的に充電用トランジスタ１０２と、ドライブ用トラ
ンジスタ１０１０オン時間には差が無いので、容量成分
３１４とプルアップ抵抗３１０で構成される時定数とは
関係なしに、また信号変化の方向（“０”→“１”、あ
るいは“１”→“０”）に関係なしに、Ｂ Ｕ Ｓ Ｙ
（−）信号をドライブすることができる。
ンジスタ１０１０オン時間には差が無いので、容量成分
３１４とプルアップ抵抗３１０で構成される時定数とは
関係なしに、また信号変化の方向（“０”→“１”、あ
るいは“１”→“０”）に関係なしに、Ｂ Ｕ Ｓ Ｙ
（−）信号をドライブすることができる。
この実施例では、複数の装置１００，１１０゜・・・・
・・が独立に動作するという前提が必要であった。
・・が独立に動作するという前提が必要であった。
この前提が無いと、例えば装置１００がＢＵＳＹ（−）
信号を１クロック期間Ｖｎｎにドライブする際に、同一
のタイミングで装置１１０がＢＵＳＹ（−）信号を論理
“０．”にドライブすると、充電用トランジスタ１０２
、および装置１１０のドライブ用トランジスタが両方オ
ンになる状態が生じ、両トランジスタが過大電流（貫通
電流）が長時間流れること（たかだか１クロック幅の期
間ではあるカリにより破壊する恐れがある。
信号を１クロック期間Ｖｎｎにドライブする際に、同一
のタイミングで装置１１０がＢＵＳＹ（−）信号を論理
“０．”にドライブすると、充電用トランジスタ１０２
、および装置１１０のドライブ用トランジスタが両方オ
ンになる状態が生じ、両トランジスタが過大電流（貫通
電流）が長時間流れること（たかだか１クロック幅の期
間ではあるカリにより破壊する恐れがある。
そこで、本発明の他の実施例は、第２図に示すように、
前記ドライブのタイミングに関する制限を無くしている
。すなわち、実施例１と比較すると、電流ｉを発生する
定電流源２０１、前記定電流源２０１のオン／オフを行
う電流ドライブ用トランジスタ２０２、出力端子１０３
の電圧レベルがＶ、を超えていることを検出する電圧セ
ンサ２０３、前記電圧センサ２０３が出力端子１０３の
電圧レベルがＶＬを超えていない場合に立下り検知回路
１０４の出力Ｐｕ１ｌをマスクする２人力ＡＮＤゲート
２０４、および前記２人力ＡＮＤゲート２０４の出力を
１クロック期間遅延させる遅延素子２０５を備えている
。本実施例では、１クロック幅の信号Ｆｕｌｌが発生し
た場合、まず電流ドライブ用トランジスタ２０２をオン
にして出力端子１０３に一定電流ｉを供給する。この時
装置２１０の出力端子１１３がＢＵＳＹ（−）信号を“
０″にドライブしていなければ、ＢＵＳＹ（−）信号の
電圧レベルはｖ！、を超えるので、電圧センサ２０３の
出力はアクティブになり、Ｆｕｌｌ信号発生より１クロ
ツク後に充電用トランジスタ１０２がＯｎになり、ＢＵ
ＳＹ（−）信号を直接ＶＤＤに接続する。
前記ドライブのタイミングに関する制限を無くしている
。すなわち、実施例１と比較すると、電流ｉを発生する
定電流源２０１、前記定電流源２０１のオン／オフを行
う電流ドライブ用トランジスタ２０２、出力端子１０３
の電圧レベルがＶ、を超えていることを検出する電圧セ
ンサ２０３、前記電圧センサ２０３が出力端子１０３の
電圧レベルがＶＬを超えていない場合に立下り検知回路
１０４の出力Ｐｕ１ｌをマスクする２人力ＡＮＤゲート
２０４、および前記２人力ＡＮＤゲート２０４の出力を
１クロック期間遅延させる遅延素子２０５を備えている
。本実施例では、１クロック幅の信号Ｆｕｌｌが発生し
た場合、まず電流ドライブ用トランジスタ２０２をオン
にして出力端子１０３に一定電流ｉを供給する。この時
装置２１０の出力端子１１３がＢＵＳＹ（−）信号を“
０″にドライブしていなければ、ＢＵＳＹ（−）信号の
電圧レベルはｖ！、を超えるので、電圧センサ２０３の
出力はアクティブになり、Ｆｕｌｌ信号発生より１クロ
ツク後に充電用トランジスタ１０２がＯｎになり、ＢＵ
ＳＹ（−）信号を直接ＶＤＤに接続する。
一方、Ｆｕｌｌ信号発生時に出力端子１１３がＢＵＳＹ
（−）信号を“０”にドライブしていれば、定電流源２
０１から流れ出す電流ｉは出力端子１１３に吸い込まれ
るため、ＢＵＳＹ（−）信号の電圧レベルはｖＬを超え
ないので、電圧センサ２０３の出力はインアクティブに
なり、Ｆｕｌｌ信号発生より１クロツク後も充電用トラ
ンジスタ１０２はオフのままであり、Ｂ Ｕ Ｓ Ｙ
（−）信号は“０”を維持する。
（−）信号を“０”にドライブしていれば、定電流源２
０１から流れ出す電流ｉは出力端子１１３に吸い込まれ
るため、ＢＵＳＹ（−）信号の電圧レベルはｖＬを超え
ないので、電圧センサ２０３の出力はインアクティブに
なり、Ｆｕｌｌ信号発生より１クロツク後も充電用トラ
ンジスタ１０２はオフのままであり、Ｂ Ｕ Ｓ Ｙ
（−）信号は“０”を維持する。
以上説明したように、本実施例では異なった出力端子か
らｖＩ）Ｄと論理“０″のドライブが競合するタイミン
グでは、まず競合が起こるかどうかを共通信号線上に定
電流を供給することでチエツクし、競合が起きないこと
を確認した上でｖ、）Ｄのドライブを行うことで、過大
電流が流れることを防止することができる。
らｖＩ）Ｄと論理“０″のドライブが競合するタイミン
グでは、まず競合が起こるかどうかを共通信号線上に定
電流を供給することでチエツクし、競合が起きないこと
を確認した上でｖ、）Ｄのドライブを行うことで、過大
電流が流れることを防止することができる。
以上説明したように、本発明を用いることで、インアク
ティブ状態からアクティブ状態への遷移だけでなく、ア
クティブ状態からインアクティブ状態へも高速に遷移す
るワイアード構成を実現できる。
ティブ状態からアクティブ状態への遷移だけでなく、ア
クティブ状態からインアクティブ状態へも高速に遷移す
るワイアード構成を実現できる。
特に、端子数の制限のあるＬＳＩにおいて、端子数が少
なくて済むワイアード構成を高速に実現することができ
る効果がある。
なくて済むワイアード構成を高速に実現することができ
る効果がある。
第１図は本発明の二実雄側図、第２図は本発明の他の実
施例図、第３図は従来例図、第４図は仮想容量の充／放
電の様子を示す図、第５図は従来例の動作タイミング図
、第６図は第１図の実施例における動作タイミング図で
ある。 １００．１１０，２００，２１０，３０１，３０２・・
・・・・ワイアード信号ドライブ回路を内蔵した装置、
１０１．３１１，３１２・・・・・・ドライブ用トラン
ジスタ、１０２・・・・・・充電用トランジスタ、１０
３゜１１３．３２１，３２２・・・・・・出力端子、１
０４・・・・・・立下り検知回路、２０１・・・・・・
定電流源、２０２・・・・・・電流ドライブ用トランジ
スタ、２０３・・・・・・電圧センサ、２０４・・・・
・・２人力ＡＮＤゲート、２０５・・・・・・遅延素子
、３００・・・・・・ワイアード信号を入力する装置、 ０・・・・・・プルアップ抵抗、 ４・・・ ・・・仮想容量、 ３２０・・・・・・入力端子、 ・・・・・イ ンバータ。
施例図、第３図は従来例図、第４図は仮想容量の充／放
電の様子を示す図、第５図は従来例の動作タイミング図
、第６図は第１図の実施例における動作タイミング図で
ある。 １００．１１０，２００，２１０，３０１，３０２・・
・・・・ワイアード信号ドライブ回路を内蔵した装置、
１０１．３１１，３１２・・・・・・ドライブ用トラン
ジスタ、１０２・・・・・・充電用トランジスタ、１０
３゜１１３．３２１，３２２・・・・・・出力端子、１
０４・・・・・・立下り検知回路、２０１・・・・・・
定電流源、２０２・・・・・・電流ドライブ用トランジ
スタ、２０３・・・・・・電圧センサ、２０４・・・・
・・２人力ＡＮＤゲート、２０５・・・・・・遅延素子
、３００・・・・・・ワイアード信号を入力する装置、 ０・・・・・・プルアップ抵抗、 ４・・・ ・・・仮想容量、 ３２０・・・・・・入力端子、 ・・・・・イ ンバータ。
Claims (1)
- ワイアード信号をアクティブからインアクティブに変化
すべきことを検知する手段、前記検知手段がインアクテ
ィブに変化すべきことを検知した場合に短時間のパルス
を発生する手段、および前記パルス発生手段により発生
されるパルスによりワイアード信号をアクティブ・レベ
ルとは逆のレベルにドライブする手段を有することを特
徴とするワイアード信号ドライブ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1024857A JPH0821846B2 (ja) | 1989-02-03 | 1989-02-03 | ワイアード信号ドライブ回路 |
| EP19900102119 EP0381241A3 (en) | 1989-02-03 | 1990-02-02 | High speed output circuit suitable for wired-or structure |
| US07/474,284 US5047673A (en) | 1989-02-03 | 1990-02-02 | High speed output structure suitable for wired-OR structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1024857A JPH0821846B2 (ja) | 1989-02-03 | 1989-02-03 | ワイアード信号ドライブ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02205113A true JPH02205113A (ja) | 1990-08-15 |
| JPH0821846B2 JPH0821846B2 (ja) | 1996-03-04 |
Family
ID=12149889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1024857A Expired - Lifetime JPH0821846B2 (ja) | 1989-02-03 | 1989-02-03 | ワイアード信号ドライブ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5047673A (ja) |
| EP (1) | EP0381241A3 (ja) |
| JP (1) | JPH0821846B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2654278B1 (fr) * | 1989-11-08 | 1992-01-10 | Alcatel Business Systems | Etage de sortie sur un lien serie synchrone, en particulier pour carte d'interface numerique equipant un central telephonique, et central telephonique equipe de telles cartes d'interface. |
| JPH04150224A (ja) * | 1990-10-15 | 1992-05-22 | Internatl Business Mach Corp <Ibm> | 集積回路 |
| US5128555A (en) * | 1991-03-18 | 1992-07-07 | Motorola, Inc. | Pulsed CMOS logic circuit having selectable rise and fall times |
| GB2260833A (en) * | 1991-10-22 | 1993-04-28 | Burr Brown Corp | Reference voltage circuit allowing fast power-up |
| EP0552941B1 (en) * | 1992-01-21 | 1998-07-08 | STMicroelectronics, Inc. | Signal line pulse enhancing circuit for integrated circuits |
| DE69326284T2 (de) * | 1992-06-10 | 2000-03-23 | Nec Corp | Halbleiteranordnung mit anschlusswählender Schaltung |
| US5621677A (en) * | 1994-04-29 | 1997-04-15 | Cypress Semiconductor Corp. | Method and apparatus for precharging match output in a cascaded content addressable memory system |
| US5804990A (en) * | 1994-09-30 | 1998-09-08 | Cirrus Logic, Inc. | Wired combinational logic circuit with pullup and pulldown devices |
| US5486824A (en) * | 1994-10-05 | 1996-01-23 | Motorola, Inc. | Data processor with a hardware keyscan circuit, hardware keyscan circuit, and method therefor |
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| JPS5183468A (ja) * | 1975-01-20 | 1976-07-22 | Hitachi Ltd | Waiaadooasochi |
| JPH0258419A (ja) * | 1988-08-24 | 1990-02-27 | Hitachi Micro Comput Eng Ltd | 出力回路 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583321A (ja) * | 1981-06-29 | 1983-01-10 | Fujitsu Ltd | データバッファ回路 |
| JPS58116759A (ja) * | 1981-12-29 | 1983-07-12 | Fujitsu Ltd | 出力ドライバ回路 |
| JPS58133038A (ja) * | 1982-02-03 | 1983-08-08 | Nec Corp | インバ−タ回路 |
| US4498021A (en) * | 1982-07-13 | 1985-02-05 | Matsushita Electric Industrial Co., Ltd. | Booster for transmitting digital signal |
| GB2158311B (en) * | 1984-04-26 | 1987-12-02 | Texas Instruments Ltd | Output stage for a logic circuit |
| JPS60252979A (ja) * | 1984-05-30 | 1985-12-13 | Oki Electric Ind Co Ltd | Ｃｍｏｓ入出力回路 |
| US4612466A (en) * | 1984-08-31 | 1986-09-16 | Rca Corporation | High-speed output driver |
| US4731553A (en) * | 1986-09-30 | 1988-03-15 | Texas Instruments Incorporated | CMOS output buffer having improved noise characteristics |
| JPH01117518A (ja) * | 1987-10-30 | 1989-05-10 | Toshiba Corp | 半導体装置の出力回路 |
| US4820942A (en) * | 1988-01-27 | 1989-04-11 | Advanced Micro Devices, Inc. | High-speed, high-drive output buffer circuits with reduced ground bounce |
| US4939392A (en) * | 1988-08-11 | 1990-07-03 | Waferscale Integration, Inc. | Output circuit for driving a memory device output lead including a three-state inverting buffer and a transfer gate coupled between the buffer input lead and the buffer output lead |
| US4877978A (en) * | 1988-09-19 | 1989-10-31 | Cypress Semiconductor | Output buffer tri-state noise reduction circuit |
-
1989
- 1989-02-03 JP JP1024857A patent/JPH0821846B2/ja not_active Expired - Lifetime
-
1990
- 1990-02-02 US US07/474,284 patent/US5047673A/en not_active Expired - Lifetime
- 1990-02-02 EP EP19900102119 patent/EP0381241A3/en not_active Withdrawn
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS516647A (ja) * | 1974-06-27 | 1976-01-20 | Ibm | |
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| JPH0258419A (ja) * | 1988-08-24 | 1990-02-27 | Hitachi Micro Comput Eng Ltd | 出力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0821846B2 (ja) | 1996-03-04 |
| EP0381241A3 (en) | 1990-12-27 |
| EP0381241A2 (en) | 1990-08-08 |
| US5047673A (en) | 1991-09-10 |
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Legal Events
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