JPH04271516A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は高インピーダンス状態
となる出力回路を有する半導体集積回路装置に関する。

【０００２】

【従来の技術】半導体集積回路装置の動作速度の向上に
伴い、消費電力もますます増大する傾向にある。

【０００３】図８は従来のトライステート出力バッファ
を有する半導体集積回路装置の全体構成を示すブロック
図である。

【０００４】同図に示すように、個々の集積回路５Ａ及
び５Ｂがそれぞれ内部にトライステート出力バッファ２
Ａ及び２Ｂを有し、集積回路５Ｃが内部に入力バッファ
３を有している。これらのトライステート出力バッファ
２Ａ及び２Ｂの出力信号Ｓ０が、集積回路５Ａ及び５Ｂ
の１出力として共通に共通出力線７に出力され、この共
通出力線７を介して入力バッファ３の入力部に接続され
る。

【０００５】図９は、図８で示したトライステート出力
バッファ２Ａ及び入力バッファ３の詳細を示す回路図で
ある。同図に示すように、トライステート出力バッファ
２Ａは、インバータ４１，ＮＡＮＤゲート４２，ＮＯＲ
ゲート４３，Ｐチャネルトランジスタ４４及びＮチャネ
ルトランジスタ４５から構成され、入力信号Ｓ１をＮＡ
ＮＤゲート４２及びＮＯＲゲート４３がそれぞれの一方
入力として取り込むとともに、出力制御信号Ｓ２をイン
バータ４１の入力及びＮＡＮＤゲート４２の他方入力と
して取り込む。そして、インバータ４１の出力がＮＯＲ
ゲート４３の他方入力となる。

【０００６】また、電源，接地間に、Ｐチャネルトラン
ジスタ４４（電源側）及びＮチャネルトランジスタ４５
（接地側）が直列に接続され、ＮＡＮＤゲート４２の出
力がＰチャネルトランジスタ４４のゲートに接続され、
ＮＯＲゲート４３の出力がＮチャネルトランジスタ４５
のゲートに接続される。そして、これらのトランジスタ
４４及び４５のドレイン間のノードＮ１より得られる電
位が出力信号Ｓ０として、共通出力線７に印加される。 なお、集積回路５Ｂのトライステート出力バッファ２Ｂ
の内部構成も同様であり、取り込む信号Ｓ１及びＳ２が
トライステート出力バッファ２Ａと独立しているだけで
ある。

【０００７】一方、入力バッファ３は電源，接地間に、
Ｐチャネルトランジスタ５１（電源側）及びＮチャネル
トランジスタ５２（接地側）が直列に接続され、これら
のトランジスタ５１及び５２のゲートが共通接続された
ノードＮ２を介して共通出力線７に接続される。そして
、これらのトランジスタ５１及び５２のドレイン間のノ
ードＮ３より得られる電位が出力信号Ｓ３として図示し
ない次段の回路の入力部に出力される。

【０００８】このような構成における集積回路１Ａ及び
１Ｂそれぞれのトライステート出力バッファ２Ａ及び２
Ｂにおいて、出力制御信号Ｓ２がＬレベルの時、非許可
状態となり入力信号Ｓ１のＨ，Ｌに関係なく、ＮＡＮＤ
ゲート４２の出力はＨに固定され、ＮＯＲゲート４３の
出力がＬに固定される。その結果、トランジスタ４４及
び４５は共にオフし、出力信号Ｓ０はフローティング状
態となる。

【０００９】一方、出力制御信号Ｓ２がＨレベルの時、
許可状態となり、ＮＡＮＤゲート４２及びＮＯＲゲート
４３のそれぞれの出力値は入力信号Ｓ１の反転値となる
。その結果、入力信号Ｓ１がＨのときトランジスタ４４
がオンし、トランジスタ４５がオフするため、出力信号
Ｓ０はＨとなり、入力信号Ｓ１がＬのときトランジスタ
４４がオフし、トランジスタ４５がオンするため、出力
信号Ｓ０はＬとなる。

【００１０】したがって、トライステート出力バッファ
２Ａ及び２Ｂのうち双方の出力制御信号Ｓ２がＬ（非許
可状態）の時、共通出力線７はフローティング状態とな
り、一方の出力制御信号Ｓ２がＨ（許可状態）の時、共
通出力線７の電位は入力信号Ｓ１の電位（Ｈ，Ｌ）とな
る。

【００１１】

【発明が解決しようとする課題】従来のトライステート
出力バッファを有する半導体集積回路装置は以上のよう
に構成されており、トライステート出力バッファ２Ａ及
び２Ｂ双方の出力制御信号Ｓ２がＬのとき、トライステ
ート出力バッファ２Ａ及び２Ｂからなる出力回路の出力
が現われる共通出力線７はハイインピーダンス状態なる
。

【００１２】このとき、共通出力線７に接続され入力バ
ッファ３の入力部Ｎ２の電位が不定になり、Ｈレベルで
もＬレベルでもない中間電位になるとトランジスタ５１
及び５２がともにオンすることにより、電源，接地間に
貫通電流が流れ、消費電力の増大を招くという問題点が
あった。

【００１３】この発明は上記問題点を解決するためにな
されたもので、入力部が高インピーダンス状態となって
も、余分な電力消費をしない入力バッファを有する半導
体集積回路装置を得ることを目的とする。

【００１４】

【課題を解決するための手段】この発明にかかる請求項
１記載の半導体集積回路装置は、所定条件時に、高イン
ピーダンス状態の出力信号を出力する出力回路と、第１
及び第２の電位を設定する第１及び第２の電源に第１及
び第２のスイッチング素子を介してそれぞれ接続され、
前記出力回路の出力信号を入力部に取り込み、該入力部
の電位に基づき前記第１及び第２のスイッチング素子の
オン／オフを制御することにより、前記第１の電位ある
いは前記第２の電位を出力する入力バッファと、前記出
力回路の出力信号に関する制御信号に基づき、前記入力
バッファの入力部が高インピーダンス状態であるか否か
を検出し、高インピーダンス状態であると検出すると、
前記第１の電源及び第２の電源のうち、少なくとも一方
の電源と前記入力バッファとを電気的に強制遮断する信
号制御手段とを備えて構成されている。

【００１５】

【作用】この発明における信号制御手段は、出力回路の
出力信号に関する制御信号に基づき、入力バッファの入
力部が高インピーダンス状態であるか否かを検出し、高
インピーダンス状態であると検出すると、第１の電源及
び第２の電源のうち、少なくとも一方の電源と入力バッ
ファとを電気的に強制遮断するため、出力信号が高イン
ピーダンス状態となり、入力バッファの第１及び第２の
スイッチング素子が共にオンしても、第１の電源〜第２
の電源の間に貫通電流が流れることはない。

【００１６】

【実施例】図１はこの発明の第１の実施例であるトライ
ステートバッファを有する半導体集積回路装置の構成を
示すブロック図である。

【００１７】同図に示すように、個々の集積回路１Ａ〜
１Ｃがそれぞれ内部にトライステート出力バッファ２Ａ
〜２Ｃを有する。また、集積回路１Ｃは、内部に入力バ
ッファ３０も有している。これらのトライステート出力
バッファ２Ａ〜２Ｃの出力信号Ｓ０が、集積回路１Ａ〜
１Ｃの１出力として共通に共通出力線７に出力される。 つまり、共通出力線７に現れる電位が集積回路１Ａ〜１
Ｃから成る出力回路の出力となり、この共通出力線７を
介して入力バッファ３０の入力部に接続される。

【００１８】また、各トライステート出力バッファ２Ａ
〜２Ｃの入力信号の１つである出力制御信号Ｓ２がそれ
ぞれ外部の信号制御回路８に取り込まれる。信号制御回
路８は各トライステート出力バッファ２Ａ〜２Ｃの出力
制御信号Ｓ２に基づき、入力バッファ制御信号Ｓ８を入
力線９を介して入力バッファ３０に与える。

【００１９】図２は図１で示した半導体集積回路装置の
一部を詳細に示す回路図である。同図に示すように、図
９で示した従来例と同構成のトライステート出力バッフ
ァ２Ａが、入力信号Ｓ１及び出力制御信号Ｓ２を従来例
と同様に取り込む。なお、トライステート出力バッファ
２Ｂ及び２Ｃの内部構成も、信号Ｓ１及びＳ２がトライ
ステート出力バッファ２Ａと独立である点を除いて、ト
ライステート出力バッファ２Ａと同一な構成である。

【００２０】信号制御回路８は内部に３入力ＮＯＲゲー
ト８１を有し、このＮＯＲゲート８１の入力として、ト
ライステート出力バッファ２Ａ〜２Ｃの出力制御信号Ｓ
２がそれぞれ取り込まれる。そして、このＮＯＲゲート
８１の出力が入力バッファ制御信号Ｓ８として入力線９
に印加される。

【００２１】入力バッファ３０は電源，接地間に、Ｐチ
ャネルトランジスタ５３及び５１（電源側）及びＮチャ
ネルトランジスタ５２（接地側）が直列に接続され、こ
れらのトランジスタ５１及び５２のゲートが入力ノード
Ｎ２で共通接続され、この入力ノードＮ２が共通出力線
７に接続される。一方、Ｐチャネルトランジスタ５３の
ゲートが入力線９に接続される。そして、これらのトラ
ンジスタ５１及び５２のドレイン間のノードＮ３より得
られる電位が出力信号Ｓ３０として図示しない次段の回
路の入力部に出力される。

【００２２】このような構成における集積回路１Ａ〜１
Ｃそれぞれのトライステート出力バッファ２Ａ〜２Ｃに
おいて、出力制御信号Ｓ２がＬレベルの時、非許可状態
となるため、従来同様、出力信号Ｓ０はフローティング
状態となり、出力制御信号Ｓ２がＨレベルの時、許可状
態となるため、従来同様、出力信号Ｓ０として入力信号
Ｓ１がそのまま出力される。

【００２３】そして、図３の時刻ｔ１時点に示すように
、集積回路１Ａ〜１Ｃのトライステート出力バッファ２
Ａ〜２Ｃに取り込まれる出力制御信号Ｓ２がすべてＬレ
ベル（非許可状態）になると、ＮＯＲゲート８１の出力
である入力バッファ制御信号Ｓ８がＬ→Ｈに立ち上がる
。すなわち、トライステート出力バッファ２Ａ〜２Ｃの
すべての出力信号Ｓ０がフローティング状態となること
により、入力バッファ３０の入力ノードＮ２に電気的に
接続された共通出力線７の電位Ｖ７がフローティング状
態になった時、はじめて信号制御回路８の入力バッファ
制御信号Ｓ８がＬ→Ｈに立ち上がる。

【００２４】すると、入力バッファ３０のＰチャネルト
ランジスタ５３がオン→オフする。一方、トランジスタ
５１及び５２は、その入力である共通出力線７の電位Ｖ
７がフローティング状態になり中間電位となるため、弱
くオンする。しかしながら、Ｐチャネルトランジスタ５
３がオフすることにより、電源ＶＣＣと入力バッファ３
０とは電気的に完全に遮断されるため、入力バッファ３
０には貫通電流が流れない。

【００２５】なお、第１の実施例においても、入力バッ
ファ３０の出力線Ｌ３０に蓄積されていた電荷が、オン
状態のＮチャネルトランジスタ５２を介して接地レベル
に流れるまでの微小期間のみ、次段の回路に貫通電流（
以下、「次段回路貫通電流」という）が流れるが、この
次段回路貫通電流により消費される電力量はほとんど問
題とならないレベルである。

【００２６】すなわち、この実施例の入力バッファ３０
は、その入力ノードＮ２がフローティング状態になって
も、入力バッファ３０自身に貫通電流が流れることはな
く、せいぜい次段回路貫通電流の電力消費で済むため、
余分な電力消費を行わない。

【００２７】なお、第１の実施例では、共通出力線７（
入力ノードＮ２）の電位がフローティング状態の時、電
源ＶＣＣと入力バッファ３０とは電気的に完全に遮断し
たが、接地レベルと入力バッファ３０を電気的に遮断す
るように構成しても同様の効果を奏する。

【００２８】図４〜図６は、それぞれ入力バッファの他
の構成例を示した回路図である。図４で示した入力バッ
ファ３１は、図２で示した入力バッファ３０のＰチャネ
ルトランジスタ５３をインバータ５５及びＮチャネルト
ランジスタ５４に置き換えたもので、論理的には入力バ
ッファ３０と等価である。

【００２９】図５で示した入力バッファ３２は、図２で
示した入力バッファ３０の構成に加え、さらにＮチャネ
ルトランジスタ５６を具備している。このＮチャネルト
ランジスタ５６は、ドレインが入力バッファ３０の出力
線Ｌ３０に接続され、ソースが接地され、ゲートに入力
バッファ制御信号Ｓ８が印加される。

【００３０】この入力バッファ３２を用いると、共通出
力線７（入力ノードＮ２）がフローティング状態の時、
出力線Ｌ３０に蓄積されていた電荷を、弱いオン状態の
Ｎチャネルトランジスタ５２とともに、強くオンしたＮ
チャネルトランジスタ５６を介して接地レベルに流すた
め、次段回路貫通電流が流れる期間を入力バッファ３０
あるいは３１を用いる場合よりも短くできる分、次段回
路貫通電流量をより減少させる効果がある。

【００３１】図６で示した入力バッファ３３は、図２で
示した入力バッファ３０の構成に加え、さらにＰチャネ
ルトランジスタ５７を具備している。このＰチャネルト
ランジスタ５７は、Ｎチャネルトランジスタ５２，接地
レベル間に介挿され、そのゲートに入力バッファ制御信
号Ｓ８が印加される。

【００３２】この入力バッファ３３を用いると、共通出
力線７（入力ノードＮ２）がフローティング状態の時、
電源ＶＣＣと入力バッファ３０とは電気的に完全に遮断
されるとともに、接地レベルと入力バッファ３０とも電
気的に完全に遮断される。したがって、出力線Ｌ３０に
蓄積されている電荷は保持され、リーク電流がなければ
、次段回路貫通電流をゼロにすることができる。

【００３３】図７はこの発明の第２の実施例であるトラ
イステートバッファを有する半導体集積回路装置の構成
を示すブロック図である。

【００３４】同図に示すように、個々の集積回路４Ａ〜
４Ｃがそれぞれ内部にトライステート出力バッファ２Ａ
〜２Ｃを有する。また、集積回路４Ｃは、内部に入力バ
ッファ３０も有している。これらのトライステート出力
バッファ２Ａ〜２Ｃの出力信号Ｓ０が、集積回路４Ａ〜
４Ｃの１出力として共通に共通出力線７に出力され、こ
の共通出力線７を介して入力バッファ３０の入力部に接
続される。

【００３５】また、各集積回路４Ａ〜４Ｃは外部入力信
号としてそれぞれクロック信号ＳＡ〜ＳＣを取り込み、
これらのクロック信号ＳＡ〜ＳＣに同期して図示しない
ＣＰＵ等により、トライステート出力バッファ２Ａ〜２
Ｃの出力許可状態・出力非許可状態が制御される。そし
て、これらのクロック信号ＳＡ〜ＳＣはそれぞれ外部の
信号制御回路８′にも取り込まれる。信号制御回路８′
はクロック信号ＳＡ〜ＳＣに基づき、入力バッファ制御
信号Ｓ８を共通入力線９を介して入力バッファ３０に与
える。

【００３６】信号制御回路８′はクロック信号ＳＡ〜Ｓ
Ｃを取り込むことにより、トライステート出力バッファ
２Ａ〜２Ｃそれぞれがハイインピーダンス状態である期
間を把握することができ、すべてのトライステートバッ
ファ２Ａ〜２Ｃがハイインピーダンス状態のとき、第１
の実施例同様、電源ＶＣＣと入力バッファ３０とを電気
的に完全に遮断する等の入力バッファ３０の貫通電流を
阻止する処理を施すことにより、第１の実施例と同様、
消費電力を抑える効果を奏する。

【００３７】なお、これらの実施例では、集積回路１Ａ
〜１Ｃ，信号制御回路８（８′）からなる半導体集積回
路装置は、各トライステート出力バッファ２Ａ〜２Ｃそ
れぞれの出力状態を制御する３本の出力制御信号Ｓ２も
しくはクロック信号ＳＡ〜ＳＣにより、１本の共通出力
線７に出力される出力信号の出力状態が決定される構成
を示したが、これに限定されず、１本あるいは複数本の
出力制御信号Ｓ２もしくはクロック信号ＳＡ〜ＳＣに相
当する信号により、１本あるいは複数本の共通出力線７
に相当する信号線に出力される出力信号の出力状態が決
定される半導体集積回路装置に対しても、もちろん、こ
の発明を適用可能である。

【００３８】

【発明の効果】以上説明したように、この発明によれば
、出力回路の出力信号に関する制御信号に基づき、入力
バッファの入力部が高インピーダンス状態であるか否か
を検出することができる信号制御手段により、入力バッ
ファの入力部が高インピーダンス状態であると検出され
ると、第１の電源及び第２の電源のうち、少なくとも一
方の電源と入力バッファとが電気的に強制遮断されるた
め、入力バッファの入力部が高インピーダンス状態とな
り第１及び第２のスイッチング素子が共にオンしても、
入力バッファの第１の電源〜第２の電源との間に電流が
流れることはない。

【００３９】その結果、この発明の半導体集積回路装置
における入力バッファは、高インピーダンス状態を入力
部に受けても、貫通電流が流れなくなり、余分な電力消
費をしない。

【図面の簡単な説明】

【図１】この発明の第１の実施例であるトライステート
出力バッファを有する半導体集積回路装置の全体構成を
示すブロック図である。

【図２】図１の一部を詳細に示す回路図である。

【図３】第１の実施例の半導体集積回路装置の動作を示
す波形図である。

【図４】第１の実施例における他の入力バッファを示す
回路図である。

【図５】第１の実施例における他の入力バッファを示す
回路図である。

【図６】第１の実施例における他の入力バッファを示す
回路図である。

【図７】この発明の第２の実施例であるトライステート
出力バッファを有する半導体集積回路装置の全体構成を
示すブロック図である。

【図８】従来のトライステート出力バッファを有する半
導体集積回路装置の全体構成を示すブロック図である。

【図９】図８で示した半導体集積回路装置の一部を詳細
に示す回路図である。

【符号の説明】

２Ａ〜２Ｃ　　トライステート出力バッファ７　　　　
　　　　　　共通出力線 ８，８′　　　　信号制御回路 ９　　　　　　　　　　入力線 ３０　　　　　　　　入力バッファ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　所定条件時に、高インピーダンス状態
   の出力信号を出力する出力回路と、第１及び第２の電位
   をそれぞれ設定する第１及び第２の電源に第１及び第２
   のスイッチング素子を介してそれぞれ接続され、前記出
   力回路の出力信号を取り込み、該出力信号に基づき前記
   スイッチング素子のオン／オフを制御することにより、
   前記第１の電位あるいは前記第２の電位を出力する入力
   バッファと、前記出力回路の出力信号に関する制御信号
   に基づき、前記出力回路の出力信号が高インピーダンス
   状態であるか否かを検出し、高インピーダンス状態であ
   ると検出すると、前記第１の電源及び第２の電源のうち
   、少なくとも一方の電源と前記入力バッファとを電気的
   に強制遮断する信号制御手段とを備えた半導体集積回路
   装置。