JPS63299161A - Ｃｍｏｓインバ−タ回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はＣＭＯＳインバータ回路装置〜に関する。

［従来の技術］ 昨今、標準ロジック、電卓、時計、ゲーム等の大規模集
積回路において、ＰチャンネルＭＯＳ電界効果トランジ
スタ（以下、ＭＯＳＦＥＴという。

）とＮチャンネルＭＯＳＦＥＴを並列接続したＣＭＯＳ
インバータ回路が広く用いられている。第２図は従来例
のＣＭＯＳインバータ回路の回路図である。

第２図において、ＰチャンネルＭ’０ＳＰＥＴＱｌ及び
ＮチャンネルＭＯＳＦＥＴ　Ｑ２の各ゲートが共に接続
されて入力端子ｌに接続され、また、ＭＯＳＦＥＴ　Ｑ
ｌのドレイン及びＭＯＳＦＥＴＱ２のドレインは共に接
続されて出力端子２に接続される。ＭＯＳＦＥＴ　Ｑｌ
のソース及びＮウェルのバックバイアスは共に接続され
て定電圧電源３の例えば＋５ｖである直流電圧Ｖｃｃの
出力端子に接続され、ＭＯＳＦＥＴ　Ｑ２のソース及び
Ｎウェルのバックバイアスは共に接続されてアースに接
続される。

以上のように構成されたＣＭＯＳインバータ回路におい
て、アース電位の信号が入力端子１に印加されるとき、
ＭＯＳＦＥＴ　Ｑｌがオンとなり、一方、ＭＯＳＦＥＴ
Ｑ２がオフとなるので電圧Ｖｃｃに等しい電圧が出力端
子２に出力される。

また、電圧Ｖｃｃの信号が入力端子ｌに印加されるとき
ＭＯＳＰＥＴ　Ｑｌがオフとなり、一方、ＭＯＳＦＥＴ
　Ｑ２がオンとなるので、出力端子２はアース電位とな
る。従って、入力端子１に印加された信号が、反転され
て出力端子２に出力される。。

［発明が解決しようとする問題点］ 上述の従来例のＣＭＱＳインバータ回路において、入力
端子１のゲート電圧ｖｇがアース電位から電圧Ｖｃｃに
もしくは電圧Ｖｃｃからアース電位に変化するとき、第
３図に示すように、そのゲート電圧ｖｇが電圧Ｖｃｃの
約半分の電圧Ｖｃｃ／２付近で、ＭＯＳＦＥＴ　Ｑｌ及
びＱ２が同時にオンとなる場合が生じる。このとき、定
電圧電源３からＭＯＳＦＥＴ　Ｑｌのソース及びドレイ
ン、並びにＭＯＳＦＥＴ　Ｑ２のドレイン及びソースを
介してアースに貫通電流１ｃが流れる。

この貫通電流ＩｃがこのＣＭＯＳインバータ回路のスイ
ッチング毎に流れるので、この回路のスイッチングの動
作周波数が高くなった場合、消費電力が増大することに
なる。従って、ＣＭＯＳインバータ回路は動作周波数に
比例して消費電力が増大し、ＮＭＯＳＦＥＴの回路に比
較して大きな電力が消費されることになるという問題点
があった。

本発明の目的は以上の問題点を解決し、貫流電流１ｃを
小さくすることができ、従来例に比較し消費電力を軽減
することができるＣＭＯＳインバータ回路装置を提供す
ることにある。

［問題点を解決するための手段］ 本発明は、ＰチャンネルＭＯ８電界効果トランジスタと
ＮチャンネルＭＯＳ電界効果トランジスタを並列に接続
してなるＣＭＯＳインバータ回路装置において、少なく
とも１個の上記ＭＯ３ｉｌｔ界効果トランジスタのウェ
ルのバックバイアスにバイアス電圧を重畳することを特
徴とする。

［作用］ 以上のように構成されたＣＭＯＳインバータ回路におい
て、例えば、電源直流電圧に正のバイアス電圧を重畳さ
せた電圧をＰチャンネルＭＯＳＦＥＴのＮウェルのバッ
クバイアスに印加するとき、上記ＰチャンネルＭＯＳＦ
ＥＴのしきい値電圧が低下し、これによって、上記Ｐチ
ャンネルＭＯＳＦＥＴと上記ＮチャンネルＭＯＳＦＥＴ
が同時にオンとなる電圧範囲が広くなり、上記２個のＭ
ＯＳＦＥＴを流れる貫通電流が減少する。

また、正のバイアス電圧をＮチャンネルＭＯＳＦＥＴに
印加したとき、並びに、電源直流電圧に正のバイアス電
圧を重畳させた電圧をＰチャンネルＭＯＳＦＥＴのＮウ
ェルのバックバイアスに印加しかつ正のバイアス電圧を
ＮチャンネルＭＯＳＦＥＴに印加したとき、上述と同様
に、上記貫通電流が減少する。

［実施例］ 第１図は本発明の一実施例であるＣＭＯＳインバータ回
路の回路図であり、第１図において、第２図と同一のも
のについては同一の符号を付している。

第１図の回路が従来例の第２図の回路と異なるのは、Ｍ
ＯＳＦＥＴ　ＱｌのＮウェルのバックバイアスに電圧Ｖ
ｃｃよりも正のバイアス電圧Ｖａだけ高い電圧（Ｖｃｃ
＋Ｖａ）が印加されていることである。以下、バイアス
電圧ＶａがＭＯＳＦＥＴ　ＱｌのＮウェルのバックバイ
アスに重畳されている場合と重畳されていない場合の第
１図の回路動作について、第３図のゲート電圧ｖｇ対ド
レイン・ソース間電流Ｉｄｓ特性を参照して説明する。

まず、バイアス電圧Ｖａが重畳されていないときを考え
る。いま、入力端子Ｉのゲート電圧Ｖｇがアース電位で
あるとき、ＭＯＳＦＥＴ　ＱｌはオンとなりＭＯＳＦＥ
Ｔ　Ｑ２はオフとなり、次いで、入力端子１のゲート電
圧ｖｇをアース電位から電圧Ｖｃｃに向かって上昇させ
てゆくと、しきい値電圧Ｖ　ｔｈｎを有するＭＯＳＦＥ
Ｔ　Ｑ２はゲート電圧Ｖｔｈｎにおいてオンとなり、ま
た、しきい値電圧ｖ　ｔｈｐを有するＭＯＳＦＥＴ　Ｑ
ｌはゲート・ドレイン間電圧が電圧ｖ　ｔｈｐ以下とな
るゲート電圧（Ｖ　ｃｃ　−Ｖ　ｔｈｐ）においてオフ
となる。

従って、ゲート電圧Ｖｇが電圧Ｖ　ｔｈｎと電圧（Ｖ　
ｃｃ　−■ｔｈｐ）（’）間テハ両方（７）ＭＯＳＦＥ
Ｔ　Ｑｌ及びＱ２が共にオンとなり、第３図に示すよう
に貫通電流Ｉｃが、定電圧電源３からＭＯＳＦＥＴＱｌ
のソース及びドレイン、並びにＭＯＳＦＥＴＱ２のドレ
イン及びソースを介してアースに流れる。

次に、バイアス電圧ＶａがＭＯＳＰＥＴ　Ｑｌの−Ｎウ
ェルのバックバイアスに重畳されている場合を考える。

いま、入力端子Ｉのゲート電圧Ｖｇがアース電位である
とき上述と同様に、ＭＯ８ＦＥＴＱＩはオンとなり、一
方、ＭＯＳＦＥＴ　Ｑ２はオフとなり、次いで、入力端
子ｌのゲート電圧ｖｇをアース電位から電圧ＶＣＣに向
かって上昇させてゆくと、ＭＯＳＦＥＴ　Ｑ２はゲート
電圧Ｖｔｈｎにおいてオンとなり、また、ＭＯＳＦＥＴ
　Ｑｌはゲート電圧（ｖｃｃ−ｖｔｈｐ−ΔＶｔｈ）ニ
おイテオフとなる。ここで、電圧ΔＶｔｈは、ＭＯ８Ｆ
ＥＴＱＩのＮウェルのバックバイアスにバイアス電圧Ｖ
ａを重畳させた場合のいわゆる基板効果によるＭＯＳＦ
ＥＴ　Ｑｌのしきい値電圧の上昇分である。

従って、ＭＯＳＦＥＴ　Ｑｌはバイアス電圧Ｖａを重畳
させない場合に比較して電圧Δｖｔｈだけ高いしきい値
でオンとなるため、ＭＯＳＦＥＴ　ＱｌとＱ２の両方が
オンとなるゲート電圧ｖｇの範囲は第３図に示すように
狭くなり、これにより、定電圧電源３からＭＯＳＦＥＴ
　Ｑｌのソース及びドレイン、並びにＭＯＳＦＥＴ　Ｑ
２のドレイン及びソースを介してアースに流れる貫通電
流ＩＣが小さくなる。

それ故、ＭＯＳＦＥＴ　Ｑｌのドレインに印加する駆動
直流電圧Ｖｃｃよりもバイアス電圧Ｖａだけ高い電圧（
Ｖｃｃ＋Ｖａ）をＭＯＳＦＥＴ　ＱｌのＮ−ウェルのバ
ックバイアスに印加することによって、貫通電流１ｃを
小さくすることができ、特にスイッチング回数が多い高
速動作回路においては消費電力を大幅に軽減することが
できる。

以上の第１図の実施例においてはＭＯＳＦＥＴＱｌのＮ
ウェルのバックバイアスにバイアス電圧Ｖａを重畳させ
ているが、これに限らず、ＭＯＳＦＥＴ　Ｑ２のみのＰ
ウェルのバックバイアスにバイアス電圧Ｖａを印加して
もよいし、また、ＭＯＳＦＥＴ　ＱｌのＮウェルのバッ
クバイアスにバイアス電圧Ｖａを重畳しかつＭＯＳＦＥ
Ｔ　Ｑ２のＰウェルのバックバイアスに上記バイアス電
圧Ｖａを印加してもよい。

なお、以上の第１図の実施例において、バイアス電圧Ｖ
ａの絶対値はバイアス電圧Ｖａを重畳する“ことにより
、電圧Ｖｃｃの絶対値を超えないＭＯＳＦＥＴのしきい
値電圧ｖｔｈが生じるように設定される。

第４図は２個のＣＭＯＳインバータ回路が縦続接続され
た回路の回路図である。

第４図において、上述の第２図の従来例と同様にＭＯＳ
ＦＥＴ　ＱｌとＱ２が並列接続された第１のＣＭＯＳイ
ンバータ回路と、第１図の実施例と同様にＭＯＳＦＥＴ
　Ｑ３とＱ４が並列接続された第２のＣＭＯＳインバー
タ回路が縦続接続され、入力端子ｌがＭＯＳＦＥＴ　Ｑ
ｌとＱ２の各ゲートに接続され、出力端子２がＭＯＳＦ
ＥＴＱ３及びＱ４の各ドレインに接続される。なお、Ｍ
ＯＳＦＥＴ　Ｑｌのソース及びＮウェルのバックバイア
スは定電圧電源３の正電圧Ｖ　ｃｃａの出力端子に接続
され、また、ＭＯＳＦＥＴ　Ｑ３のソースは定電圧電源
３の正電圧Ｖ　ｃｃｂの出力端子に接続され、ＭＯＳＦ
ＥＴ　Ｑ３のＮウェルのバックバイアスは、電圧Ｖｃｃ
ｂに正のバイアス電圧Ｖａが重畳された電圧（Ｖｃｃｂ
＋ｖａ）の出力端子に接続される。

いま、電圧ｖ　ｃｃａが電圧Ｖｃｃｂに比較して低く、
バイアス電圧Ｖａがゼロであり、第１のＣＭＯＳインバ
ータ回路の出力が第２のＣＭＯＳインバータ回路のＭＯ
ＳＦＥＴ　Ｑ３のゲートのしきい値電圧よりも低い場合
、第１のＣＭＯＳインバータ回路の出力によって第２の
ＣＭＯＳインバータ回路が動作せず、入力端子１に入力
された信号が出力端子２に出力されないという問題点が
ある。

この問題点を解決する方法として上述の本発明の方法を
用いることができる。すなわち、第４図に示すように、
第２の回路ＭＯ８ＦＥＴ　Ｑ３のＮウェルのバックバイ
アスに、該ソースに印加する直流電圧Ｖ　ｃｃｂよりも
電圧Ｖａだけ高い電圧（Ｖｃ（Ｊ＋Ｖａ）を印加し、Ｍ
ＯＳＦＥＴ　Ｑ３のゲートのしきい値電圧を第１のＣＭ
ＯＳインバータ回路の出力電圧Ｖ　ｃｃａよりも低くな
るように設定する。

これによって、電圧Ｖ　ＣＣａに等しい第１のＣＭＯＳ
インバータ回路のＨレベルの出力電圧が第２のＣＭＯＳ
インバータ回路に印加されるとき、ＭＯＳＦＥＴ　Ｑ３
がオンとなる。

従って、例えば同一チップ内で電源電圧の異なるＣＭＯ
Ｓインバータ回路を縦続接続した場合であっても、本発
明によるＭＯＳＦＥＴのウェルのバックバイアスを印加
する方法によって、信号を伝送可能な４１街用インタ一
フエース回路として用いることができるという利点があ
る。

第５図は本発明のＣＭＯＳインバータ回路の適用例を示
すブロック図であり、第６図は第５図のＣＭＯＳインバ
ータ回路の半導体基板ＩＯの縦断面図である。ここで、
第６図の低速動作回路２０は第２図の回路図に対応し、
一方、高速動作回路３０は第１図の回路図に対応する。

第５図において、例えば論理演算等の低速動作回路２０
と、発振回路３！と分周及び内部クロック発生回路３２
を含む高速動作回路３０が半導体基板！Ｏ上に形成され
る。発振回路３１は、所定の周波数のクロック信号ＴＯ
を分周及び内部クロック発生回路３２に出力し、これに
応答して該分周及び内部クロック回路３２はクロック信
号ＴＯを分周等の処理を行い、種々の周波数のクロック
信号ＴＩないしＴ４を低速動作回路２０に出力する。

ここで、上記高速動作回路３０内のＣＭＯＳインバータ
回路においては、第６図に示すように、半導体基板１０
内のＰチャンネルＭＯＳＦＥＴのＮウェルのバックバイ
アスに直流電源電圧Ｖｃｃにバイアス電圧Ｖａを重畳し
た電圧（Ｖｃｃ＋Ｖａ）が印加され、一方、上記低速動
作回路２０内のＣＭＯＳインバータ回路においては、第
６図に示すように、半導体基板ＩＯ内のＰチャンネルＭ
ＯＳＦＥＴのＮウェルのバックバイアスに、バイアス電
圧Ｖａが重畳されていない直流電源電圧Ｖｃｃが印加さ
れている。従って、スイッチング回数の多い高速動作回
路３０のＰチャンネルＭＯＳＦＥＴのＮウェルのバック
バイアスにバイアス電圧Ｖａが重畳されているので、上
述のように貫通電流Ｔｃを減少させることができ、これ
によって、高速動作回路３０の消費電力を、大幅に軽減
させることができる。

［発明の効果コ 以上詳述したように本発明によれば、従来のＣＭＯＳイ
ンバータ回路装置において、少なくとも１個の上記ＭＯ
Ｓ電界効果トランジスタのウェルのバックバイアスにバ
イアス電圧を重畳したので、バイアス電圧が重畳された
上記ＭＯＳ電界効果トランジスタのしきい値電圧を変化
させ、上記ＣＭＯＳインバータ回路の貫通電流を減少さ
せることができる。従って、上記ＣＭＯＳインバータ回
路の消費電力を従来例に比較して軽減することができる
という利点が有る。

【図面の簡単な説明】

第１図は本発明の一実施例であるＣＭＯＳインバータ回
路の回路図、 第２図は従来例のＣＭＯＳインバータ回路の回路図、 第３図は第１図及び第２図の回路の動作を示すゲート電
圧ｖｇ対ドレイン・ソース間電流Ｉｄｓ特性のグラフ、 第４図は２個のＣＭＯＳインバータ回路が縦続接続され
たインターフェース回路の回路図、第５図は本発明のＣ
ＭＯＳインバータ回路の適用例を示すブロック図、 第６図は第５図の適用例を示す半導体基板の縦断面図で
ある。 Ｑｌ、Ｑ２・・・０ＭＯ８電界効果トランジスタ（ＭＯ
ＳＦＥＴ）、 Ｖｃｃ・・・直流電圧、 Ｖａ・・・バイアス電圧。 特　許　出　願　人　株式会社リコー 代　理　人　弁理士　前出　葆　ほか１名第１図　　　
　　　第２図 ＩＫ４図 第３図

Claims (1)

【特許請求の範囲】
1. （１）ＰチャンネルＭＯＳ電界効果トランジスタとＮチ
   ャンネルＭＯＳ電界効果トランジスタを並列に接続して
   なるＣＭＯＳインバータ回路装置において、 少なくとも１個の上記ＭＯＳ電界効果トランジスタのウ
   エルのバックバイアスにバイアス電圧を重畳することを
   特徴とするＣＭＯＳインバータ回路装置。