SU1406591A1 - Сумматор - Google Patents

Abstract

Изобретение относитс  к вычис- 1лительной технике, в частности к устройствам дл  арифметической и ло/J гической обработки цифровой информации . Цель изобретени  - расширение функциональных возможностей сумматора за счет формировани  функций конъюнкции, отрщани  конъюнкции, дизъюнкции, отрицани  дизъюнкции, равнозначности, отрицани  равнозначности , констант О и единицы. Сумматор содержит в каждом разр де элементы И-НЕ 1, ИЛИ-НЕ 2, ИСКЛЮЧАЮЩЕЕ ИЛИ 3, 4, элемент НЕ 5, ВДП-транзис- торы р-типа 8, 9, комплементарные пары МДП-транзисторов 6, 7, МДП-тран- зисторы п-типа 10, 11. 1 ил., 1 табл. (Л

Description

О)

ел

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  устройств арифметической и логической обработки цифровой информации.

Цель изобретени  - расширение функциональных возможностей путем формировани  функций конъюнкции, дизъюнкции, отрицани  равнозначности константы нул  и константы единицы.

На чертеже представлена функциональна  схема сумматора.

Сумматор содержит в каждом разр д элементы И-НЕ 1, ИЛИ-НЕ 2, первый 3 и второй 4 элементы ИСКЛОЧАЩЕЕ ИЛИ, элемент НЕ 5, комплементарную пару МДП-транзисторов 6 (генерации переноса ) ,-комплементарную пару МДП-транзисторов 7 (передачи переноса), два МДП -транзистора 8, 9 р-типа, два МДП-транзистора 10, 11 п-типа, входы 12, 13 первого и второго операндов, вход 14 и выход 15 переноса, выход 16 суммы, первый 17, второй 18, третий 19 и четвертый 20 входы управлени  режимом, шины 21, 22 питани  и нулевого потенциала.

Набор функций, выполн емых устройством , и соответствующие коды управл ющих сигналов представлены в таблице , где буквами А, В и С обозначены входы первого 12, второго 13 операндов и вход 14 переноса соответ

Устройство работает следующим образом .

При подаче на входы 19 и 20 управлени  лог. 1 МДП-транзисторы В и 9 закрываютс , МДП-транзисторы 10 и 11 открьшаютс , на входе 14 переноса устанавливаетс  значение лог

О

так что второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 4 передает на вькод 16 состо ние ,выхода первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3 без изменений.

При подаче на входы 17 и 18 управлени  лог. О на выходе элемента И- НЕ 1 устанавливаетс  лог. 1. Первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 3 инвертирует значение выхода элемента ШШ-НЕ 2, выдава  на выход 16 функцию дизъюнкции входньк операндов.

При подаче на входы 17 и 18 управлени  лог. 1 и лог. О соответственно на выходе первого элемента ИСК- ЛЮЧАЩЕЕ ИЛИ 3 формируетс  функци  отрицани  равнозначности

F (АЛВ)Л (AVB) V (АЛЕ) Л (AvB) (АЛ В) ч/ (АЛВ),

котора  передаетс  на выход 16 без изменений. .

При подаче на входы 17 и 18 управлени  соответственно лог.

О

де 15 , н ы й35

30

40

О ,

25 и лог. 1 выходы элементов И-НЕ

1и ИЛИ-НЕ 2 устанавливаютс  в состо ние лог. 1 и лог. О соответственно, так что первый элемент ИСКЛЮЧАЩЕЕ ИЛИ 3 выдает на выход 16 значение константы лог. 1.

При подаче на входы 17 и 18 управлени  лог. 1 на выходе элемента ИЛИ-НЕ 2 устанавливаетс  лог. О, и первьш элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 3 передает на выход 16 функцию отрицани  конъюнкции входных операндов с выхода элемента И-НЕ 1.

При подаче на входы 19 и 20 управлени  лог. О МДП-транзисторы 10 .и 11 закрываютс , а МДП- транзисторы

8 и 9 открываютс  и устанавливают на входе 14 переноса значение лог. 1, так что второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 4 передает на выход 16 устройства инверсию сигнала с выхода первого элемента ИСКЛЮЧАЩЕЕ ИЛИ 3.

При подаче на входы 19 и 20 управлени  соответственно лог. О и лог. 1 МДП-транзисторы 8 и 10 открываютс , МДП-транзисторы 9 и 11 закрываютс , и при наличии на входах 17 и 18 управлени  лог. 1 и лог. О соответственно устройство функциони- -рует как сумматор с шиной последовательного распространени  переноса.

При поступлении операндов на вькодах элементов И-НЕ 1 и ИЛИ-НЕ

2формируетс  лог. О, и комплементарна , пара МДП-транзисторов 6 выда45

50

55

3

ет на выход 15 переноса значение ло 1, при этом лог. О с выхода первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3 через элемент НЕ 5 выключает комплеметарную пару 1 1ДП-транзисторов 7 и натраивает второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 4 на вьщачу по выходу 16 логичекого значени  с входа 14 переноса.

При поступлении операндов на выходах элементов И-НЕ 1 и ШШ-Н 2 формируетс  лог. 1, и комплементарна  пара МДП транзисторов 6 выдает на выход 15 переноса значение ло О, при этом остальные узлы устрой ства функционируют аналогично случаю .

При поступлении операндов на выходах элементов И-НЕ 1 и ИЛИ-НЕ

2устанавливаютс  лог. 1 и лог. О соответственно, комплементарна  пара МДП-транзисторов 6 закрываетс 

и на выходе первого элемента ИСКЛЮ- ЧАЩЕЕ ИЛИ 3 формируетс  значение лог. 1, которое через элемент НЕ 5 открьшает комплементарную пару МДП-транзисторов 7, а также настраивает второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 4 на выдачу по выходу 16 инверсии логического значени  с входа 14 пе- реноса.

При подаче на входы 17 и 18 устройства любых других комбинаций управл ющих сигналов арифметико-логические функции устройством не выполн ютс , но электрические режимы работы узлов и элементов не нарушаютс , так как хот  бы один МДП-транзи тор комплементарной пары 6 посто нн

3акр  1т.

При подаче на входы 19 и 20 упралени  устройства соответственно лог 1 и лог. закрываютс 

управл ющих сигналов на входах 17 и 18 устройства арифметико-логические функции им не выполн ютс , но электрические режимы работы узлов и элементов не нарушаютс , так как в цеп генерации переноса будут отключены источники напр жени  (питани  и общий ) .

О транзисторы 8 и 10 и при любой комбинации

Claims (1)

1. Формула изобретени 

   Сумматор, содержащий в каждом раз- ,р де два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент И-НЕ, элемент ИЛИ-НЕ, два 1ДП-транзистора п-типа и первый МДП 5

   0

   5 о

   0

   5

   5

   0

   5

   транзистор р-типа, причем входы дан-, ного азр да первого и второго операндов сумматора соединены соответственно с первыми и вторыми входами элементов И-НЕ, ШШ-НЕ данного разр да , выход первого элемента ИСКЛЮЧА- ЩЕЕ ИЛИ соединен с затвором, первого МДП-транзистора п-типа и с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с входом переноса из предыдущего разр да сумматора и стоком первого МДП- транзистора п-типа, исток которого соединен с вьб:одом переноса в следующий разр д сумматора, стоком первого МДП-транзистора р-типа и истоком второго МДП-транзистора п-типа, затвор которого соединен с выходом элемента ИЛИ-НЕ, выход элемента И-НЕ соединен с затвором первого МДП-транзистора р-типа, выход данного разр да суммы сумматора соединен с выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, отличающийс  тем, что, с целью расширени  функциональных возможностей за счет формировани  функций конъюнкции, дизъюнкции, отрицани  равнозначности, константы нул  и константы единицы, в каждагй раз-, р д введены элемент НЕ, третий и четвертый МДП-транзисторы п-типа, второй, третий, четвертый МДП-транзисторы ртипа, причем первый и второй входы управлени  режимом сумматора соединены с. третьими входами соответственно элементов И-НЕ, ИЛИ-НЕ, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с входом элемента НЕ, исток первого 1-ЩП-транзистора п-типа соединен с ис-. током второго МДП-транзистора р-типа, сток которого соединен со стоком первого МДП-транзистора п-типа и стоком третьего МДП-транзистора р- и п-типа и истоком третьего МДП-транзистора птипа, затвор второго МДП-транзистора р-типа соединен с выходом элемента НЕ, выходы элементов И-НЕ, ИЛИ-НЕ соединены соответственно с первым и вторым входами первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, третий вход управлени  режимом сумматора соединен с затвором третьего МДП-транзистора п-типа и четвертого МДП-транзисторов р-типа, четвертый вход управлени  режимом - сумматора соединен с затворами третьего МДП-транзистора р-типа и четвертого МДП-транзисторов п-типа, сток четвертого МДП-транзистора п-ти514065916

   па соединен с шиной нулевого потен-тора соединена с истоком четвертого

   циала сумматора, а его исток - соМДП-транзистора р-типа, сток которостоками второго и третьего МДП-тран-го соединен с истоками первого и трезисторов п-типа, шина питани  сумма-тьего МДП-транзнеторов р-типа.