KR100294997B1 - 스태틱다이나믹논리회로 - Google Patents
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Abstract
다이나믹 논리 회로는 논리 회로의 사전 충전 및 평가 단계 동안 다이나믹 및 스태틱 입력 신호를 모두 수신할 수 있고, 스태틱 입력 신호는 그러한 단계 동안 로우 레벨에서 하이 레벨로 그리고 하이 레벨에서 로우 레벨로 스위치하도록 허용되며, 논리 회로는 스태틱 및 다이나믹 입력 신호에 대해 구현된 논리적 연산을 올바르게 평가할 수 있다. 이것은 PFET―여기서 PFET 장치의 게이트 전극은 스태틱 입력 신호를 수신함―를 내부의 프리챠지 노드와 전압 기준 소스 사이에 결합함으로써 CMOS에서 실행된다.
Description
본 발명은 전반적으로 데이타 처리 시스템에 관한 것으로서, 보다 구체적으로는 다이나믹 논리 회로에 관한 것이다.
논리 회로는 "…와 ― (and)", "…거나 또는 ―거나(either-or)", "…도 ―도 아니다(neither-nor)" 등의 개념에 근거하여 특정의 논리 기능을 실행하도록 설계된 회로이다. 통상적으로 이들 회로는 이산적인 두 전압 레벨 즉, 하이(high) 논리 레벨과 로우(low) 논리 레벨 사이에서 작동하며 이진 논리 회로로서 기술된다.
이진 논리 회로는 데이타 처리 시스템과 거의 모든 전자 계산 장치의 기본적인 구성 요소이다. 이진 논리 회로는 인스트럭션과 산술 처리를 실행하기 위해 컴퓨터에서 광범위하게 사용된다. 어떠한 논리 프로시쥬어라도 이들 기본 게이트(gate)의 적절한 조합을 이용함으로써 실행될 수 있다.
상보형 CMOS(metal insulator semiconductor) 전계 효과 트랜지스터(FET)는 전력 소비가 작으므로, 종종 그러한 논리 회로를 구성하는데 사용된다.
논리 회로는 종종 다수의 접속단으로 캐스케이드(cascade)되기 때문에 클럭 펄스가 논리 회로의 소자에 인가되어 논리 연산을 실행, 다시 말해 논리 회로를 구동시키게 된다. 도 9를 참조하면 데이타 인(Data In) 입력과 데이타 아웃(Data Out) 출력을 구비하고 어떤 논리 기능도 실행할 수 있는 전형적인 논리 회로(90)가 도시된다. 클럭 신호는 논리 회로(90)에 입력되어 논리 회로(90)를 통해 데이타인 입력을 구동하고, 그 결과 논리 회로(90)내에 구현된 관련 논리 함수를 실행함으로써 입력에 의한 해답에 도달하게 하기 위한 것으로, 그 해답은 데이터 아웃으로서 출력된다.
주기적 클럭 신호는 또한 논리 회로(90)를 준비 혹은 프리챠지(precharge)함으로써 이전의 데이타 아웃을 출력한 후 후속적으로 다음 일련의 데이타 인 입력에 대비할 수 있도록 기능한다.
다음으로 도 1을 참조하면 본 예에서 비반전 버퍼(10)인 전형적인 "도미노" 다이나믹 논리 회로에 대한 보다 상세한 도면이 도시된다. 평가될 입력 신호는 N 채널 FET("NFET")(12)의 게이트 전극에서 수신되고, P 채널 FET("PFET")(11)와 NFET(13)는 모두 그들의 게이트 전극에서 클럭 입력을 수신한다. (NFET는 도면에서 문자 N으로 지정되는 반면 PFET는 문자 P로 지정됨을 주목하자.) 도 1과 도 2를 조합하여 참조하면, 이러한 유형의 다이나믹 논리 회로의 중요한 한계를 알 수 있다. 프리챠지 단계 동안 클럭 입력은 노드(16)를 하이(high) 레벨로 프리챠지시키며 평가 단계 동안 회로(10)는 NFET(12)에 의해 수신된 입력 신호를 평가하고 PFET(14)와 인버터(15)를 포함하는 선택사양적인 하프 래치(optional half latch)를 통해 평가치를 출력함을 주목하자.
문제로 되는 것은 입력 신호가 프리챠지 단계의 제 1 부분 동안 둘중의 어느 한 방향으로 변경될 수도 있으나, 프리챠지 단계의 끝에서와 평가 단계 동안 입력 신호는 로우(low) 레벨에서 하이 레벨로만 변경될 수 있다는 점이다. 그 이유는 변하는 입력 신호가 노드(16)의 다이나믹 프리챠지로 하여금 그 하이 레벨 프리챠지 상태를 상실하게 할 수 있으며, 논리 입력 조건이 이것이 원하는 논리 조건일 경우 이 하이 레벨을 회복할 수 없게 하기 때문이다. 다시 말하면, 평가 단계 동안 입력 신호가 하이 레벨에서 로우 레벨로 전이할 경우, 회로(10)의 출력은 이것이 비록 입력 신호가 지금 로우 레벨에 있을 경우 예상되는 것이 아닐지라도 계속 하이 레벨에 있을 수도 있다.
이 문제점은 다음과 같이 좀더 명확히 설명된다. 평가 단계 동안 입력 신호에 변화가 있을 경우 로우에서 하이로 변화할 수는 있지만 하이에서 로우로 변화할 수는 없다. 이 상태는 "스태틱(static) 신호"가 다이나믹 회로에 공급될 때(즉, 스태틱 신호가 다이나믹 타이밍으로 변환될 때) 발생할 수 있다. 전형적인 "스태틱 신호"는 타이밍 사이클 내의 거의 모든 곳에서 상태를 변경할 것으로 예측할 수 있다.
본 기술에서는 앞서 말한 것의 결과로 스태틱과 다이나믹 입력 신호를 모두 수신하면서 만족스럽게 작동할 수 있는 논리 회로에 대한 기술이 필요하다.
본 발명은 스태틱 입력 신호와 다이나믹 입력 신호를 모두 수신하고 다이나믹 회로의 평가 단계 동안 스태틱 입력 신호에서의 변화를 수신할 능력을 제공하는 논리 회로를 제공함으로써 앞서 말한 필요성을 다룬다.
본 발명의 한 실시예에서 스태틱 신호는 또한 논리 회로의 프리챠지된 노드에 결합된 PFET에 의해 수신되어, 스태틱 신호가 평가 단계 동안 하이에서 로우 신호로 변화될 경우 논리 회로가 논리 회로에 입력된 스태틱과 다이나믹 신호의 조합을 적절히 평가할 수 있도록 한다.
앞서 말한 것은 아래의 본 발명의 상세한 설명이 더 잘 이해될 수 있도록 하기 위하여 본 발명의 특징과 기술적 장점을 비교적 광범위하게 설명하였다. 본 발명의 청구 범위의 주제를 형성하는 본 발명의 또다른 특징과 장점이 이하에 설명될 것이다.
도 1은 종래 기술의 다이나믹 논리 회로에 대한 도면,
도 2는 도 1에 도시된 다이나믹 인버터에 대한 프리챠지 단계 및 평가 단계에 대한 도면,
도 3은 본 발명의 일실시예에 대한 도면,
도 4는 도 3에 도시된 논리 회로의 동작에 대한 타이밍 다이어그램에 대한 도면,
도 5는 본 발명의 또다른 실시예에 대한 도면,
도 6은 본 발명의 또다른 실시예에 대한 도면,
도 7은 본 발명의 구현을 도시하는 도면,
도 8은 본 발명에 따라 구성된 데이타 처리 시스템에 대한 도면,
도 9는 종래 기술의 다이나믹 논리 회로에 대한 도면.
도면의 주요 부분에 대한 부호의 설명
71, 72, 73 : 다이나믹 논리 회로 74 : 스태틱 논리 회로
90 : 논리 회로 810 : CPU
814 : RAM 816 : ROM
818 : I/O 어댑터 822 : 사용자 인터페이스 어댑터
834 : 통신 어댑터 836 : 디스플레이 어댑터
본 발명과 그 장점을 좀더 완전하게 이해하기 위하여 첨부 도면과 함께 다음의 설명이 참조된다.
다음의 설명에서 본 발명을 완전히 이해하도록 하기 위하여 여러가지 특정의 세부 사항이 제시된다. 그러나, 본 발명이 그러한 특정의 세부 사항 없이 실행될 수도 있다는 것이 본 기술 분야의 당업자들에게는 명백할 것이다. 다른 예에서, 불필요한 세부 사항으로 인해 본 발명이 불명확하게 되지 않도록 하기 위하여 잘알려진 회로는 블럭 다이어그램의 형태로 도시되었다. 대부분의 경우, 타이밍에 관한 고려사항 및 이와 유사한 내용에 관한 세부 사항은 본 발명을 완전히 이해하는데 필수적이 아니고 관련 기술의 당업자의 기술 범위에 속하기 때문에 이들에 대한 상세한 설명은 생략하였다.
도면을 참조하면, 도시된 소자는 반드시 동일 축적으로 도시되지는 않으며 동일 하거나 또는 유사한 소자는 여러 도면을 통하여 동일한 도면 부호로 지정된다.
도 3을 참조하면, 전압 기준 소스 VCC와 노드(34) 사이에 결합된 PFET(31), 노드(34)와 제 2 전압 기준 소스 사이에 직렬로 결합된 NFET(32, 33), VCC와 노드(34) 사이에 결합된 PFET(35), 논리 회로(30)의 출력에서 PFET(36)와 인버터(37)로 구성된 하프 래치(half latch)(이것은 선택사양적임)로 이루어진 논리 회로(30)가 도시된다. NFET(32)의 게이트 전극에 의해 수신되는 스태틱 입력 신호는 또한 PFET(35)의 게이트 전극에 의해서도 수신된다. PFET(35)는 클럭 입력 신호가 하이 레벨에 있고 PFET(31)가 턴 오프(turn off)될 때 내부의 프리챠지된 노드(34)가 하이 레벨 또는 양(+)의 레벨을 회복하도록 한다. 그 결과로, 스태틱 입력 신호는 프리챠지 단계의 끝에서 상태를 변화시킬 수도 있으며, 평가 단계로 충분히 진행한 후에도 내부 노드(34)에서 프리챠지된 하이 레벨을 회복할 수도 있다. 스태틱 입력 신호는 논리 회로(30)의 프리챠지 단계와 평가 단계동안에 모두 둘중 어느 한 방향으로 변할 수도 있으며, 이는 도 4에서 더 설명된다.
논리 회로(30)가 허용하는 것에 대한 일예로서, 논리 회로(30)의 평가 단계동안 스태틱 입력 신호가 하이 레벨에서 로우 레벨로 전환할 경우에는 원하는 올바른 출력 레벨이 로우 레벨이어야 한다. 그러나, 스태틱 입력 신호가 하이 레벨에서 로우 레벨로 변화할 때 스태틱 입력 신호가 평가 단계의 시작에서 하이 레벨이었을 때 입력 노드(34)가 이미 NFET(32, 33)를 통하여 접지로 방전되었기 때문에 PFET(35) 없이는 로우 레벨이 발생하지 않을 것이다. 그러나, PFET(35)를 포함할 경우 PFET(35)의 게이트 전극에 도달하는 로우 레벨 스태틱 입력 신호는 노드(34)의 전압 레벨을 하이 레벨로 상승시키며 이 하이 레벨은 그 다음에 이 조건하에서 올바른 출력 레벨인 로우 레벨로 인버터(37)에 의해 반전된다.
도 5에는 본 발명을 이용하는 논리 회로(50)에 의해 실행되는 좀더 복잡한 논리 기능이 도시된다. NFET(52)는 스태틱 입력 신호 A를 수신하는 반면 NFET(53)는 다이나믹 입력 신호 B를 수신한다. PFET(56)는 또한 스태틱 입력 신호 A도 수신한다. 논리 회로(50)의 나머지는 논리 회로(30)와 유사하다. 본 발명을 이용함으로써 다른 모든 논리 조합이 논리 회로 연산의 전체 범위에 대해 가능해질 수 있다. 전형적인 OR 회로는 입력 NFET 장치를 병렬로, 대응 PFET 풀업(pull-up) 장치를 직렬로 놓음으로써 얻어진다. 다중 입력 NFET 장치의 복잡한 직렬 및 병렬 조합과 그들의 대응 로드(load) 장치의 상보적인 병렬/직렬 조합을 이용하여 복잡한 논리 연산도 또한 얻을 수 있다.
도 6에는 스태틱 및 다이나믹 입력 신호를 모두 이용하는 복잡한 논리 AOI(앤드 오아 인버터(and or inverter)) 구조가 도시된다. 논리 회로(60)는 프지챠지 장치(601), 프리챠지 노드(602), 다이나믹 입력 신호를 수신하는 NFET(603, 612),스태틱 입력 신호를 수신하는 NFET(604, 605, 613), 클럭 입력 신호를 수신하는 NFET(606, 614)를 포함한다. PFET(607-609)는 또한 스태틱 입력 신호 D를 수신하는 PFET(608)를 포함하여 스태틱 입력 신호를 수신한다. 회로(60)는 어떤 하나 또는 그 이상의 스태틱 입력 신호가 평가 단계 동안 하이 레벨에서 로우 레벨로 변화하도록 허용한다.
도 7에는 본 발명의 개념이 블럭도의 형태로 도시되어 있으며, 여기에서는 다수의 다이나믹 논리 회로(71-73)가 도시된 직렬 조합과 같은 몇몇 유형의 조합으로 결합된다. 각각의 다이나믹 논리 회로(71-73)는 동작을 위해 클럭 신호를 필요로 한다. 그러나, 다이나믹 논리 회로(72)는 또한 스태틱 논리 회로(74)로부터 스태틱 입력 신호도 수신한다. 위에서 논의된 바와 같이 스태틱 입력 신호는 다이나믹 논리 회로(72)의 프리챠지 단계 및 평가 단계 동안 어느때라도 전압 레벨을 전환할 수 있다. 논리 회로(73)는 또한 논리 회로(72)로부터의 스태틱 입력 신호를 처리하기 위하여 도 5에서의 PFET(56)와 유사하게 배치된 PFET(도시되지 않음)를 또한 포함한다. 논리 회로(73)는 또한 다른 회로(도시되지 않음)로부터 다이나믹 입력 신호를 수신할 수도 있다.
본 명세서에서 논의의 목적으로, 스태틱 신호는 클럭 에지(edge)(신호)에 의해 제어되지 않는 반면 다이나믹 신호는 클럭 신호 에지에 의해 트리거(trigger)된다.
본 발명을 실행하기 위한 대표적 하드웨어 환경은 도 8에 도시되어 있으며, 여기에서 본 발명에 따라 전형적인 하드웨어 구성을 갖는 워크스테이션은 통상적인마이크로프로세서와 같은 중앙 처리 장치(CPU)(810)와, 시스템 버스(812)를 통하여 상호 접속되는 다수의 다른 유닛을 구비하는 것으로 도시된다. 도 8에 도시된 워크스테이션은 랜덤 액세스 메모리(RAM)(814)와, 판독 전용 메모리(ROM)(816)와, 디스크 유닛(820)과 테이프 드라이브(840)와 같은 주변 장치를 버스(812)에 접속하기 위한 입력/출력(I/O) 어댑터(818)와, 키보드(824), 마우스(826), 스피커(828), 마이크로폰(832), 및/또는 터치스크린 장치(도시되지 않음)와 같은 다른 사용자 인터페이스 장치를 버스(812)에 결합시키는 사용자 인터페이스 어댑터(822)와, 워크스테이션을 데이타 처리 네트워크에 접속하기 위한 통신 어댑터(834)와, 버스(812)를 디스플레이 장치(838)에 접속하기 위한 디스플레이 어댑터(836)를 포함한다. CPU(810)는, 여기에 도시되지 않았으나 예를 들면 실행 유닛, 버스 인터페이스 유닛, 산술 논리 유닛 등과 같은 마이크로프로세서 내에서 공통적으로 볼 수 있는 회로를 포함하는 다른 회로를 포함할 수도 있다. CPU(810)는 또한 단일 집적 회로 상에 상주할 수도 있다.
본 발명과 그 장점이 상세히 설명되었으나, 첨부된 청구 범위에 의해 규정되는 바와 같이 본 발명의 정신과 범위에서 벗어남이 없이 여러 가지 변경, 교체, 수정이 본 명세서에서 이루어질 수 있다.
이상과 같은 본 발명의 상세한 설명에서 알 수 있듯이, 본 발명에 따르면, 스택틱과 다이나믹 입력 신호를 모두 수신하고 다이나믹 회로의 평가 단계 동안 스태틱 입력 신호에서의 변화를 수신할 능력을 제공하는 논리 회로가 제공된다.
본 발명의 한 실시예에 따르면, 스태틱 신호는 또한 논리 회로의 프리챠지된 노드에 결합된 PFET에 의해 수신되어, 스태틱 신호가 평가 단계 동안 하이에서 로우 신호로 변화될 경우 논리 회로가 논리 회로에 입력된 스태틱 신호와 다이나믹 신호의 조합을 적절히 평가할 수 있도록 한다.
Claims (5)
- 스태틱 다이나믹 논리 회로(static-dynamic logic circuit)에 있어서,① 제 1 공급 전압에 접속된 드레인, 클럭 신호를 수신하는 게이트, 평가 노드(evaluation node)에 접속된 소스를 갖는 제 1 PFET―상기 평가 노드는 인버터의 입력에도 또한 접속되며, 상기 인버터는 논리 데이터 값을 출력하기 위한 출력을 가짐―와,② 상기 평가 노드에 접속된 드레인, 제 1 다이나믹 입력 신호를 수신하는 게이트, 병렬 접속된 제 2 및 제 3 NFET의 드레인에 접속된 소스를 갖는 제 1 NFET―상기 제 2 NFET의 게이트는 제 1 스태틱 입력 신호를 수신하고, 상기 제 3 NFET의 게이트는 제 2 스태틱 입력 신호를 수신함―와,③ 상기 제 2 및 제 3 NFET의 병렬 접속된 소스에 접속된 드레인, 상기 클럭 신호를 수신하는 게이트, 제 2 공급 전압에 접속된 소스를 갖는 제 4 NFET와,④ 상기 평가 노드에 접속된 드레인, 제 2 다이나믹 입력 신호를 수신하는 게이트를 갖는 제 5 NFET와,⑤ 상기 제 5 NFET의 소스에 접속된 드레인, 제 3 스태틱 입력 신호를 수신하는 게이트를 갖는 제 6 NFET와,⑥ 상기 제 6 NFET의 소스에 접속된 드레인, 상기 클럭 신호를 수신하는 게이트, 상기 제 2 공급 전압에 접속된 소스를 갖는 제 7 NFET와,⑦ 상기 제 1 전압 소스에 접속된 드레인, 상기 제 1 스태틱 입력 신호를 수신하는 게이트를 갖는 제 2 PFET와,⑧ 상기 제 2 PFET의 소스에 접속된 드레인, 상기 제 3 스태틱 입력 신호를 수신하는 게이트를 갖는 제 3 PFET와,⑨ 상기 제 3 PFET의 소스에 접속된 드레인, 상기 제 2 스태틱 입력 신호를 수신하는 게이트, 상기 평가 노드에 접속된 소스를 갖는 제 4 PFET와,⑩ 상기 제 1 공급 전압에 접속된 드레인, 상기 인버터의 상기 출력에 접속된 게이트, 상기 인버터의 상기 입력에 접속된 소스를 갖는 제 5 PFET를 포함하는스태틱 다이나믹 논리 회로.
- 스태틱 다이나믹 논리 회로에 있어서,① 병렬로 접속된 소스 드레인 경로를 갖는 제 1 및 제 2 NFET―상기 제 1 NFET는 제 1 스태틱 입력 신호를 수신하는 게이트를 갖고, 상기 제 2 NFET는 제 2 스태틱 입력 신호를 수신하는 게이트를 가짐―와,② 상기 제 1 및 제 2 NFET의 상기 병렬 접속된 소스 드레인 경로 중 제 1 단부와 평가 노드 사이에 접속된 제 3 NFET―상기 제 3 NFET는 제 1 다이나믹 입력 신호를 수신하는 게이트를 가짐―와,③ 상기 제 1 및 제 2 NFET의 상기 병렬 접속된 소스 드레인 경로 중 제 2 단부와 제 1 전압 소스 사이에 접속된 제 4 NFET―상기 제 4 NFET는 클럭 신호를 수신하는 게이트를 가짐―와,④ 제 2 전압 소스와 상기 평가 노드 사이에 접속된 제 1 PFET―상기 제 1 PFET는 상기 클럭 신호를 수신하는 게이트를 가짐―와,⑤ 직렬 접속된 소스 드레인 경로를 갖는 제 2 및 제 3 PFET―상기 직렬 접속된 소스 드레인 경로의 제 1 단부는 상기 제 2 전압 소스에 접속되고, 상기 직렬 접속된 소스 드레인 경로의 제 2 단부는 상기 평가 노드에 접속되며, 상기 제 2 PFET는 상기 제 1 스태틱 신호를 수신하는 게이트를 갖고, 상기 제 3 PFET는 상기 제 2 스태틱 신호를 수신하는 게이트를 가짐―와,⑥ 제 2 다이나믹 입력 신호를 수신하는 게이트를 갖는 제 5 NFET와,⑦ 상기 클럭 신호를 수신하는 게이트를 갖는 제 6 NFET―상기 제 5 NFET의 소스 드레인 경로의 제 1 단부는 상기 평가 노드에 접속되고, 상기 제 5 NFET의 상기 소스 드레인 경로의 제 2 단부는 상기 제 6 NFET의 소스 드레인 경로의 제 1 단부에 접속되며, 상기 제 6 NFET의 상기 소스 드레인 경로의 제 2 단부는 상기 제 1 전압 소스에 접속됨―를 포함하는스태틱 다이나믹 논리 회로.
- 제 2 항에 있어서,상기 제 5 NFET의 상기 소스 드레인 경로의 상기 제 2 단부와 상기 제 6 NFET의 소스 드레인 경로의 상기 제 1 단부 사이에 위치된 소스 드레인 경로를 갖는 제 7 NFET―상기 제 7 NFET는 제 3 스태틱 입력 신호를 수신하는 게이트를 가짐―를 더 포함하는 스태틱 다이나믹 논리 회로.
- 제 3 항에 있어서,상기 제 3 스태틱 입력 신호를 수신하는 게이트와, 상기 제 2 및 제 3 PFET의 상기 직렬 접속된 소스 드레인 경로와 상기 평가 노드 사이에 위치된 소스 드레인 경로를 갖는 제 4 PFET를 더 포함하는 스태틱 다이나믹 논리 회로.
- 제 4 항에 있어서,상기 평가 노드에 접속된 입력, 논리 값을 출력하기 위한 출력을 갖는 인버터와,상기 인버터 출력에 접속된 게이트와, 상기 제 2 전압 소스와 상기 평가 노드 사이에 접속된 소스 드레인 경로를 갖는 제 5 PFET를 더 포함하는 스태틱 다이나믹 논리 회로.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US8/723,814 | 1996-09-30 | ||
US08/723,814 | 1996-09-30 | ||
US08/723,814 US5852373A (en) | 1996-09-30 | 1996-09-30 | Static-dynamic logic circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19980024088A KR19980024088A (ko) | 1998-07-06 |
KR100294997B1 true KR100294997B1 (ko) | 2001-07-12 |
Family
ID=24907806
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019970032772A KR100294997B1 (ko) | 1996-09-30 | 1997-07-15 | 스태틱다이나믹논리회로 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5852373A (ko) |
JP (1) | JPH10126249A (ko) |
KR (1) | KR100294997B1 (ko) |
TW (1) | TW372375B (ko) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5959468A (en) * | 1997-09-26 | 1999-09-28 | Advanced Micro Devices, Inc. | Buffer for static in/static out dynamic speed |
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- 1996-09-30 US US08/723,814 patent/US5852373A/en not_active Expired - Fee Related
-
1997
- 1997-07-15 KR KR1019970032772A patent/KR100294997B1/ko not_active IP Right Cessation
- 1997-09-19 JP JP9255504A patent/JPH10126249A/ja active Pending
- 1997-09-26 TW TW086114079A patent/TW372375B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
TW372375B (en) | 1999-10-21 |
JPH10126249A (ja) | 1998-05-15 |
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US5852373A (en) | 1998-12-22 |
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A201 | Request for examination | ||
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LAPS | Lapse due to unpaid annual fee |