JPH08111636A - プッシュプル出力ドライバ回路 - Google Patents

プッシュプル出力ドライバ回路

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JPH08111636A
JPH08111636A JP7215720A JP21572095A JPH08111636A JP H08111636 A JPH08111636 A JP H08111636A JP 7215720 A JP7215720 A JP 7215720A JP 21572095 A JP21572095 A JP 21572095A JP H08111636 A JPH08111636 A JP H08111636A
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JP
Japan
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circuit
gate
terminal
auxiliary
main
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JP7215720A
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English (en)
Inventor
Francis H Chan
フランシス・エイチ・チャン
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/165—Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit
    • H03K17/166—Soft switching
    • H03K17/167—Soft switching using parallel switching arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits

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  • Electronic Switches (AREA)

Abstract

(57)【要約】 【目的】本発明は、伝送線路の低ノイズ高速出力プッシ
ュプルドライバを実現することを目的とする。 【構成】入力端子１０１及び出力端子１１０と、電源端
子１５０及び１５１と、主ゲ−ト回路１２０及び１２５
と、それぞれが主ゲ−ト回路に並列に接続され主ゲ−ト
回路の通電容量より小さい通電容量を有する補助ゲ−ト
回路１２１及び１２６と、入力信号に応答して２つの主
ゲ−ト回路を選択的にターンオフする制御回路と、主ゲ
−ト回路を選択的にターンオフし補助ゲ−ト回路を選択
的にターンオン及びターンオフするパルス生成回路を備
た伝送線路用プッシュプル出力ドライバ回路。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、低雑音、高速出力ドラ
イバ回路に関するもので、さらには伝送線路における２
進信号の伝送のためのプッシュプルドライバ回路に関す
るものである。
【０００２】
【従来の技術】高速データ処理システムの基本的な動作
においては、複雑な論理回路の作動を最短可能時間で行
うため、高速論理回路を必要とする。それに加えて、電
気的パルス形式のデータは、メモリーデバイスや論理回
路のような回路間の導体を高速で伝送されなければなら
ない。高速データ伝送を行うことにより、その導体がた
とえマルチチップモジュールの集積回路チップ間のよう
に数インチの長さにすぎないとしても、伝送線路として
の特性を示す。
【０００３】伝送線路の特性としては、高い電圧から低
い電圧又はその逆方向に、素早い変化をもたらすため
に、比較的大きな電流が要求されることがある。高速の
変化は電圧レベルの変化により表されるディジタル信号
が回路間を遷移されるときには、特に重要である。ＭＯ
Ｓ論理回路は、今日、高速コンピュータに普通に使用さ
れており、大容量の相補型ＭＯＳトランジスタが伝送線
路を充電又は放電するための電流を供給するのに使用さ
れている。このデバイスは一般に電源と直列に接続さ
れ、ドライバの出力はこのデバイスが内部接続されるノ
ードから取り出される。それらの配列はしばしばプッシ
ュプルドライバとして示されている。その種の回路に生
じる１つの問題は、伝送線路に接続されている大電流容
量のトランジスタがターンオフ及びターンオンするのに
有意な時間を必要とするということである。高速動作に
は、トランジスタをできるだけ早く切り換えることが必
要である。好ましくは、それらが同時に切り換わること
であり、即ち、一方のトランジスタがターンオフしてい
る間にターンオンすることである。しかしこれを要求す
るには、トランジスタの駆動に大電流の供給が必要であ
る。そのうえ、二つのスイッチの同時動作はトーテムー
ポール電流といわれている電流スパイクをもたらし、デ
ルタＩノイズといわれるノイズの原因にもなる。デルタ
Ｉノイズは無意味な不要信号を生じ、コンピュータエラ
ーをもたらしてシステムのパフォーマンスを低下させ
る。
【０００４】これまで、この好ましくないデルタＩノイ
ズを生ずる電流スパイクを低減させるための種々の試み
がなされてきた。例えば、米国特許４，７１９，３６９
には伝送線路のインピーダンスをドライバのそれと合致
させるために、ドライバの出力インピーダンスを調整す
ることについて記載している。この装置は、出力の振動
の変化を最小化することに向けられており、それによっ
て、電流パルスを最小化するのである。しかし、この回
路は独立した回路を必要とし、高速ドライバの設計が必
要となる場合にトーテムポール電流をなくすには効果的
に使用することができない。米国特許４，９６１，０１
０では、同時ではなく連続的動作で切り換わる出力デバ
イスを分離することにより、プッシュプルドライバで好
ましくない電流スパイクを減少させる装置が記載されて
いる。しかし、これは高速回路の設計という目的に反す
ることになり、それは意図的に遅延が持ち込まれている
からである。その回路では高速論理回路に合致する速さ
のドライバの高速動作ができない。
【０００５】
【発明が解決しようとする課題】従って、本発明の目的
はプッシュプルドライバの大電流スイッチング時に生じ
る電流スパイクの問題を解決できる低雑音で高速なプッ
シュプルドライバ回路を提供することである。
【０００６】
【課題を解決するための手段】従来におけるこれらの問
題は、主回路に使用され大電流が必要な時、即ちパルス
遷移の時、ターンオンする大電流容量の一対のドライバ
と、大電流ドライバと対応してこれと並列に接続されて
補助として使用されてパルスの論理状態を維持する一対
の小電流容量のドライバよりなる本発明の原理により解
決できる。主回路の大電流容量デバイスの動作により行
われるパルス遷移の後、主デバイスはターンオフし、パ
ルスを維持するのに必要な電流は、関連する補助回路の
小電流容量のデバイスにより供給される。好都合なこと
に、次のパルス遷移に先立って大電流容量デバイスの両
方ともオフ状態になっており、次のパルス遷移は大電流
容量デバイスのうち１つだけがターンオンし電流を流
す。その結果、ターンオフしているデバイスとターンオ
ンしているデバイスに同時に電流が流れるという従来の
回路に生ずる重複電流の生成がなくなる。その上、二つ
の大電流容量デバイスの同時切り換えにより生ずる大き
なトーテムポール電流が発生しない。よって、本発明の
装置は高速ドライバの設計を可能にする。
【０００７】本発明の１つの視点に立てば、入力パルス
に応答して主回路の大電流デバイスがターンオンしてか
ら所定の時間の後に主デバイスをターンオフし、補助デ
バイスをターンオンする回路が設けられる。主デバイス
がターンオンしてからターンオフするまでの遅延時間
は、伝送線路を充電するのに十分な長さであるのが好ま
しく、すなわち、適切な信号が伝送線路の受信端で受信
されることを確実にするものである。本発明の１つの具
体的な実施例では、トリガ回路が伝送線路の受信端より
反射された反射波に応答してパルスを生成し、補助デバ
イスをターンオンし、主デバイスをターンオフする。本
発明の特定の１つの側面では、パルス遷移の改良のため
にドライバの出力インピーダンスは伝送線路の特性イン
ピーダンスと整合させる。有利なことに本発明の装置で
は、動作速度を犠牲にすることなく電力消費及びデルタ
Ｉノイズを減少することができる。
【０００８】
【実施例】図１は、本発明の原理を構成するＣＭＯＳプ
ッシュプルドライバ１００の回路構成を示す配線図であ
る。このドライバ回路は、パルスによる入力信号を受信
する入力端子１０１と、伝送線路１１２に接続されてい
る出力端子１１０を備える。図１に示す特定の実施例
は、入力と出力間で位相の逆転が生ずるアウトオブフェ
イスドライバに関するものである。一例として、入力１
０１における正の入力パルスは、出力１１０では負のパ
ルスになる。本回路は入力を標準様式に反転することに
より、容易にインフェイスドライバに変換できる。その
場合は、正の入力パルスは出力１１０において正の出力
パルスになる。本回路の動作は、インフェイス及びアウ
トオブフェイスの構成において同じになる。
【０００９】以下に述べる具体的な実施例では、ＰＦＥ
Ｔとして示しているＰチャネルＭＯＳゲ−ト及びＮＦＥ
Ｔとして示しているＮ−チャネルＭＯＳゲ−トを用い
る。図１の回路は、相補的なＰＦＥＴゲ−ト１２０及び
ＮＦＥＴゲ−ト１２５並びに相補的なＰＦＥＴ−ＭＯＳ
ゲ−ト１２１及びＮＦＥＴ−ＭＯＳゲ−ト１２６を備え
る。低レベルの信号をＰＦＥＴ１２０のゲ−ト入力１３
０に加えると、このゲ−トは第１の電源１５０からノー
ド１４０、抵抗１４１及び出力端子１１０を経由して伝
送線路に高レベルの電流を伝える。ＰＦＥＴ１２０の電
流容量は、伝送線路を充電するのに十分な位大きく、例
えば１００ミリアンペア程度である。図１の回路では、
抵抗１４１はノード１４０と出力端子１１０の間に接続
されている。この抵抗の値は、ＰＦＥＴ１２０の内部抵
抗と合わせて、出力端子１１０に接続した伝送線路の特
性インーピーダンスにほぼ等しい。本発明の特定の実施
例では、この回路は５０Ωの特性インピーダンスを有す
る伝送線路に接続するよう設計し、抵抗１４１の値はＰ
ＦＥＴ１２０の内部抵抗と合わせて５０Ωになるように
選定する。ＰＦＥＴ１２０及びＮＦＥＴ１２５は、好ま
しくは伝送線路のインピーダンスと整合を取るのを容易
にするため、ほぼ同一の内部抵抗を有しているものとす
る。これらのデバイスはまた、抵抗１４１を必要としな
いような特別な要求による内部抵抗（例えば、５０Ω）
を有するように設計してもよい。
【００１０】高レベルの信号をＮＦＥＴ１２５のゲ−ト
入力１６２に加えると、このゲ−トは伝送線路１１０か
ら第２の電源１５１へ抵抗１４１を経由して電流を流
し、その結果伝送線路の正の信号を消滅させる。ＮＦＥ
Ｔ１２５の電流容量は、ＰＦＥＴのそれと同じく、１０
０ミリアンペア程度である。ＰＦＥＴ１２１はＰＦＥＴ
１２０と並列に接続し、また電源１５０から出力端子１
１０に電流を流す機能を果たす。同様に、ＮＦＥＴ１２
６はＮＦＥＴ１２５と平行に接続し、出力端子１１０か
らアースまで接続する役目をする。ＰＦＥＴ１２１とＮ
ＦＥＴ１２６の電流容量は、ＰＦＥＴ１２０とＮＦＥＴ
１２５の電流容量に比べて非常に小さく、マイクロアン
ペア程度である。
【００１１】ＯＲゲ−ト１１５は、データ入力１０１に
接続されている入力端子１１０と、出力１１０に接続さ
れている入力端子１３９を有しているシュミットトリガ
回路１３８にインバータ１３５、１３６及び１３７を経
由して接続されているもう一方の入力端子１１１を備え
る。ＯＲゲ−ト１１５の出力１１２はＰＦＥＴ１２０の
ゲ−ト入力１３０に接続されている。ＮＯＲゲ−ト１５
２はインバータ１３６の出力端子１５４に接続された入
力端子１５３を備える。ＮＯＲゲ−ト１５２の入力端子
１５５は、インバータ１５６を経由してデータ入力１０
１に接続されている。ＮＯＲゲ−ト１５２の出力１６０
は、ＮＦＥＴ１２５のゲ−ト入力１６２に接続されてい
る。さらに、インバータ１３６の出力１５４は、また、
ＰＦＥＴ１２１のゲ−ト端子１６３及びＮＦＥＴ１２６
のゲ−ト端子１６４に接続されている。
【００１２】図１の回路の動作を説明するために、回路
１００内の様々な動作状態を表す図２のタイミング線図
を参照する。図で示すように、時間ｔ０において正のパ
ルスがデータ入力１０１に存在していると仮定する。従
って、出力１１０は、低レベルになっている。その上、
ＰＦＥＴ１２０及び１２１はターンオフし、ＮＦＥＴ１
２６はターンオンしている。時間ｔ１では、データ入力
１０１のパルスは消滅する。結果として、ＯＲゲ−ト１
１５の動作により低レベル信号がＰＦＥＴ１２０のゲ−
ト入力１３０に加わる。よって、このトランジスタは図
２に示すようにターンオンする。その上、インバータ１
５６及びＮＯＲゲ−ト１５２の動作により、低レベルの
信号がＮＦＥＴ１２５のゲ−ト入力１６２に加えられ
る。しかし、そのトランジスタはｔ０においてターンオ
フされているので、ＮＦＥＴ１２５の状態は変化しな
い。ＰＦＥＴ１２０の動作により、正の出力パルスが出
力１１０にもたらされる。出力１１０が伝送線路１１２
に接続された時、その伝送線路の状態が急には低レベル
から高レベルに変化しないことが理解されよう。伝送線
路を充電するのには時間が必要で、少なくとも１つの反
射波が伝送線路の受信端から出力１１０の送信端に戻っ
てくることが予想される。そのような伝送線路の過渡的
状態は、図２には表われていない。図２はむしろ論理的
変化のタイミングの図解と、スイッチの図解を表してい
る。
【００１３】シュミットトリガ回路１３８はターンオン
するための選択された電圧スレッショルド及びターンオ
フするためのより低いスレッショルドに調整できるよく
知られて容易に入手可能なデバイスである。この特定の
実施例では、その回路１３８のターンオン電圧は、ＰＦ
ＥＴ１２０が最初にターンオンしたときの最初の信号で
は回路が作動せず、反射波の戻りにより伝送線路の電圧
が上昇した時に回路が作動するように調整されている。
出力回路１１０の伝送線路１１２に対するインピーダン
ス整合により、伝送線路は本質的に十分に充電され、反
射波がシュミットトリガ回路１３８に到着した時安定し
た信号が受信端で受信できる。シュミットトリガ回路１
３８により生成された出力信号は、インバータ１３６及
び１３７によりさらに遅延させられ、そして低レベル信
号がＰＦＥＴ１２１のゲ−ト入力１６３に加えられる。
その結果、このデバイスはターンオンし、遷移されたパ
ルスを必要なレベルに維持するために伝送線路に小電流
を与える。インバータ１３５及びＯＲゲ−ト１１５の二
つのゲ−トによる遅延の後に、大容量トランジスタＰＦ
ＥＴ１２０は、ターンオフする。それに加えて、インバ
ータ１３６の出力１５４に生成された低レベル信号は、
ＮＦＥＴ１２６の入力１６４に加えられる。その結果、
このデバイスはターンオフする。ＰＦＥＴ１２０及びＮ
ＦＥＴ１２６のターンオフ動作並びにＰＦＥＴ１２１の
ターンオン動作が時間ｔ２で発生することを図２で示
す。ＰＦＥＴ１２０とＮＦＥＴ１２６の間には、ＰＦＥ
Ｔ１２０が電流をノード１４０に通電している間、一定
の量の電流がＮＦＥＴ１２６によりノード１４０から流
れ出るだけの重なり期間があることに着目する必要があ
る。ＰＦＥＴ１２０により供給される電流の大きさがＮ
ＦＥＴ１２６によりノード１４０から流れ出る量より非
常に多いので、この重なり期間はこの回路の動作に重要
な影響を及ぼすことはなく、デルタＩ雑音を増加するこ
ともない。もし必要なら、ＰＦＥＴ１２０がターンオン
し、シュミットトリガ回路が動作する前にＮＦＥＴ１２
６をターンオフするように容易に論理回路を設計するこ
とができる。
【００１４】再び図２を参照すると、１個のパルス遷移
が時間ｔ３で入力端子１０１に生じていることが示され
ている。これは正のパルスなので、ＮＦＥＴ１２５はイ
ンバータ１５６及びＮＯＲゲ−ト１５２の動作により、
ターンオンしてノード１４０から電流を流し出す。大電
流容量のＰＦＥＴ１２０は時間ｔ２でターンオフされて
いるので、その二つの大電流容量のゲ−トは同時に電流
を流し出さないことに注意すべきである。従って、電流
供給における過剰なドレン及び同時切り換えに係る従来
技術の回路に存在する大電流スパイクを消滅できる。そ
の上、入力信号が状態を変化するまでの時間と放電にか
かるＮＦＥＴ１２５が動作するまでの間の時間によりも
たらされる重要な遅れがないため、従来のゲ−トでしば
しば生じている時間遅れを回避し、より早い伝送速度を
可能にする。
【００１５】シュミットトリガ回路１３８は、その入力
があらかじめ定められた電圧レベル以下に低下するまで
出力信号を生ずるように調整される。図２の例示では、
これは時間ｔ４で発生する。結果として、トリガ１３８
は高レベル出力信号を生成する。これによって、低電流
容量のＮＦＥＴ１２６はターンオンし、低電流容量のＰ
ＦＥＴ１２１はターンオフする。さらにまた、高電流容
量のＮＦＥＴ１２５はＮＯＲゲ−ト１５２の動作により
ターンオフする。図２の時間ｔ５及びｔ６に示されてい
る変化は、ｔ１とｔ２に生じているものと同一であり、
その動作が繰り返し行われることを示している。インバ
ータ１３５と１３６によりもたらされた遅れは、大電流
容量のデバイスが閉じる前に伝送線路の反射が安定する
ことを確実にするために調整できる。
【００１６】
【発明の効果】本発明により、パルス遷移のために二つ
の大電流容量のデバイスを切り換える際に、パルスを維
持するための電流を補助回路の小電流容量デバイスによ
り供給することにより、ターンオフとターンオンする二
つの大電流容量デバイスが同時にターンオンしている状
態を回避し、大きなスパイク電流の発生を防止でき、そ
れによりもたらされるノイズの発生も防ぐことができ
た。その結果高速ドライバの設計が達成できた。
【００１７】さらに本発明により、動作速度を犠牲にす
ることなく電力消費を減少する回路が実現できた。
【００１８】また本発明では、ドライバの出力インピー
ダンスを伝送線路の特性インピーダンスと整合させるこ
とができ、パルス遷移を改善できた。
【００１９】本発明では、主デバイスがターンオンして
からターンオフするまでの遅延時間は、伝送線路を充電
するのに十分な時間を与えるよう調整することができ、
伝送線路の受信端で適切な信号が受信できることが可能
となった。
【図面の簡単な説明】
【図１】本発明によるＣＭＯＳ出力ドライバ回路の配線
図である。
【図２】図１の回路内で生ずる相対的な動作タイミング
を示すタイミング図である。
【符号の説明】
１０１ 入力端子 １１０ 出力端子 １１２ 伝送線路 １１５ ＯＲゲ−ト １２０ ＰＦＥＴゲ−ト １２１ ＰＦＥＴ−ＭＯＳゲ−ト １２５ ＮＦＥＴゲ−ト １２６ ＮＦＥＴ−ＭＯＳゲ−ト １３５、１３６、１３７ インバータ １３８ シュミットトリガ回路 １４１ 抵抗 １５２ ＮＯＲゲ−ト １５０ 第１の電源 １５１ 第２の電源
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0944

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】入力ノード及び出力ノードと、第１の電源
    端子及び第２の電源端子と、前記第１の電源端子と前記
    出力ノードの間に接続されている第１の主ゲ−ト回路
    と、前記出力ノードと前記第２の電源端子の間に接続さ
    れている第２の主ゲ−ト回路と、前記第１の主ゲ−ト回
    路と並列に接続され、前記第１の主ゲ−ト回路よりも通
    電容量が小さな第１の補助ゲ−ト回路と、前記第２の主
    ゲ−ト回路と並列に接続され、前記第２の主ゲ−ト回路
    よりも通電容量が小さな第２の補助ゲ−ト回路と、前記
    入力ノードに接続され、入力信号に応答して前記第１及
    び前記第２の主ゲ−ト回路を選択的にターンオンする制
    御回路と、前記第１及び前記第２の主ゲ−ト回路及び前
    記第１及び前記第２の補助ゲ−ト回路に接続され、前記
    第１及び前記第２の主ゲ−ト回路を選択的にターンオフ
    し前記第１及び第２の補助ゲ−ト回路を選択的にターン
    オン及びターンオフするパルス生成回路とを有する伝送
    線路に用いるプッシュプル出力ドライバ回路。
  2. 【請求項２】前記第１の主ゲ−ト回路及び前記第１の補
    助ゲ−ト回路が、それぞれゲ−ト端子、ソース端子及び
    ドレン端子を有するＰチャネルＦＥＴをそれぞれ備えて
    おり、前記第１の主ゲ−ト回路及び前記第１の補助ゲ−
    ト回路の前記ソース端子は前記第１の電源端子に接続さ
    れており、前記第１の主ゲ−ト回路及び前記第１の補助
    ゲ−ト回路の前記ドレン端子は前記出力ノードに接続さ
    れている請求項１記載の回路。
  3. 【請求項３】前記第２の主ゲ−ト回路及び前記第２の補
    助ゲ−ト回路が、それぞれゲ−ト端子、ソース端子及び
    ドレン端子を有するＮチャネルＦＥＴをそれぞれ備えて
    おり、前記第２の主ゲ−ト回路及び前記第２の補助ゲ−
    ト回路の前記ソース端子は前記第２の電源端子に接続さ
    れており、前記第２の主ゲ−ト回路及び前記第２の補助
    ゲ−ト回路の前記ドレン端子は前記出力ノードに接続さ
    れている請求項２記載の回路。
  4. 【請求項４】前記制御回路が、前記入力ノード及び前記
    第１の主ゲ−ト回路の前記ゲ−ト端子に接続されている
    第１の論理ゲ−トと、前記入力ノード及び前記第２の主
    ゲ−ト回路の前記ゲ−ト端子に接続されている第２の論
    理ゲ−トを有する請求項３記載の装置。
  5. 【請求項５】前記パルス生成回路が、前記出力ノードに
    接続されている入力端子と、前記第１及び前記第２の主
    ゲ−ト回路並びに前記第１及び前記第２の補助ゲ−ト回
    路の前記ゲ−ト端子に接続されている出力端子を有する
    請求項１記載の回路。
  6. 【請求項６】前記パルス生成回路が、前記第１の主ゲ−
    ト回路をターンオフし前記第１の補助ゲ−ト回路をター
    ンオンするために前記出力ノードにおける第１の所定値
    の信号レベルに応答する回路と、前記第２の主ゲ−ト回
    路をターンオフし第２の補助ゲ−ト回路をターンオンす
    るために前記出力ノードにおける第２の所定値の信号レ
    ベルに応答する回路を有する請求項５記載の回路。
  7. 【請求項７】前記第１及び前記第２の論理ゲ−ト回路の
    一方がＯＲゲ−トを有しており、他方がＮＯＲゲ−トを
    有する請求項４記載の回路。
  8. 【請求項８】前記第１の所定値の信号レベルが、前記出
    力ノードに接続されている伝送線路に伝送された出力パ
    ルスの大きさに伝送線路の出力パルスの反射波の大きさ
    を加えた値に等しいものとなっている請求項６記載の回
    路。
  9. 【請求項９】パルス生成回路がさらに、前記パルス回路
    と前記第１及び前記第２の主ゲ−ト回路及び前記第１及
    び第２の補助ゲ−ト回路に接続されている遅延回路を有
    する請求項６記載の回路。
  10. 【請求項１０】前記伝送線路が特性インピーダンスを有
    しており、前記出力ドライバ回路が前記伝送線路の特性
    インピーダンスに本質的に等しい出力インピーダンスを
    有している請求項８記載の回路。
JP7215720A 1994-09-27 1995-08-24 プッシュプル出力ドライバ回路 Pending JPH08111636A (ja)

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