JPH07307649A

JPH07307649A - 電子装置

Info

Publication number: JPH07307649A
Application number: JP6099990A
Authority: JP
Inventors: Yoshinori Okajima; 義憲岡島; Kazuyuki Kanezashi; 和幸金指
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-05-13
Filing date: 1994-05-13
Publication date: 1995-11-21
Also published as: US5629645A; KR0160340B1; KR950033773A

Abstract

(57)【要約】【目的】バス線を介して信号の伝送が行われる電子装置
に関し、許容される最大反射率を大きくし、入出力規格
のマージンを大きく取ることができるようにし、設計の
容易性を図ると共に、スタンバイ時の消費電力の低減化
を図る。【構成】データＤＱとしてＬレベルが出力され、バス線
７５の電圧値がＶ_OL1＝Ｖref−０.６Ｖとされた場合に
は、その後、スタンバイ時には、ラッチ回路８５によ
り、バス線７５の電圧値をＶ_OL2＝Ｖref−０.１Ｖに保
持し、データＤＱとしてＨレベルが出力され、バス線７
５の電圧値がＶ_OH1＝Ｖref＋０.６Ｖとされた場合に
は、その後、スタンバイ時には、ラッチ回路８５によ
り、バス線７５の電圧値をＶ_OH2＝Ｖref＋０.１Ｖに保
持する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バス線を介して信号の
伝送が行われる電子装置に関する。

【０００２】

【従来の技術】従来、この種の電子装置として、例え
ば、図２２にその要部を示すようなものが知られてい
る。

【０００３】この図２２に示す電子装置は、配線基板に
構成されたものであり、図２１中、１はＣＰＵ（centra
l processing unit）、２〜５はＳＤＲＡＭ（Ｓynchron
ousＤＲＡＭ［dynamic random access memory］）であ
る。

【０００４】また、これらＣＰＵ１及びＳＤＲＡＭ２〜
５において、６〜１０はデータＤＱ入出力用の外部端
子、１１〜１５は参照電圧Ｖref入力用の外部端子であ
る。

【０００５】また、１６〜２０はデータＤＱを出力する
データ出力回路、２１〜２５は伝送されてきたデータＤ
Ｑを入力するデータ入力回路であり、これらデータ入力
回路２１〜２５は、入力したデータＤＱの電圧値を参照
電圧Ｖrefと比較することによりデータＤＱの論理を判
定するように構成されている。

【０００６】また、２６はデータＤＱの伝送路をなすバ
ス線、２７〜３１はバス線２６のスタブ（分岐路）、３
２、３３は終端抵抗、３４は参照電圧Ｖrefを供給する
参照電圧線である。

【０００７】この電子装置において、例えば、ＣＰＵ１
からＳＤＲＡＭ２にデータＤＱの伝送が行われる場合に
は、データＤＱは、データ出力回路１６から外部端子６
及びスタブ２７を介してバス線２６に出力され、スタブ
２８及び外部端子７を介してデータ入力回路２２に取り
込まれる。

【０００８】この場合、バス線２６の終端部３５、３６
は、それぞれ、終端抵抗３２、３３で終端されているの
で、これら終端部３５、３６からの反射によるバス線２
６上のデータＤＱの信号波形の歪を大幅に軽減すること
ができる。

【０００９】

【発明が解決しようとする課題】しかし、例えば、ＣＰ
Ｕ１からＳＤＲＡＭ２〜５のいずれかにデータＤＱの伝
送が行われる場合には、ＳＤＲＡＭ２〜５のデータ出力
回路１７〜２０の出力端は高インピーダンス状態とさ
れ、スタブ２８〜３１のＳＤＲＡＭ側の端部は電気的に
開放状態とされるので、これらスタブ２８〜３１のＳＤ
ＲＡＭ側の端部からの反射に起因するデータＤＱの信号
波形の歪を無視することはできない。

【００１０】ここに、図２３は、この電子装置において
許容される最大反射率を説明するための波形図であり、
データＤＱとして低レベル（以下、Ｌレベルという）が
出力されている状態からデータＤＱとして高レベル（以
下、Ｈレベルという）が出力された場合を示している。

【００１１】但し、実線３８は、反射がない理想的な場
合のデータＤＱを示しており、破線３９は、許容される
最大反射率の反射があった場合のデータＤＱの波形を示
している。

【００１２】また、この例では、出力されるデータＤＱ
がＨレベルの場合に求められる出力電圧Ｖ_OH＝Ｖref＋
０.６Ｖ、出力されるデータＤＱがＬレベルの場合に求
められる出力電圧Ｖ_OL＝Ｖref−０.６Ｖ、入力側に求め
られるＨレベル側のスレッショルド電圧Ｖ_IH＝Ｖref＋
０.１Ｖ、入力側に求められるＬレベル側のスレッショ
ルド電圧Ｖ_IL＝Ｖref−０.１Ｖとされている。

【００１３】したがって、この例の場合、Ｖ_OH、Ｖ_OL、
Ｖ_IH、Ｖ_ILに許容されるマージンを考慮しなければ、許
容される最大反射率は、［Ｖ_OH−Ｖ_IH］／［Ｖ_OH−
Ｖ_OL］＝［（Ｖref＋０.６）−（Ｖref＋０.１）］／
［（Ｖref＋０.６）−（Ｖref−０.６）］＝０.５／１.
２＝０.４２となり、Ｖ_OH、Ｖ_OL、Ｖ_IH、Ｖ_ILに許容さ
れるマージンを考慮すると、許容される最大反射率は、
０.４２よりも更に小さくなる。

【００１４】ここに、スタブ２７〜３１のＳＤＲＡＭ側
の端部にそれぞれ終端抵抗を接続する場合には、データ
伝送路に開放端がなくなるので、反射によるデータＤＱ
の信号波形の歪を無視できる程度に小さくすることがで
きる。

【００１５】しかし、このようにする場合には、データ
ＤＱを出力するデバイスのデータ出力回路が駆動すべき
負荷抵抗が小さくなり、データ出力回路１６〜２０とし
て電流駆動能力の大きい回路が必要になると共に、消費
電力が増大してしまうという問題点がある。

【００１６】そこで、このような電子装置においては、
データ伝送路に反射があることを前提としなければなら
ないが、この場合、設計の容易性を考慮すると、許容さ
れる最大反射率は大きいほど良い。

【００１７】また、図２２に示す電子装置においては、
スタンバイ時、データ出力回路１６〜２０の出力状態を
高インピーダンス状態にする場合には、消費電力の低減
化を図ることができるが、このようにする場合には、バ
ス線２６の電位が不安定となり、ノイズの影響により、
データ入力回路２１〜２５が異常動作を行ってしまう場
合がある。

【００１８】そこで、この電子装置においては、スタン
バイ時、データ出力回路１６〜２０のいずれか、例え
ば、データ出力回路１６を活性化し、データＤＱとし
て、例えば、Ｌレベルを出力している状態にし、ノイズ
による異常動作を防止するようにしているが、このよう
にする場合には、スタンバイ時における消費電力が増大
してしまうという問題点もあった。

【００１９】本発明は、かかる点に鑑み、バス線を介し
て信号の伝送が行われる電子装置であって、許容される
最大反射率を大きくし、入出力規格のマージンを大きく
取ることができるようにし、設計の容易性を図ると共
に、スタンバイ時の消費電力の低減化を図ることができ
るようにした電子装置を提供することを目的とする。

【００２０】

【課題を解決するための手段】図１は本発明による電子
装置の原理説明図であり、本発明による電子装置は、バ
ス線４１と、バス線４１を終端する少なくとも１個の終
端抵抗４２と、少なくとも１個の伝送信号出力回路４３
と、少なくとも１個の伝送信号入力回路４４と、少なく
とも１個のバス線電圧値制御回路４５とを備えて構成さ
れる。

【００２１】ここに、伝送信号出力回路４３は、伝送信
号として、バス線４１に対して、論理レベルとしてＨレ
ベルを示す電圧値Ｖ_OH1からなるＨレベル信号又は論理
レベルとしてＬレベルを示す電圧値Ｖ_OL1からなるＬレ
ベル信号を出力するものである。

【００２２】また、伝送信号入力回路４４は、伝送信号
出力回路４３からバス線４１に対して出力された伝送信
号を入力し、入力した伝送信号を終端電圧Ｖ_TTと同一電
圧の参照電圧Ｖrefと比較することにより、入力した伝
送信号の論理レベルを判定するようにされたものであ
る。

【００２３】また、バス線電圧値制御回路４５は、伝送
信号出力回路４３からＨレベル信号が出力された場合に
は、一定時間経過後、バス線４１の電圧値を電圧値Ｖ
_OH1よりも低電圧、かつ、論理レベルとしてＨレベルを
示す電圧値Ｖ_OH2に下降させ、バス線４１の電圧値をこ
の電圧値Ｖ_OH2に保持し、伝送信号出力回路４３からＬ
レベル信号が出力された場合には、一定時間経過後、バ
ス線４１の電圧値を電圧値Ｖ_OL1よりも高電圧、かつ、
論理レベルとしてＬレベルを示す電圧値Ｖ_OL2に上昇さ
せ、バス線４１の電圧値をこの電圧値Ｖ_OL2に保持する
ものである。

【００２４】

【作用】図２は、バス線電圧値制御回路４５によって、
バス線４１の電圧値がＶ_OL2とされている状態から、伝
送信号出力回路４３から伝送信号としてＨレベル信号が
出力された後、伝送信号出力回路４３から伝送信号とし
てＬレベル信号が出力された場合を示している。

【００２５】但し、実線４７は反射のない理想的な場
合、破線４８は許容される最大反射率の反射があった場
合を示しており、また、許容される最大反射率を説明す
るために、Ｖ_OH2＝Ｖ_IH（伝送信号入力回路４４のＨレ
ベル側のスレッショルド電圧）、Ｖ_OL2＝Ｖ_IL（伝送信
号入力回路４４のＬレベル側のスレッショルド電圧）と
している。

【００２６】ここに、伝送信号出力回路４３から伝送信
号としてＬレベル信号が出力された後のバス線４１の電
圧値をＶ_OL2に設定しない場合には、伝送信号出力回路
４３から伝送信号としてＨレベル信号が出力される場合
における許容される最大反射率は、［Ｖ_OH1−Ｖ_OH2］／
［Ｖ_OH1−Ｖ_OL1］となる。

【００２７】しかし、本発明においては、伝送信号出力
回路４３から伝送信号としてＬレベル信号が出力された
後のバス線４１の電圧値はＶ_OL2にされるので、伝送信
号出力回路４３から伝送信号としてＨレベル信号が出力
される場合における許容される最大反射率は、［Ｖ_OH1
−Ｖ_OH2］／［Ｖ_OH1−Ｖ_OL2］となる。

【００２８】ここに、［Ｖ_OH1−Ｖ_OL1］＞［Ｖ_OH1−Ｖ
_OL2］であるから、［Ｖ_OH1−Ｖ_OH2］／［Ｖ_OH1−
Ｖ_OL1］＜［Ｖ_OH1−Ｖ_OH2］／［Ｖ_OH1−Ｖ_OL2］とな
り、伝送信号出力回路４３から伝送信号としてＨレベル
信号が出力される場合における許容される最大反射率
は、従来の場合よりも大きくなる。

【００２９】また、伝送信号出力回路４３から伝送信号
としてＨレベル信号が出力された後のバス線４１の電圧
値をＶ_OH2に設定しない場合には、伝送信号出力回路４
３から伝送信号としてＬレベル信号が出力される場合に
おける許容される最大反射率は、［Ｖ_OL2−Ｖ_OL1］／
［Ｖ_OH1−Ｖ_OL1］となる。

【００３０】しかし、本発明においては、伝送信号出力
回路４３から伝送信号としてＨレベル信号が出力された
後のバス線４１の電圧値はＶ_OH2にされるので、伝送信
号出力回路４３からＬレベル信号が出力される場合にお
ける許容される最大反射率は、［Ｖ_OL2−Ｖ_OL1］／［Ｖ
_OH2−Ｖ_OL1］となる。

【００３１】ここに、［Ｖ_OH1−Ｖ_OL1］＞［Ｖ_OH2−Ｖ
_OL1］であるから、［Ｖ_OL2−Ｖ_OL1］／［Ｖ_OH1−
Ｖ_OL1］＜［Ｖ_OL2−Ｖ_OL1］／［Ｖ_OH2−Ｖ_OL1］とな
り、伝送信号出力回路４３から伝送信号としてＬレベル
信号が出力される場合における許容される最大反射率
も、従来の場合よりも大きくなる。

【００３２】また、本発明においては、このように、伝
送信号出力回路４３から伝送信号としてＨレベル信号が
出力された場合には、一定期間経過後、バス線４１の電
圧値をＶ_OH2（＜Ｖ_OH1）とし、伝送信号出力回路４３か
らＬレベル信号が出力された場合には、一定期間経過
後、バス線４１の電圧値をＶ_OL2（＞Ｖ_OL1）としている
ので、スタンバイ時に、バス線４１に電流を供給する場
合には、この電流量を少なくし、バス線４１から電流を
引き込む場合には、この電流量を少なくすることができ
る。

【００３３】

【実施例】以下、図３〜図２１を参照して、本発明の第
１実施例〜第３実施例について説明する。

【００３４】第１実施例・・図３〜図１３図３は本発明の第１実施例の要部を示す図であり、図２
２に示す電子装置と同様に、配線基板に構成されたもの
である。

【００３５】図中、５０はＣＰＵ、５１〜５４はＳＤＲ
ＡＭであり、これらＣＰＵ５０及びＳＤＲＡＭ５１〜５
４において、５５〜５９はデータＤＱ入出力用の外部端
子、６０〜６４は参照電圧Ｖref入力用の外部端子であ
る。

【００３６】また、６５〜６９はデータＤＱを出力する
データ出力回路、７０〜７４は伝送されてきたデータＤ
Ｑを入力するデータ入力回路であり、これらデータ入力
回路７０〜７４は、入力したデータＤＱの電圧値を参照
電圧Ｖrefと比較することにより入力したデータＤＱの
論理を判定するように構成されている。

【００３７】また、７５はデータＤＱの伝送路をなすバ
ス線、７６〜８１はバス線７５の分岐路をなすスタブ、
８２、８３はバス線７５の終端抵抗、８４は参照電圧Ｖ
refを供給する参照電圧線、８５はバス線７５の電圧値
を制御するバス線電圧値制御回路をなすラッチ回路であ
り、８６、８７はインバータ回路である。

【００３８】ここに、データ出力回路６５〜６９は、同
一の回路構成とされており、図４はデータ出力回路６５
の回路構成を代表して示している。

【００３９】図４中、８９は出力回路専用の高電圧側の
電源電圧ＶＤＤＱ、例えば、３Ｖを供給するＶＤＤＱ電
源線、９０は出力回路専用の低電圧側の電源電圧ＶＳＳ
Ｑ、例えば、０Ｖを供給するＶＳＳＱ電源線である。

【００４０】また、ＤＡＴＡは内部回路（図示せず）か
ら出力されたデータ、９１はデータＤＡＴＡを反転、か
つ、遅延する反転遅延回路であり、９２〜９６はインバ
ータ回路である。

【００４１】また、９７はデータＤＡＴＡと反転遅延回
路９１の出力とをＮＡＮＤ処理するＮＡＮＤ回路であ
り、９８、９９はｐＭＯＳトランジスタ、１００、１０
１はｎＭＯＳトランジスタである。

【００４２】また、１０２はデータＤＡＴＡと反転遅延
回路９１の出力とをＮＯＲ処理するＮＯＲ回路であり、
１０３、１０４はｐＭＯＳトランジスタ、１０５、１０
６はｎＭＯＳトランジスタである。

【００４３】また、１０７はＮＡＮＤ回路９７の出力に
よってＯＮ（導通）、ＯＦＦ（非導通）が制御されるプ
ルアップ用の出力トランジスタをなすｐＭＯＳトランジ
スタ、１０８はＮＯＲ回路１０２の出力によってＯＮ、
ＯＦＦが制御されるプルダウン用の出力トランジスタを
なすｎＭＯＳトランジスタである。

【００４４】また、図３において、データ入力回路７０
〜７４は、同一の回路構成とされ、Ｈレベル側のスレッ
ショルド電圧Ｖ_IH＝Ｖref＋０.１Ｖとされており、Ｌレ
ベル側のスレッショルド電圧Ｖ_IL＝Ｖref−０.１Ｖとさ
れている。

【００４５】ここに、図５はデータ入力回路７１の回路
構成を代表して示している。図５中、１１０は差動増幅
回路であり、１１１は高電圧側の電源電圧ＶＤＤ、例え
ば、３Ｖを供給するＶＤＤ電源線、１１２は低電圧側の
電源電圧ＶＳＳ、例えば、０Ｖを供給するＶＳＳ電源線
である。

【００４６】また、１１３、１１４は負荷をなすカレン
トミラー回路を構成するｐＭＯＳトランジスタ、１１
５、１１６は駆動トランジスタをなすｎＭＯＳトランジ
スタ、１１７は差動増幅回路活性化信号ＡＣＴによりＯ
Ｎ、ＯＦＦが制御され、導通時に抵抗として機能するｎ
ＭＯＳトランジスタである。

【００４７】また、１１８は差動増幅回路１１０のノー
ド１１９に得られる信号を波形整形するインバータ回
路、ＤＯはインバータ回路１１８の出力であり、所定の
内部回路（図示せず）に供給される。

【００４８】また、図６は図３に示すラッチ回路８５の
回路構成をより具体的に示しており、１２１は電源電圧
ＶＤＤを供給するＶＤＤ電源線、１２２は電源電圧ＶＳ
Ｓを供給するＶＳＳ電源線、１２３、１２４はｐＭＯＳ
トランジスタ、１２５、１２６はｎＭＯＳトランジスタ
である。

【００４９】この第１実施例においては、例えば、ＣＰ
Ｕ５０からＳＤＲＡＭ５１に対してデータＤＱの伝送が
行われる場合には、データＤＱは、データ出力回路６５
からデータ入出力用の外部端子５５及びスタブ７６を介
してバス線７５に出力され、スタブ７８及びデータ入出
力用の外部端子５６を介してデータ入力回路７１に取り
込まれる。

【００５０】図７は、このように、ＣＰＵ５０からＳＤ
ＲＡＭ５１に対してデータＤＱの伝送が行われる場合の
動作を説明するための波形図、図８〜図１２は同じくＣ
ＰＵ５０からＳＤＲＡＭ５１に対してデータＤＱの伝送
が行われる場合の動作を説明するための回路である。

【００５１】ここに、図７において、実線１２８はデー
タＤＡＴＡ、短破線１２９は反転遅延回路９１の出力、
長破線１３０はＮＡＮＤ回路９７の出力、長破線１３１
はＮＯＲ回路１０２の出力、実線１３２はバス線７５の
電圧値、二点鎖線１３３は参照電圧Ｖrefを示してい
る。

【００５２】ここに、データＤＡＴＡ＝Ｌレベルにある
場合には、図８に示すように、反転遅延回路９１の出力
＝Ｈレベルとなる。

【００５３】この結果、ＮＡＮＤ回路９７においては、
ｐＭＯＳトランジスタ９８＝ＯＦＦ、ｐＭＯＳトランジ
スタ９９＝ＯＮ、ｎＭＯＳトランジスタ１００＝ＯＦ
Ｆ、ｎＭＯＳトランジスタ１０１＝ＯＮとなり、ＮＡＮ
Ｄ回路９７の出力＝Ｈレベル、ｐＭＯＳトランジスタ１
０７＝ＯＦＦとなっている。

【００５４】また、ＮＯＲ回路１０２においては、ｐＭ
ＯＳトランジスタ１０３＝ＯＦＦ、ｐＭＯＳトランジス
タ１０４＝ＯＮ、ｎＭＯＳトランジスタ１０５＝ＯＮ、
ｎＭＯＳトランジスタ１０６＝ＯＦＦとなり、ＮＯＲ回
路１０２の出力＝Ｌレベル、ｎＭＯＳトランジスタ１０
８＝ＯＦＦとなっている。

【００５５】この状態から、図９に示すように、データ
ＤＡＴＡ＝Ｈレベルになると、反転遅延回路９１の出力
は、所定の遅延時間が経過するまでは、Ｈレベルに維持
される。

【００５６】この結果、ＮＡＮＤ回路９７においては、
ｐＭＯＳトランジスタ９９＝ＯＦＦ、ｎＭＯＳトランジ
スタ１００＝ＯＮとなり、ＮＡＮＤ回路９７の出力＝Ｌ
レベル、ｐＭＯＳトランジスタ１０７＝ＯＮとなる。

【００５７】これに対して、ＮＯＲ回路１０２において
は、ｐＭＯＳトランジスタ１０４＝ＯＦＦ、ｎＭＯＳト
ランジスタ１０６＝ＯＮとなり、ＮＯＲ回路１０２の出
力＝Ｌレベルが維持され、ｎＭＯＳトランジスタ１０８
＝ＯＦＦが維持される。

【００５８】したがって、この場合には、データ出力回
路６５のＶＤＤＱ電源線８９からｐＭＯＳトランジスタ
１０７、スタブ７６、バス線７５、終端抵抗８２、８３
を介して参照電圧線８４に電流が流れる。

【００５９】この結果、バス線７５の電圧値は、ｐＭＯ
Ｓトランジスタ１０７のオン抵抗値と、終端抵抗８２、
８３の合成抵抗値とで決定される電圧値となるが、この
第１実施例では、この場合、バス線７５の電圧値が論理
レベルとしてＨレベルを示す電圧値Ｖ_OH1、例えば、Ｖr
ef＋０.６Ｖとなるように、あらかじめ、ｐＭＯＳトラ
ンジスタ１０７のオン抵抗値が設定されている。

【００６０】このように、バス線７５の電圧値がＶref
＋０.６Ｖに上昇すると、ラッチ回路８５においては、
ｐＭＯＳトランジスタ１２３＝ＯＦＦ、ｎＭＯＳトラン
ジスタ１２５＝ＯＮ、ｐＭＯＳトランジスタ１２４＝Ｏ
Ｎ、ｎＭＯＳトランジスタ１２６＝ＯＦＦとなり、デー
タ出力回路６５から出力されたＨレベルを示すデータＤ
Ｑがラッチされる。

【００６１】また、データ入力回路７１においては、ｎ
ＭＯＳトランジスタ１１５、１１７＝ＯＮ、ｎＭＯＳト
ランジスタ１１６＝ＯＦＦ、ノード１１９＝Ｌレベル、
インバータ回路１１８の出力ＤＯ＝Ｈレベルとされ、デ
ータ出力回路６５から出力されたＨレベルを示すデータ
ＤＱが取り込まれる。

【００６２】その後、スタンバイ時になると、図１０に
示すように、反転遅延回路９１の出力＝Ｌレベルとなる
が、この結果、ＮＡＮＤ回路９７においては、ｐＭＯＳ
トランジスタ９８＝ＯＮ、ｎＭＯＳトランジスタ１０１
＝ＯＦＦとなり、ＮＡＮＤ回路９７の出力＝Ｈレベル、
ｐＭＯＳトランジスタ１０７＝ＯＦＦとなる。

【００６３】他方、ＮＯＲ回路１０２においては、ｐＭ
ＯＳトランジスタ１０３＝ＯＮ、ｎＭＯＳトランジスタ
１０５＝ＯＦＦとなり、ＮＯＲ回路１０２の出力＝Ｌレ
ベル、ｎＭＯＳトランジスタ１０８＝ＯＦＦを維持し、
データ出力回路６５の出力状態は高インピーダンス状態
となる。

【００６４】したがって、この場合には、ラッチ回路８
５のＶＤＤ電源線１２１からｐＭＯＳトランジスタ１２
４、スタブ７７、バス線７５及び終端抵抗８２、８３を
介して参照電圧線８４に電流が流れる。

【００６５】この結果、バス線７５の電圧値は、ｐＭＯ
Ｓトランジスタ１２４のオン抵抗値と、終端抵抗８２、
８３の合成抵抗値とで決定される電圧値となるが、この
第１実施例では、この場合、バス線７５の電圧値が、電
圧値Ｖ_OH1よりも低電圧、かつ、Ｈレベルを示す電圧値
Ｖ_OH2、例えば、Ｖref＋０.１Ｖとなるように、あらか
じめ、ｐＭＯＳトランジスタ１２４のオン抵抗値が設定
されている。

【００６６】ここに、データ入力回路７１は、Ｈレベル
側の入力スレッショルド電圧Ｖ_IHをＶref＋０.１Ｖとさ
れているので、この場合、データ入力回路７１の出力状
態に変化は生じない。

【００６７】この状態から、図１１に示すように、デー
タＤＡＴＡ＝Ｌレベルになると、反転遅延回路９１の出
力は、所定の遅延時間が経過するまでは、Ｌレベルに維
持される。

【００６８】この結果、ＮＡＮＤ回路９７においては、
ｐＭＯＳトランジスタ９９＝ＯＮ、ｎＭＯＳトランジス
タ１００＝ＯＦＦとなり、ＮＡＮＤ回路９７の出力＝Ｈ
レベルを維持し、ｐＭＯＳトランジスタ１０７＝ＯＦＦ
を維持する。

【００６９】これに対して、ＮＯＲ回路１０２において
は、ｐＭＯＳトランジスタ１０４＝ＯＮ、ｎＭＯＳトラ
ンジスタ１０５＝ＯＦＦとなり、ＮＯＲ回路１０２の出
力＝Ｈレベル、ｎＭＯＳトランジスタ１０８＝ＯＮとな
る。

【００７０】したがって、この場合には、参照電圧線８
４から終端抵抗８２、８３、バス線７５、スタブ７６及
びｎＭＯＳトランジスタ１０８を介してＶＳＳＱ電源線
９０に電流が流れる。

【００７１】この結果、バス線７５の電圧は、終端抵抗
８２、８３の合成抵抗値とｎＭＯＳトランジスタ１０８
のオン抵抗値とで決定される電圧値となるが、この第１
実施例では、この場合、バス線７５の電圧値が論理レベ
ルとしてＬレベルを示す電圧値Ｖ_OL1、例えば、Ｖref−
０.６Ｖとなるように、あらかじめ、ｎＭＯＳトランジ
スタ１０８のオン抵抗値が設定されている。

【００７２】このように、バス線７５の電圧値が下降す
ると、ラッチ回路８５においては、ｐＭＯＳトランジス
タ１２３＝ＯＮ、ｎＭＯＳトランジスタ１２５＝ＯＦ
Ｆ、ｐＭＯＳトランジスタ１２４＝ＯＦＦ、ｎＭＯＳト
ランジスタ１２６＝ＯＮとなり、データ出力回路６５か
ら出力されたＬレベルを示すデータＤＱがラッチされ
る。

【００７３】また、データ入力回路７１においては、ｎ
ＭＯＳトランジスタ１１６、１１７＝ＯＮ、ｎＭＯＳト
ランジスタ１１５＝ＯＦＦ、ノード１１９＝Ｈレベル、
インバータ回路１１８の出力ＤＯ＝Ｌレベルとされ、デ
ータ出力回路６５から出力されたＬレベルを示すデータ
ＤＱが取り込まれる。

【００７４】その後、スタンバイ時になると、図１２に
示すように、反転遅延回路９１の出力＝Ｈレベルとなる
が、この結果、ＮＡＮＤ回路９７においては、ｐＭＯＳ
トランジスタ９８＝ＯＦＦ、ｎＭＯＳトランジスタ１０
１＝ＯＮとなり、ＮＡＮＤ回路９７の出力＝Ｈレベル、
ｐＭＯＳトランジスタ１０７＝ＯＦＦを維持する。

【００７５】他方、ＮＯＲ回路１０２においては、ｐＭ
ＯＳトランジスタ１０３＝ＯＦＦ、ｎＭＯＳトランジス
タ１０５＝ＯＮとなり、ＮＯＲ回路１０２の出力＝Ｌレ
ベル、ｎＭＯＳトランジスタ１０８＝ＯＦＦとなり、デ
ータ出力回路６５の出力状態は高インピーダンス状態と
なる。

【００７６】したがって、この場合には、参照電圧線８
４から終端抵抗８２、８３、バス線７５、スタブ７７及
びｎＭＯＳトランジスタ１２６を介してＶＳＳ電源線１
２２に電流が流れる。

【００７７】この結果、バス線７５の電圧値は、終端抵
抗８２、８３の合成抵抗値と、ｎＭＯＳトランジスタ１
２６のオン抵抗値とで決定される電圧値となるが、この
第１実施例では、この場合、バス線７５の電圧値が、電
圧値Ｖ_OL1よりも高電圧、かつ、Ｈレベルを示す電圧値
Ｖ_OL2、例えば、Ｖref−０.１Ｖとなるように、あらか
じめ、ｎＭＯＳトランジスタ１２６のオン抵抗値が設定
されている。

【００７８】ここに、データ入力回路７１は、Ｌレベル
側の入力スレッショルド電圧Ｖ_ILをＶref−０.１Ｖとさ
れているので、この場合、データ入力回路７１の出力状
態に変化は生じない。

【００７９】なお、図１３は所定の内部回路から出力さ
れるデータＤＡＴＡと、データ出力回路６５から出力さ
れるデータＤＱと、データ出力回路６５の出力電流Ｉou
tとの関係を示している。

【００８０】ｔ１はインプット・トゥ・アウトプット・
タイム（Input-to-Output Time）の最小値、ｔ２はイン
プット・トゥ・アウトプット・タイムの最大値、ｔ３は
アウトプット・カレント・ディシーズド・タイム（Outp
ut-Current Deceased Time）の最小値、ｔ４はアウトプ
ット・カレント・ディシーズド・タイムの最大値であ
る。

【００８１】このように、この第１実施例においては、
データＤＱとして、Ｌレベルが出力され、バス線７５の
電圧値がＶ_OL1＝Ｖref−０.６Ｖとされた場合には、そ
の後、スタンバイ時には、バス線７５の電圧値は、Ｖ
_OL2＝Ｖref−０.１Ｖに保持される。

【００８２】また、データＤＱとして、Ｈレベルが出力
され、バス線７５の電圧値Ｖ_OH1＝Ｖref＋０.６Ｖとさ
れた場合には、その後、スタンバイ時には、バス線７５
の電圧値は、Ｖ_OH2＝Ｖref＋０.６Ｖに保持される。

【００８３】この結果、この第１実施例では、データＤ
Ｑとして、Ｈレベルが出力される場合に許容される最大
反射率は、［Ｖ_OH1−Ｖ_OH2］／［Ｖ_OH1−Ｖ_OL2］＝［Ｖ
ref＋０.６］−［Ｖref＋０.１］／［Ｖref＋０.６］−
［Ｖref−０.１］＝０.５／０.７＝０.７１となる。

【００８４】従来のように、スタンバイ時においても、
バス線７５の電圧値をＶ_OL1に保持する場合には、この
場合に許容される最大反射率は、［Ｖ_OH1−Ｖ_IH］／
［Ｖ_OH1−Ｖ_OL1］＝［Ｖref＋０.６］−［Ｖref＋０.
１］／［Ｖref＋０.６］−［Ｖref−０.６］＝０.５／
１.２＝０.４１となる。

【００８５】また、データＤＱとしてＬレベルが出力さ
れる場合に許容される最大反射率は、［Ｖ_OL2−Ｖ_OL1］
／［Ｖ_OH2−Ｖ_OL1］＝［Ｖref−０.１］−［Ｖref−０.
６］／［Ｖref＋０.１］−［Ｖref−０.６］＝０.５／
０.７＝０.７１となる。

【００８６】従来のように、スタンバイ時においても、
バス線７５の電圧値をＶ_OH1に保持する場合には、この
場合に許容される最大反射率は、［Ｖ_IL−Ｖ_OL1］／
［Ｖ_OH1−Ｖ_OL1］＝［Ｖref−０.１］−［Ｖref−０.
６］／［Ｖref＋０.６］−［Ｖref−０.６］＝０.５／
１.２＝０.４１となる。

【００８７】このように、この第１実施例によれば、許
容される最大反射率を大きくすることができるので、入
出力規格のマージンを大きく取ることができ、設計の容
易性を図ることができる。

【００８８】また、この第１実施例においては、スタン
バイ時、ラッチ回路８５のｐＭＯＳトランジスタ１２４
又はｎＭＯＳトランジスタ１２６に電流が流れるが、デ
ータ出力回路６５〜６９の出力トランジスタは非導通状
態とされ、これら出力トランジスタには電流が流れな
い。

【００８９】ここに、データ出力回路６５〜６９の出力
トランジスタに流れる電流はラッチ回路８５のｐＭＯＳ
トランジスタ１２４又はｎＭＯＳトランジスタ１２６に
流れる電流よりも大きいので、この第１実施例によれ
ば、スタンバイ時の消費電力の低減化を図ることができ
る。

【００９０】第２実施例・・図１４図１４は本発明の第２実施例の要部を示す図であり、こ
の第２実施例は、第１実施例のように、ＣＰＵ５０及び
ＳＤＲＡＭ５１〜５４と別個独立にラッチ回路８５を設
けず、ＣＰＵ５０及びＳＤＲＡＭ５１〜５４に、それぞ
れ、ラッチ回路１３５〜１３９を内蔵させ、その他につ
いては、第１実施例と同様に構成したものである。

【００９１】なお、ラッチ回路１３５〜１３９におい
て、１４０〜１４９はＣＭＯＳ形のインバータ回路であ
り、これらラッチ回路１３５〜１３９は図３に示すラッ
チ回路８５と同様に動作するように構成されている。

【００９２】したがって、この第２実施例によっても、
第１実施例の場合と同様に、許容される最大反射率を大
きくし、入出力規格のマージンを大きく取ることがで
き、設計の容易性を図ることができると共に、スタンバ
イ時の消費電力の低減化を図ることができる。

【００９３】また、この第２実施例においては、ラッチ
回路１３５〜１３９のインバータ回路１４５〜１４９を
構成するｐＭＯＳトランジスタ又はｎＭＯＳトランジス
タのいずれかＯＮとなっているトランジスタが終端抵抗
として機能するので、反射による影響を小さくすること
ができる。

【００９４】第３実施例・・図１５〜図２１図１５は本発明の第３実施例の要部を示す図であり、こ
の第３実施例は、第１実施例のようにラッチ回路８５を
設けず、ＣＰＵ５０及びＳＤＲＡＭ５１〜５４に、それ
ぞれ、データ出力回路６５〜６９と回路構成の異なるデ
ータ出力回路１５１〜１５５を内蔵し、その他について
は、第１実施例と同様に構成したものである。

【００９５】ここに、データ出力回路１５１〜１５５
は、同一の回路構成とされており、図１６はデータ出力
回路１５１の回路構成を示している。

【００９６】このデータ出力回路１５１は、図４に示す
データ出力回路６５を改良したものであり、プルアップ
用の出力トランジスタとして、図４に示すｐＭＯＳトラ
ンジスタ１０７よりもオン抵抗値の大きいｐＭＯＳトラ
ンジスタ１５７、１５８が設けられている。

【００９７】また、プルダウン用の出力トランジスタと
して、図４に示すｎＭＯＳトランジスタ１０８よりもオ
ン抵抗値の大きいｎＭＯＳトランジスタ１５９、１６０
が設けられている。

【００９８】また、データＤＡＴＡを反転するインバー
タ回路１６１が設けられており、ｐＭＯＳトランジスタ
１５７はＮＡＮＤ回路９７によってＯＮ、ＯＦＦが制御
され、ｐＭＯＳトランジスタ１５８はインバータ回路１
６１の出力によってＯＮ、ＯＦＦが制御されるように構
成されている。

【００９９】また、データＤＡＴＡを反転するインバー
タ回路１６２が設けられており、ｎＭＯＳトランジスタ
１５９はＮＯＲ回路１０２によってＯＮ、ＯＦＦが制御
され、ｎＭＯＳトランジスタ１６０はインバータ回路１
６２の出力によりＯＮ、ＯＦＦが制御されるように構成
されている。その他については、図４に示すデータ出力
回路６５と同様に構成されている。

【０１００】図１７〜図２１はＣＰＵ５０からＳＤＲＡ
Ｍ５１にデータＤＱの伝送が行われる場合の動作を説明
するための回路図であり、データＤＡＴＡ＝Ｌレベルに
ある場合には、図１７に示すように、反転遅延回路９１
の出力＝Ｈレベルとなっている。

【０１０１】この結果、ＮＡＮＤ回路９７においては、
ｐＭＯＳトランジスタ９８＝ＯＦＦ、ｐＭＯＳトランジ
スタ９９＝ＯＮ、ｎＭＯＳトランジスタ１００＝ＯＦ
Ｆ、ｎＭＯＳトランジスタ１０１＝ＯＮとなり、ＮＡＮ
Ｄ回路９７の出力＝Ｈレベル、ｐＭＯＳトランジスタ１
５７＝ＯＦＦとなっている。

【０１０２】また、インバータ回路１６１の出力＝Ｈレ
ベルとなっており、ｐＭＯＳトランジスタ１５８＝ＯＦ
Ｆとなっている。

【０１０３】また、ＮＯＲ回路１０２においては、ｐＭ
ＯＳトランジスタ１０３＝ＯＦＦ、ｐＭＯＳトランジス
タ１０４＝ＯＮ、ｎＭＯＳトランジスタ１０５＝ＯＮ、
ｎＭＯＳトランジスタ１０６＝ＯＦＦとなり、ＮＯＲ回
路１０２の出力＝Ｌレベル、ｎＭＯＳトランジスタ１５
９＝ＯＦＦとなっている。

【０１０４】また、インバータ回路１６２の出力＝Ｈレ
ベルとなっており、ｎＭＯＳトランジスタ１６０＝ＯＮ
となっている。

【０１０５】したがって、この場合には、参照電圧線８
４から終端抵抗８２、８３、バス線７５、スタブ７６及
びｎＭＯＳトランジスタ１６０を介してＶＳＳＱ電源線
９０に電流が流れる。

【０１０６】この結果、バス線７５の電圧は、終端抵抗
８２、８３の合成抵抗値と、ｎＭＯＳトランジスタ１６
０のオン抵抗値とで決定される電圧になるが、この第３
実施例では、この場合、バス線７５の電圧が論理レベル
としてＬレベルを示す電圧値Ｖ_OL1、例えば、Ｖref−
０.１Ｖを保持するように、あらかじめ、ｎＭＯＳトラ
ンジスタ１６０のオン抵抗値が設定されている。

【０１０７】ここに、データ入力回路７１のＬレベル側
の入力スレッショルド電圧Ｖ_ILは、Ｖref−０.１Ｖとさ
れているので、この場合、データ入力回路７１において
は、ｎＭＯＳトランジスタ１１６、１１７＝ＯＮ、ｎＭ
ＯＳトランジスタ１１５＝ＯＦＦ、ノード１１９＝Ｈレ
ベル、インバータ回路１１８の出力ＤＯ＝Ｌレベルとさ
れている。

【０１０８】この状態から、図１８に示すように、デー
タＤＡＴＡ＝Ｈレベルになると、反転遅延回路９１の出
力は、所定の遅延時間が経過するまでは、Ｈレベルに維
持される。

【０１０９】この結果、ＮＡＮＤ回路９７においては、
ｐＭＯＳトランジスタ９９＝ＯＦＦ、ｎＭＯＳトランジ
スタ１００＝ＯＮとなり、ＮＡＮＤ回路９７の出力＝Ｌ
レベル、ｐＭＯＳトランジスタ１５７＝ＯＮとなる。

【０１１０】また、インバータ回路１６１の出力＝Ｌレ
ベルとなり、ｐＭＯＳトランジスタ１５８＝ＯＮとな
る。

【０１１１】これに対して、ＮＯＲ回路１０２において
は、ｐＭＯＳトランジスタ１０４＝ＯＦＦ、ｎＭＯＳト
ランジスタ１０６＝ＯＮとなり、ＮＯＲ回路１０２の出
力＝Ｌレベルが維持され、ｎＭＯＳトランジスタ１５９
＝ＯＦＦが維持される。

【０１１２】また、インバータ回路１６２の出力＝Ｌレ
ベルとなり、ｎＭＯＳトランジスタ１６０＝ＯＦＦとな
る。

【０１１３】したがって、この場合には、ＶＤＤＱ電源
線８９からｐＭＯＳトランジスタ１５７、１５８、スタ
ブ７６、バス線７５、終端抵抗８２、８３を介して参照
電圧線８４に電流が流れる。

【０１１４】この結果、バス線７５の電圧は、ｐＭＯＳ
トランジスタ１５７、１５８の合成オン抵抗値と、終端
抵抗８２、８３の合成抵抗値とで決定される電圧となる
が、この第３実施例では、この場合、バス線７５の電圧
値が、論理レベルとしてＨレベルを示す電圧値Ｖ_OH1、
例えば、Ｖref＋０.６Ｖに上昇するように、あらかじ
め、ｐＭＯＳトランジスタ１５７、１５８のオン抵抗値
が設定されている。

【０１１５】また、この場合、データ入力回路７１にお
いては、ｎＭＯＳトランジスタ１１５、１１７＝ＯＮ、
ｎＭＯＳトランジスタ１１６＝ＯＦＦ、ノード１１９＝
Ｌレベル、インバータ回路１１８の出力ＤＯ＝Ｈレベル
とされ、データ出力回路１５１から出力されたＨレベル
を示すデータＤＱが取り込まれる。

【０１１６】その後、図１９に示すように、反転遅延回
路９１の出力＝Ｈレベルとなるが、この結果、ＮＡＮＤ
回路９７においては、ｐＭＯＳトランジスタ９８＝Ｏ
Ｎ、ｎＭＯＳトランジスタ１０１＝ＯＦＦとなり、ＮＡ
ＮＤ回路９７の出力＝Ｈレベル、ｐＭＯＳトランジスタ
１５７＝ＯＦＦとなる。

【０１１７】他方、ＮＯＲ回路１０２においては、ｐＭ
ＯＳトランジスタ１０３＝ＯＮ、ｎＭＯＳトランジスタ
１０５＝ＯＦＦとなり、ＮＯＲ回路１０２の出力＝Ｌレ
ベル、ｎＭＯＳトランジスタ１５９＝ＯＦＦを維持す
る。

【０１１８】したがって、この場合には、ＶＤＤＱ電源
線８９からｐＭＯＳトランジスタ１５８、スタブ７６、
バス線７５及び終端抵抗８２、８３を介して参照電圧線
８４に電流が流れる。

【０１１９】この結果、バス線７５の電圧は、ｐＭＯＳ
トランジスタ１５８のオン抵抗値と、終端抵抗８２、８
３の合成抵抗値とで決定される電圧値になるが、この第
３実施例では、この場合、バス線７５の電圧が、電圧値
Ｖ_OH1よりも低電圧、かつ、Ｈレベルを示す電圧値
Ｖ_OH2、例えば、Ｖref＋０.１Ｖに下降するように、あ
らかじめ、ｐＭＯＳトランジスタ１５８のオン抵抗値が
設定されている。

【０１２０】ここに、データ入力回路７１は、Ｈレベル
側の入力スレッショルド電圧Ｖ_IHをＶref＋０.１Ｖとさ
れているので、データ入力回路７１の出力状態に変化は
生じない。

【０１２１】この状態から、図２０示すように、データ
ＤＡＴＡ＝Ｌレベルになると、反転遅延回路９１の出力
は、所定の遅延時間が経過するまでは、Ｌレベルに維持
される。

【０１２２】この結果、ＮＡＮＤ回路９７においては、
ｐＭＯＳトランジスタ９９＝ＯＮ、ｎＭＯＳトランジス
タ１００＝ＯＦＦとなり、ＮＡＮＤ回路９７の出力＝Ｈ
レベルを維持し、ｐＭＯＳトランジスタ１５７＝ＯＦＦ
を維持する。

【０１２３】また、インバータ回路１６１の出力＝Ｈレ
ベルとなり、ｐＭＯＳトランジスタ１５８＝ＯＦＦとな
る。

【０１２４】また、ＮＯＲ回路１０２においては、ｐＭ
ＯＳトランジスタ１０４＝ＯＮ、ｎＭＯＳトランジスタ
１０５＝ＯＦＦとなり、ＮＯＲ回路１０２の出力＝Ｈレ
ベル、ｎＭＯＳトランジスタ１５９＝ＯＮとなる。

【０１２５】また、インバータ回路１６２の出力＝Ｈレ
ベルとなり、ｎＭＯＳトランジスタ１６０＝ＯＮとな
る。

【０１２６】したがって、この場合には、参照電圧線８
４から終端抵抗８２、８３、バス線７５、スタブ７６及
びｎＭＯＳトランジスタ１５９、１６０を介してＶＳＳ
Ｑ電源線９０に電流が流れる。

【０１２７】この結果、バス線７５の電圧は、終端抵抗
８２、８３の合成抵抗値と、ｎＭＯＳトランジスタ１５
９、１６０の合成オン抵抗値とで決定される電圧となる
が、この第３実施例では、この場合、バス線７５の電圧
値が論理レベルとしてＬレベルを示す電圧値Ｖ_OL1、例
えば、Ｖref−０.６Ｖに下降するように、あらかじめ、
ｎＭＯＳトランジスタ１５９、１６０のオン抵抗値が設
定されている。

【０１２８】また、この場合、データ入力回路７１にお
いては、ｎＭＯＳトランジスタ１１６、１１７＝ＯＮ、
ｎＭＯＳトランジスタ１１５＝ＯＦＦ、ノード１１９＝
Ｈレベル、インバータ回路１１８の出力ＤＯ＝Ｌレベル
とされ、データ出力回路１５１から出力されたＬレベル
からなるデータＤＱが取り込まれる。

【０１２９】その後、図２１に示すように、反転遅延回
路９１の出力＝Ｈレベルとなるが、この結果、ＮＡＮＤ
回路９７においては、ｐＭＯＳトランジスタ９８＝ＯＦ
Ｆ、ｎＭＯＳトランジスタ１０１＝ＯＮとなり、ＮＡＮ
Ｄ回路９７の出力＝Ｈレベル、ｐＭＯＳトランジスタ１
５７＝ＯＦＦを維持する。

【０１３０】他方、ＮＯＲ回路１０２においては、ｐＭ
ＯＳトランジスタ１０４＝ＯＦＦ、ｎＭＯＳトランジス
タ１０５＝ＯＮとなり、ＮＯＲ回路１０２の出力＝Ｌレ
ベル、ｎＭＯＳトランジスタ１５９＝ＯＦＦとなる。

【０１３１】したがって、この場合には、参照電圧線８
４から終端抵抗８２、８３、バス線７５、スタブ７６及
びｎＭＯＳトランジスタ１６０を介してＶＳＳＱ電源線
９０に電流が流れる。

【０１３２】この結果、バス線７５の電圧は、終端抵抗
８２、８３の合成抵抗値と、ｎＭＯＳトランジスタ１６
０のオン抵抗値とで決定される電圧になるが、この第３
実施例では、この場合、前述したように、バス線７５の
電圧が、Ｖref−０.１Ｖとなるように、あらかじめ、ｎ
ＭＯＳトランジスタ１６０のオン抵抗値が設定されてい
る。

【０１３３】このように、この第３実施例においては、
データＤＱとして、Ｌレベルが出力され、バス線７５の
電圧値がＶ_OL1＝Ｖref−０.６Ｖとされた場合には、そ
の後、スタンバイ時には、バス線７５の電圧値はＶ_OL2
＝Ｖref−０.１Ｖに保持される。

【０１３４】また、データＤＱとして、Ｌレベルが出力
され、バス線７５の電圧値がＶ_OH1＝Ｖref＋０.６Ｖと
された場合には、その後、スタンバイ時には、バス線７
５の電圧値はＶ_OH2＝Ｖref＋０.１Ｖに保持される。

【０１３５】したがって、この第３実施例によっても、
第１実施例の場合と同様に、許容される最大反射率を大
きくすることができるので、入出力規格のマージンを大
きく取ることができ、設計の容易性を図ることができ
る。

【０１３６】また、この第３実施例では、図１９に示す
ように、データ出力回路１５１からデータＤＱとしてＨ
レベルが出力された後のスタンバイ時には、ｐＭＯＳト
ランジスタ１５７＝ＯＦＦ、ｐＭＯＳトランジスタ１５
８＝ＯＮとされ、バス線７５側に供給される電流量が低
減される。

【０１３７】データ出力回路１５２〜１５５からデータ
ＤＱとしてＨレベルが出力される場合にも、同様にし
て、バス線７５側に供給される電流量が低減される。

【０１３８】また、図２１に示すように、データ出力回
路１５１からデータＤＱとしてＬレベルが出力された後
のスタンバイ時には、ｎＭＯＳトランジスタ１５９＝Ｏ
ＦＦ、ｎＭＯＳトランジスタ１６０＝ＯＮとされ、バス
線７５側から引き込む電流量が低減される。

【０１３９】データ出力回路１５２〜１５５からデータ
ＤＱとしてＬレベルが出力される場合にも、同様にし
て、バス線７５側から引き込む電流量が低減される。

【０１４０】したがって、この第３実施例によっても、
第１実施例と同様に、スタンバイ時の消費電力の低減化
を図ることができる。

【０１４１】

【発明の効果】以上のように、本発明によれば、伝送信
号としてＨレベル信号が出力され、バス線の電圧値が論
理レベルとして高レベルを示す電圧値（Ｖ_OH1）とされ
た場合には、一定時間経過後から、バス線の電圧値を、
この電圧値（Ｖ_OH1）よりも低電圧、かつ、論理レベル
として高レベルを示す電圧値（Ｖ_OH2）に保持し、ま
た、伝送信号としてＬレベル信号が出力され、バス線の
電圧値が論理レベルとして低レベルを示す電圧値（Ｖ
_OL1）とされた場合には、一定時間経過後から、バス線
の電圧値を、この電圧値（Ｖ_OL1）よりも高電圧、か
つ、論理レベルとして低レベルを示す電圧値（Ｖ_OL2）
に保持する構成としたことにより、許容される最大反射
率を大きくすることができるので、入出力規格のマージ
ンを大きくし、設計の容易性を図ることができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明において許容される最大反射率を説明す
るための波形図である。

【図３】本発明の第１実施例の要部を示す図である。

【図４】本発明の第１実施例を構成するＣＰＵが設けて
いるデータ出力回路の回路構成を示す図である。

【図５】本発明の第１実施例を構成するＳＤＲＡＭが設
けているデータ入力回路の回路構成を示す図である。

【図６】本発明の第１実施例を構成するラッチ回路の回
路構成を示す図である。

【図７】本発明の第１実施例の動作を説明するための波
形図である。

【図８】本発明の第１実施例の動作を説明するための回
路図である。

【図９】本発明の第１実施例の動作を説明するための回
路図である。

【図１０】本発明の第１実施例の動作を説明するための
回路図である。

【図１１】本発明の第１実施例の動作を説明するための
回路図である。

【図１２】本発明の第１実施例の動作を説明するための
回路図である。

【図１３】本発明の第１実施例の動作を示す波形図であ
る。

【図１４】本発明の第２実施例の要部を示す図である。

【図１５】本発明の第３実施例の要部を示す図である。

【図１６】本発明の第３実施例を構成するＣＰＵが設け
ているデータ出力回路の回路構成を示す図である。

【図１７】本発明の第３実施例の動作を説明するための
回路図である。

【図１８】本発明の第３実施例の動作を説明するための
回路図である。

【図１９】本発明の第３実施例の動作を説明するための
回路図である。

【図２０】本発明の第３実施例の動作を説明するための
回路図である。

【図２１】本発明の第３実施例の動作を説明するための
回路図である。

【図２２】従来の電子装置の一例の要部を示す図であ
る。

【図２３】図２２に示す電子装置が有している問題点を
説明するための波形図である。

【符号の説明】

（図１）４１バス線４２終端抵抗４３伝送信号出力回路４４伝送信号入力回路４５バス線電圧値制御回路Ｖ_TT 終端電圧Ｖref 参照電圧

Claims

【特許請求の範囲】

【請求項１】終端電圧（Ｖ_TT）が供給される少なくとも
１個の終端抵抗（４２）により終端されたバス線（４
１）と、伝送信号として、前記バス線（４１）に対し
て、論理レベルとして高レベルを示す第１の電圧値（Ｖ
_OH1）からなる高レベル信号又は論理レベルとして低レ
ベルを示す第２の電圧値（Ｖ_OL1）からなる低レベル信
号を出力する少なくとも１個の伝送信号出力回路（４
３）と、この伝送信号出力回路（４３）から前記バス線
（４１）に対して出力された伝送信号を入力し、入力し
た伝送信号を前記終端電圧（Ｖ_TT）と同一電圧の参照電
圧（Ｖref）と比較することにより、入力した伝送信号
の論理レベルを判定するようにされた少なくとも１個の
伝送信号入力回路（４４）と、前記伝送信号出力回路
（４３）から高レベル信号が出力された場合には、一定
時間経過後、前記バス線（４１）の電圧値を前記第１の
電圧値（Ｖ_OH1）よりも低電圧、かつ、論理レベルとし
て高レベルを示す第３の電圧値（Ｖ_OH2）に下降させ、
前記バス線（４１）の電圧値を前記第３の電圧値（Ｖ
_OH2）に保持し、前記伝送信号出力回路（４３）から低
レベル信号が出力された場合には、一定時間経過後、前
記バス線（４１）の電圧値を前記第２の電圧値
（Ｖ_OL1）よりも高電圧、かつ、論理レベルとして低レ
ベルを示す第４の電圧値（Ｖ_OL2）に上昇させ、前記バ
ス線（４１）の電圧値を前記第４の電圧値（Ｖ_OL2）に
保持する少なくとも１個のバス線電圧値制御回路（４
５）とを備えて構成されていることを特徴とする電子装
置。
【請求項２】前記バス線電圧値制御回路（４５）は、第
１のインバータ回路と、第２のインバータ回路とをリン
グ状に接続し、前記第１のインバータ回路の入力端と前
記第２のインバータ回路の出力端との接続点を前記バス
線（４１）に接続されてなるラッチ回路で構成されてい
ることを特徴とする請求項１記載の電子装置。
【請求項３】前記ラッチ回路は、前記伝送信号出力回路
（４３）又は前記伝送信号入力回路（４４）内に組み込
まれていることを特徴とする請求項２記載の電子装置。
【請求項４】前記伝送信号出力回路（４３）は、伝送信
号を出力した場合には、一定時間経過後、出力状態を高
インピーダンス状態にするように構成されていることを
特徴とする請求項２又は３記載の電子装置。
【請求項５】前記伝送信号出力回路（４３）は、伝送信
号として高レベル信号を出力する場合には、前記バス線
（４１）側に電流を供給し、前記バス線（４１）の電圧
値が前記第１の電圧値（Ｖ_OH1）になった場合には、一
定時間経過後から、前記バス線（４１）側に供給する電
流量を減らすプルアップ回路と、伝送信号として低レベ
ル信号を出力する場合には、前記バス線（４１）側から
電流を引き込み、前記バス線（４１）の電圧値が前記第
２の電圧値（Ｖ_OL1）になった場合には、一定時間経過
後から、前記バス線（４１）側から引き込む電流量を減
らすプルダウン回路とを設けて構成されており、前記バ
ス線電圧値制御回路（４５）は、前記伝送信号出力回路
（４３）の一部として構成されていることを特徴とする
請求項１記載の電子装置。
【請求項６】前記プルアップ回路は、一方の被制御電極
を第１の電源電圧を供給する第１の電源線に接続され、
他方の被制御電極を出力端に接続された第１、第２のト
ランジスタからなり、前記プルダウン回路は、一方の被
制御電極を前記出力端に接続され、他方の被制御電極を
前記第１の電源電圧よりも低電圧の第２の電源電圧を供
給する第２の電源線に接続された第３、第４のトランジ
スタからなり、伝送信号として高レベル信号を出力する
場合には、前記第１、第２のトランジスタを導通状態、
前記第３、第４のトランジスタを非導通状態とし、前記
バス線（４１）の電圧値が前記第１の電圧値（Ｖ_OH1）
にプルアップされた場合には、一定時間経過後から、前
記第１のトランジスタを非導通状態とし、伝送信号とし
て低レベル信号を出力する場合には、前記第１、第２の
トランジスタを非導通状態、前記第３、第４のトランジ
スタを導通状態とし、前記バス線（４１）の電圧値が前
記第２の電圧値（Ｖ_OL1）にプルダウンされた場合に
は、一定時間経過後から、前記第３のトランジスタを非
導通状態とするように構成されていることを特徴とする
請求項５記載の電子装置。