JPH06104725A

JPH06104725A - 半導体集積回路

Info

Publication number: JPH06104725A
Application number: JP5007083A
Authority: JP
Inventors: Masao Taguchi; 眞男田口; Satoshi Eto; 聡江渡; Yoshihiro Takemae; 義博竹前; Hiroshi Yoshioka; 浩吉岡; Makoto Koga; 誠古賀
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-06-15
Filing date: 1993-01-20
Publication date: 1994-04-15
Anticipated expiration: 2013-10-22
Also published as: JP2813103B2

Abstract

(57)【要約】（修正有）【目的】高速転送（転送速度重視）と低速転送（消電力
性重視）の双方の入力回路に使用でき、また、ＣＴＴや
ＧＴＬの微小振幅レベルにも、ＣＭＯＳやＴＴＬの大振
幅の出力バッファにも使用できるようにする。【構成】高電位側電源と低電位側電源の間に直列接続さ
れた第１のＰＭＯＳおよびＮＭＯＳトランジスタ２３０
ａ、と２３０ｂと、同じく第２のＰＭＯＳおよびＮＭＯ
Ｓトランジスタ２３１ａ，２３１ｂと、チップ内部回路
からの信号論理に従って、これらの４つのトランジスタ
を選択的にオン／オフする制御手段２３３を備える。転
送モード指定信号により、信号線路２３４と終端抵抗２
３５の接続をオン／オフし、第１のＰＭＯＳ，ＮＭＯＳ
トランジスタと、第２のＰＭＯＳ，ＮＭＯＳトランジス
タのどちらを駆動するか選択する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のＬＳＩチップを
搭載したボード上のチップ間入出力インターフェィス、
詳しくは、高周波数クロック（例えば５０ＭＨｚ以上）
で動作するデータ（以下、高速データと言う）と低周波
数クロック（例えば５０ＭＨｚ以下）で動作するデータ
（以下、低速データと言う）の双方に適用できる入力回
路およびその入力回路を含むデータ転送回路、又は、Ｃ
ＴＴ（center tapped termination）やＧＴＬ（Gunning
transceiver logic）レベルの微小振幅信号を出力する
出力バッファを具備する半導体集積回路に関する。

【０００２】従前、ＬＳＩの入／出力レベルはＴＴＬや
ＣＭＯＳが一般的であったが、このレベルのままでは転
送データの周波数が５０ＭＨｚを越えるあたりから、信
号の反射の影響やクロストークの影響が大きくなり、リ
ンギング等による波形歪みを生じて正常なデータ転送が
困難になる。そこで、信号レベルを１Ｖ以下に抑えた小
振幅の入出力インターフェイス（ＣＴＴ、ＧＴＬ）が注
目されており、これによれば、５０ＭＨｚをはるかに越
える１００ＭＨｚ、もしくはそれ以上の高速データ転送
を実現できる。

【０００３】

【従来の技術】第１の従来例図２９は従来のデータ転送回路の構成図である。ここで
は、特に限定しないが半導体メモリの例を示す。この図
において、１はデータを出力する側のＬＳＩチップ（以
下、出力チップ）、２はデータを入力する側のＬＳＩチ
ップ（以下、入力チップ）である。出力チップ１の内部
で作られたデータＤは、インバータゲート１１、ノアゲ
ート１２、インバータゲート１３およびトランジスタ１
４からなる反転経路Ａと、ノアゲート１５、インバータ
ゲート１６およびトランジスタ１７からなる非反転経路
Ｂとを通って出力回路１８に伝えられる。出力回路１８
は、トランジスタ１９〜２２からなる反転ドライブ部２
３と、トランジスタ２４〜２７からなる非反転ドライブ
部２８と、各ドライブ部の出力に応答してプッシュプル
で動作する２つのトランジスタ２９、３０からなる出力
部３１と、を備え、データＤの論理が「１」すなわちＨ
論理のときには、出力部３１のトランジスタ２９を開い
て、Ｖ_CCの電位（例えば＋３．３Ｖ）でデータ線３２を
駆動する一方、データＤの論理が「０」すなわちＬ論理
のときには、出力部３１のトランジスタ３０を開いて、
Ｖ_SSの電位（例えば＋０Ｖ）でデータ線３２を駆動する
ものである。

【０００４】なお、ＨｉＺコントロール信号をＬ論理に
すると、データＤの論理に拘らず、出力部３１の２つの
トランジスタ２９、３０を共にオフにでき、出力を開放
してハイインピーダンス状態にすることができる。これ
は、データ線３２をバス線として使用する際に必要とな
る機能である。データ線３２の電位変化、すなわち転送
データＤｔは入力端子Ｐｉから入力チップ２内に取り込
まれ、所定のコントロール信号（例えばライトイネーブ
ル信号ＷＥから作られる信号）がＬ論理のときにノアゲ
ート３３およびバッファ回路３４とを通してラッチ回路
３５に伝えられる。バッファ回路３４は、トランジスタ
３６、３７からなるＣＭＯＳ回路と、所定のコントロー
ル信号（例えばロウアドレスストローブ信号ＲＡＳから
作られる信号）がＬ論理のときにオン、同信号がＨ論理
のときにオフとなる２つのトランジスタ３８、３９と、
インバータゲート４０とから構成され、２つのトランジ
スタ３８、３９がオフの間、入力端子Ｐｉとラッチ回路
３５の間を切り離してノイズ等による不本意なラッチの
反転を防止する。

【０００５】ラッチ回路３５は、４つのトランジスタ４
１〜４４をたすき掛けに接続して構成するフリップフロ
ップと、２つのスイッチングトランジスタ４５、４６
と、１つのインバータゲート４７とからなり、Ｈ論理が
入力するとＬ論理をセット（出力＝Ｌ）し、Ｌ論理が入
力するとＨ論理をセット（出力＝Ｈ）する。ラッチ回路
３５の出力は、例えばインバータゲート４８、４９を介
してチップ内の各部に伝えられる。

【０００６】このような構成において、転送データＤｔ
の論理振幅、すなわちＬＳＩチップの入出力レベルは
（Ｖ_CC＝＋３．３Ｖ、Ｖ_SS＝０Ｖとすると）ＴＴＬであ
り、上限周波数はおよそ５０ＭＨｚ付近にある。５０Ｍ
Ｈｚを越える高速転送を可能にするには、例えば、出力
側をオープンドレインにすると共にＶ_OHを抵抗でプルア
ップするＧＴＬ方式を採用すればよい。また、小振幅信
号を入力チップ２の内部レベル（例えばＴＴＬやＣＭＯ
Ｓ）に高速変換するには、チップ２の入力初段に差動増
幅回路を設ければよい。

【０００７】第２の従来例ＣＴＴおよびＧＴＬは、何れも、電源電圧よりも低い電
圧に信号線路を終端し、この終端抵抗に流れる出力バッ
ファの駆動電流によって抵抗の両端に１Ｖ以下の信号振
幅を生じさせるもので、終端抵抗の値を信号線路の特性
インピーダンスに合わせることにより、信号の反射を防
いで高速のデータ転送を可能にするものである。［ＣＴＴインターフェイスの例］図３０において、１０
１および１０２はチップであり、これらのチップは同一
構成のトランシーバを搭載している。チップ１０１を代
表にトランシーバの構成を説明すると、１０３は差動増
幅部１０４およびインバータゲート１０５を含む入力バ
ッファ、１０６はインバータゲート１０７〜１１０、ナ
ンドゲート１１１、１１２、ノアゲート１１３、１１４
および２段のＣＭＯＳ出力部１１５、１１６を含む出力
バッファである。前段のＣＭＯＳ部１１５は高電位側電
源Ｖ_CC（例えば＋３Ｖ）と低電位側電源Ｖ_SS（０Ｖ）と
の間にＰチャネル型ＭＯＳトランジスタ（以下、第２の
ＰＭＯＳトランジスタ）１１５ａとＮチャネル型ＭＯＳ
トランジスタ（以下、第２のＮＭＯＳトランジスタ）１
１５ｂをプッシュプル接続し、同様に、後段のＣＭＯＳ
部１１６もＶ_CCとＶ_SSの間にＰチャネルＭＯＳトランジ
スタ（以下、第１のＰＭＯＳトランジスタ）１１６ａと
ＮチャネルＭＯＳトランジスタ（以下、第１のＮＭＯＳ
トランジスタ）１１６ｂをプッシュプル接続している。
なお、１１７は信号線路１１８と終端抵抗１１９、１２
０の一端に接続する入出力端子、１２１は終端抵抗１１
９、１２０の他端とプルアップ電源Ｖ_TT（Ｖ_TT＝Ｖ_CC／
２；Ｖ_CCを＋３Ｖとすると＋１．５Ｖ）に接続する基準
電源端子、１２２は出力バッファ１０６を介してチップ
外部に出力する信号（便宜的に符号Ａで表す）を生成す
る任意の内部回路、１２３は入力バッファ１０３からの
出力信号（便宜的に符号Ｂで表す）を取り込む任意の内
部回路、ＴＳＣはトライステートコントロール信号（Ｈ
レベルのときトライステート指定モード）である。

【０００８】このような構成において、信号Ｂのレベル
は、差動増幅部１０４の反転入力（−）と非反転入力
（＋）の電位関係で決まる。すなわち、反転入力（−）
の電位がＶ_TT＝＋１．５Ｖであるから、非反転入力
（＋）の電位が＋１．５Ｖを越えると信号ＢはＬレベ
ル、＋１．５Ｖ以下のときはＨレベルとなる。今、信号
ＢがＨレベルのときに、信号ＡがＨレベルで入力すると
（但し、信号ＴＳＣはＬレベル）、インバータゲート１
０９、ナンドゲート１１２、ノアゲート１１４およびイ
ンバータゲート１１０の出力が全てＬレベルとなる。こ
のため、２段のＣＭＯＳ部１１５、１１６のＰＭＯＳト
ランジスタ１１５ａ、１１６ａがオン状態、ＮＭＯＳト
ランジスタ１１５ｂ、１１６ｂがオフ状態となり、Ｖ_CC
→ＰＭＯＳトランジスタ１１５ａ（１１６ａ）→終端抵
抗１１９、１２０→Ｖ_TTの向きに電流＋Ｉ_Lが流れる。

【０００９】したがって、差動増幅部１０４の非反転入
力（＋）の電位が反転入力（−）の電位よりもＩ_L×Ｒ
_L（Ｒ_Lは終端抵抗１１９、１２０の並列合成値；例え
ば２５Ω）だけ「高く」なった時点で信号ＢがＬレベル
に変化する。一方、信号ＢがＬレベルのときに、信号Ａ
がＬレベルで入力すると（但し、信号ＴＳＣはＬレベ
ル）、インバータゲート１０９、ナンドゲート１１２、
ノアゲート１１４およびインバータゲート１１０の出力
が全てＨレベルとなる。このため、２段のＣＭＯＳ部１
１５、１１６のＰＭＯＳトランジスタ１１５ａ、１１６
ａがオフ状態、ＮＭＯＳトランジスタ１１５ｂ、１１６
ｂがオン状態となって、Ｖ_TT→ＮＭＯＳトランジスタ１
１５ｂ（１１６ｂ）→Ｖ_SSの向きに電流−Ｉ_Lが流れ
る。

【００１０】したがって、差動増幅部１０４の非反転入
力（＋）の電位が反転入力（−）の電位よりもＩ_L×Ｒ
_Lだけ「低く」なった時点で信号ＢがＨレベルに変化す
る。ここで、入出力端子１１７の電位は、信号線路１１
８等の容量で決まる時定数カーブに沿って変化するた
め、信号Ｂは、信号Ａのレベルが遷移してから上記時定
数に応じた時間の経過後でなければ変化しない。

【００１１】したがって、信号ＡのＬ→Ｈ遷移時におい
ては、信号ＢがＬレベルに変化するまでの間、２個のＰ
ＭＯＳトランジスタ１１５ａ、１１６ａを通して（言い
替えれば低抵抗で）駆動電流＋Ｉ_Lが流されるが、信号
ＢがＬレベルに変化すると、第１のＰＭＯＳトランジス
タ１１６ａのみを通して（言い替えれば高抵抗で）駆動
電流＋Ｉ_Lが流される。これは信号ＡのＨ→Ｌ遷移時に
おいても同様であり、信号ＢがＨレベルに変化するまで
の間は、２個のＮＭＯＳトランジスタ１１５ｂ、１１６
ｂを通して駆動電流−Ｉ_Lが流されるが、信号ＢがＨレ
ベルに変化すると第１のＮＭＯＳトランジスタ１１６ｂ
のみを通して駆動電流−Ｉ_Lが流される。

【００１２】このため、出力遷移期間の前半部では大き
な駆動電流を、また後半部では小さな駆動電流を流すこ
とができ、出力信号の遷移を早めることができると共
に、出力信号のリンギングやオーバシュート等の発生を
回避することができる。なお、トライステートコントロ
ール信号ＴＳＣをＨレベルにすると、信号Ａ、Ｂの状態
にかかわらず、インバータゲート１０９とナンドゲート
１１２の出力をＨレベル固定、ノアゲート１１４とイン
バータゲート１１０の出力をＬレベル固定とすることが
でき、２段のＣＭＯＳ部１１５、１１６の４個のＭＯＳ
トランジスタ１１５ａ、１１５ｂ、１１６ａ、１１６ｂ
を全てオフ状態にできる。［ＣＴＴ／ＧＴＬインターフェイスの例］図３１は、Ｃ
ＴＴ、ＧＴＬ兼用のトランシーバを搭載するチップの例
である。なお、図３０と共通の回路要素には同一の符号
を付してある。このトランシーバは、信号ＧＴＬ（バ
ー）をＨレベルにするとＣＴＴインターフェイスで動作
し、ＬレベルにするとＧＴＬインターフェイスで動作す
るものである。

【００１３】信号ＧＴＬをＨレベル（ＣＴＴモード）に
すると、アンドゲート１３０、１３１、ノアゲート１３
２およびインバータゲート１３３の出力が信号Ａと逆論
理になるから、信号ＡがＨレベルのときにはＰＭＯＳト
ランジスタ１１５ａ、１１６ａがオン状態、信号ＡがＬ
レベルのときにはＮＭＯＳトランジスタ１１５ｂ、１１
６ｂがオン状態となり、入出力端子１１７がＶ_CCまたは
Ｖ_SSで駆動される。そして、入出力端子１１７の論理が
ＨレベルまたはＬレベルに確定すると、差動増幅回路１
０４、インバータゲート１３４およびノアゲート１３５
を含む入力バッファ１３６からの信号Ｂの論理が入出力
端子１１７の論理と逆になり、出力バッファ１３７のア
ンドゲート１３１およびノアゲート１３２の出力論理が
反転して第２のＰＭＯＳトランジスタ１１５ａまたは第
２のＮＭＯＳトランジスタ１１５ｂをオフ状態に遷移さ
せる。

【００１４】一方、信号ＧＴＬをＬレベル（ＧＴＬモー
ド）にすると、入力バッファ１３６のノアゲート１３５
の出力（すなわち信号Ｂ）がＬレベル固定になると共
に、出力バッファ１３７のアンドゲート１３０、１３１
の出力がＨレベル固定となるため、ＮＭＯＳトランジス
タ１１５ｂ、１１６ｂだけが信号Ａの状態に応じてオン
／オフするようになり、出力バッファ１３７はオープン
ドレインで動作する。

【００１５】なお、出力バッファ１３７のインバータゲ
ート１３３に付加したＮＭＯＳトランジスタ１３８およ
び抵抗１３９は、ＧＴＬモードのときに、第１のＮＭＯ
Ｓトランジスタ１１６ｂのカットオフを遅らせて出力信
号の急激なスナップオフを回避するためのものである。

【００１６】

【発明が解決しようとする課題】第１の問題点第１の従来例（図２９）にあっては、データ線３２にプ
ルアップ抵抗を接続すると共に、チップ２の入力初段に
差動増幅回路を設ける構成となっていたため、５０ＭＨ
ｚを越える高速データ転送の実現には有効であるもの
の、高速転送よりも消電力性能を重要視する用途には適
用できないといった問題点があった。

【００１７】例えば、ノート型のパソコンやＥＷＳをバ
ッテリ駆動で使用する際に、ＣＰＵのクロックスピード
を落として（すなわち転送データの周波数を落として）
バッテリを長持ちさせることが行われるが、上記対策で
は、プルアップ抵抗で消費される電力や差動増幅器で消
費される電力が無駄となり、しかも、プロアップ抵抗や
差動増幅器の数は転送データのビット数に比例するか
ら、全体として無視し得ない程度の電力ロスを生じる。

【００１８】さらに、第１の従来例では、転送データが
ノア（ＮＯＲ）ゲート３３に入力される構成となってい
るため、入力電圧のハイ／ローを判別するためのＮＯＲ
ゲートの「しきい値」が、製造条件の影響で変動した
り、動作中の電流による接地電位の浮き上がりに起因し
て変動したりする不具合がある（図３２に示すノアゲー
ト３３の構成図を参照）。

【００１９】第２の問題点第２の従来例（図３０又は図３１）にあっては、ＣＴＴ
やＧＴＬといった微小振幅（数１００ｍＶ）の信号イン
ターフェイスに適用できるものであるが、１Ｖを越える
大振幅の信号インターフェイス（例えばＣＭＯＳやＴＴ
Ｌ）に適用した場合には、出力信号に大きな歪みが生じ
たり、出力信号の遷移が遅くなったりするといった問題
点があった。

【００２０】なお、図３０又は図３１の終端抵抗１１
９、１２０を取り外すことにより、信号線路１１８上の
論理振幅をほぼ電源幅一杯とすることができ、大振幅の
信号インターフェイスにも使用できるが、以下のような
不都合がある。ＣＴＴまたはＧＴＬレベルを支配する第
１のＰＭＯＳトランジスタ１１６ａおよび第１のＮＭＯ
Ｓトランジスタ１１６ｂの内部抵抗（オン抵抗Ｒ_ON）
は、信号線路１１８上の論理振幅を０．４Ｖとすると、
次式（１）より求めることができる。

【００２１】０．４／（１．５−０．４）＝２５／Ｒ_ON ……（１）但し、１．５はＶ_TTの電位（Ｖ_CC／２）、２５は終端抵
抗１１９、１２０の並列合成値である。上式（１）か
ら、Ｒ_ONは６８．７５〔Ω〕となり、この内部抵抗を得
るには、第１のＰＭＯＳトランジスタ１１６ａと第１の
ＮＭＯＳトランジスタ１１６ｂのサイズを「ゲート長Ｌ
＝１μｍ、ゲート幅Ｗ＝１００μｍ」程度に設定する必
要がある。しかし、このサイズは、一般的なＣＭＯＳ出
力トランジスタのサイズ（例えば、Ｌ＝１００μｍ、Ｗ
＝１０００μｍ）に比べて相当に小さいため、ＣＭＯＳ
レベルやＴＴＬレベルの出力トランジスタとしては明ら
かに駆動力が不足している。

【００２２】したがって、かかる駆動力不足により、例
えば、信号線路のインダクタンス成分による反射波を抑
制して出力信号の歪みをなくことことができないばかり
か、ＴＴＬレベルにおける大きな容量性負荷（１００
〔ＰＦ〕程度）を速やかに充放電することもできないか
ら、結局、出力信号の変化が緩慢になって遷移時間が長
引くといった不都合を生じるのである。

【００２３】第１の目的本発明の第１の目的は、上記の第１の問題点に鑑み、高
速転送（転送速度重視）と低速転送（消電力性重視）の
双方に適用できる入力回路を具備する半導体集積回路の
提供にある。第２の目的本発明の第２の目的は、上記の第２の問題点に鑑み、内
部抵抗を最適化した２組の出力トランジスタを微小振幅
レベルの信号インターフェイス（ＣＴＴやＧＴＬ）と大
振幅の信号インターフェイス（ＣＭＯＳやＴＴＬ）で使
い分けることにより、各モードに適した性能を発揮で
き、かつコンパチビリティ（互換性）に優れた半導体集
積回路の提供にある。

【００２４】

【課題を解決するための手段】その１（請求項１〜６に対応）本発明の半導体集積回路は、上記第１の目的達成のため
に、入力信号を受ける信号増幅回路への電源電圧供給を
制御するスイッチ手段と、前記入力信号の振幅若しくは
周波数に応じて前記スイッチ手段を選択的にオン／オフ
する制御手段とを具備することを特徴とする。

【００２５】本発明の半導体集積回路は、上記第１の目
的達成のために、第１の周波数または該第１の周波数よ
りも低い第２の周波数で変化する入力信号を一方の制御
電極に印加すると共に、前記入力信号の論理振幅の略中
間値に相当する基準電圧を他方の制御電極に印加する一
対の差動トランジスタと、前記一対の差動トランジスタ
と低電位側電源との間に介在する低電位側トランジスタ
と、前記差動トランジスタと能動負荷の間または能動負
荷と高電位側電源との間に介在する高電位側トランジス
タと、前記入力信号の周波数が前記第１の周波数付近に
ある場合には、該入力信号の論理状態に拘らず、前記低
電位側トランジスタおよび高電位側トランジスタの双方
をオン状態とする制御電圧を発生する第１の制御電圧発
生手段と、前記入力信号の周波数が前記第２の周波数付
近にある場合には、該入力信号の論理状態に応じて前記
低電位側トランジスタまたは高電位側トランジスタの一
方をオン状態とする制御電圧を発生する第２の制御電圧
発生手段とを備えたことを特徴とする。

【００２６】本発明の半導体集積回路は、上記第１の目
的達成のために、第１の論理振幅または該第１の論理振
幅よりも大きい第２の論理振幅を有する入力信号を一方
の制御電極に印加すると共に、前記入力信号の論理振幅
の略中間値に相当する基準電圧を他方の制御電極に印加
する一対の差動トランジスタと、前記一対の差動トラン
ジスタと低電位側電源との間に介在する低電位側トラン
ジスタと、前記差動トランジスタと能動負荷の間または
能動負荷と高電位側電源との間に介在する高電位側トラ
ンジスタとを備え、前記低電位側トランジスタと高電位
側トランジスタの各制御電極に前記入力信号を印加する
ように構成したことを特徴とする。

【００２７】本発明のデータ転送回路は、上記第１の目
的達成のために、前記入力信号を伝送するための伝送線
路と、該入力信号の論理振幅の略中間値に相当する電圧
を発生する電圧源と、該伝送線路と電圧源との間に所定
のスイッチング手段を介して接続された終端抵抗と、前
記入力信号の周波数が前記第１の周波数に相当するとき
は該スイッチング手段をオン状態とする一方、同入力信
号の周波数が前記第２の周波数に相当するときは該スイ
ッチング手段をオフ状態とするオン／オフ制御手段とを
備えたことを特徴とする。

【００２８】その２（請求項７〜１１に対応）本発明の半導体集積回路は、上記第２の目的達成のため
その原理図を図１に示すように、高電位側電源Ｖ_CCと低
電位側電源Ｖ_SSの間に直列接続された第１のＰＭＯＳト
ランジスタ２３０ａおよび第１のＮＭＯＳトランジスタ
２３０ｂと、同じく高電位側電源Ｖ_CCと低電位側電源Ｖ
_SSの間に直列接続された第２のＰＭＯＳトランジスタ２
３１ａおよび第２のＮＭＯＳトランジスタ２３１ｂと、
チップ内部回路２３２からの信号論理に従って前記４つ
のトランジスタ２３０ａ、２３０ｂ、２３１ａ、２３１
ｂを選択的にオン／オフするオン／オフ制御手段２３３
とを備え、前記第１のＰＭＯＳトランジスタ２３０ａお
よび第１のＮＭＯＳトランジスタ２３０ｂの接続点Ｐ
₂₀₀と前記第２のＰＭＯＳトランジスタ２３１ａおよび
第２のＮＭＯＳトランジスタ２３１ｂの接続点Ｐ₂₀₁の
双方をチップ外部の信号線路２３４に接続し、前記４つ
のトランジスタ２３０ａ、２３０ｂ、２３１ａ、２３１
ｂの選択的なオン／オフ動作により、前記信号線路２３
４を高電位側電源Ｖ_CCまたは低電位側電源Ｖ_SSに接続す
る半導体集積回路において、モード指定信号ＣＭＯＳ
が、前記信号線路２３４と所定の定電圧Ｖ_TTとの間に終
端抵抗２３５を接続して使用する第１の転送モードを表
示しているときは、前記第１のＰＭＯＳトランジスタ２
３０ａまたは第１のＮＭＯＳトランジスタ２３０ｂによ
って前記信号線路２３４を駆動するように制御する一
方、前記モード指定信号ＣＭＯＳが、該終端抵抗２３５
を接続しないで使用する第２の転送モードを表示してい
るときは、前記第２のＰＭＯＳトランジスタ２３１ａま
たは第２のＮＭＯＳトランジスタ２３１ｂによって前記
信号線路２３４を駆動するように制御するモード制御手
段２３６を設け、かつ、前記第１のＰＭＯＳトランジス
タ２３０ａと第１のＮＭＯＳトランジスタ２３０ｂのオ
ン抵抗を前記第１の転送モード時における信号線路２３
４上の信号振幅と前記終端抵抗２３５の値とに基づいて
設定すると共に、前記第２のＰＭＯＳトランジスタ２３
１ａと第２のＮＭＯＳトランジスタ２３１ｂのオン抵抗
を前記第２の転送モード時における信号線路２３４上の
信号振幅に基づいて設定することを特徴とする。

【００２９】

【作用】その１本発明では、入力信号の周波数が第１の周波数若しくは
その振幅が第１の論理振幅にあるときは、低電位側トラ
ンジスタと高電位側トランジスタの双方が常にオン状態
となり、一対の差動トランジスタによる差動増幅動作が
許容される。また、入力信号の周波数が第２の周波数
（但し、第１の周波数よりも低い）若しくはその振幅が
第２の論理振幅（但し、第１の論理振幅よりも大きい）
にあるときは、低電位側トランジスタと高電位側トラン
ジスタの何れか一方が入力信号の論理状態に応じてオン
状態となり、一対の差動トランジスタによる差動増幅動
作が禁止されると共に、オン状態の低電位側トランジス
タまたは高電位側トランジスタを通して入力信号が増幅
されることなくチップに取り込まれる。

【００３０】したがって、高速転送モードと、低電力モ
ード（低速で高振幅のデータ転送モード）の双方に適用
できる入力回路を提供できる。本発明のデータ転送回路
では、高速転送モードが要求されると終端抵抗が接続さ
れ、低電力モードが要求されると同終端抵抗が切り離さ
れるため、低電力モード時における終端抵抗の電力ロス
を回避できる。

【００３１】さらに、本発明では、同一のチップを高速
転送専用にも低電力用にも使い分けることができる。こ
れは単に終端抵抗を用いるか用いないかの違いだけであ
り、製造者側にしてみれば、高速用と低電力用の種類の
異なるチップを作る必要がないから、安価にチップを供
給できるようになる。また、使用者側にとっては同一の
部品（本発明を適用した半導体集積回路）を使用用途に
よって高速用にも低電力用にも使えるため、在庫部品を
少なくできるというメリットが生じる。すなわち、終端
抵抗の電気的な接続／非接続が可能になるだけでなく、
部品のコストダウンに寄与するという顕著な効果が
ある。

【００３２】その２図２において、Ｒ_ON(230a)は第１のＰＭＯＳトランジ
スタ２３０ａのオン抵抗、Ｒ_ON(230b)は第１のＮＭＯ
Ｓトランジスタ２３０ｂのオン抵抗、Ｒ_ON(231a ₎は第
２のＰＭＯＳトランジスタ２３１ａのオン抵抗、Ｒ
_ON(231b)は第２のＮＭＯＳトランジスタ２３１ｂのオ
ン抵抗、Ｒ_Lは終端抵抗２３５である。Ｒ_ON(2 _30a)お
よびＲ_ON(230b)は第１のＰＭＯＳトランジスタ２３０
ａと第１のＮＭＯＳトランジスタ２３０ｂのサイズをＬ
＝１μｍ、Ｗ＝２００μｍとするとおよそ７０〔Ω〕で
あり、また、Ｒ_ON(231a)およびＲ_ON(231b)は第２のＰ
ＭＯＳトランジスタ２３１ａと第２のＮＭＯＳトランジ
スタ２３１ｂのサイズをＬ＝１μｍ、Ｗ＝１０００μｍ
とするとこれはおよそ１５〔Ω〕である。

【００３３】今、微小振幅の信号転送モード（第１の転
送モード）で使用するときは、終端電圧Ｖ_TTを１．５
Ｖ、Ｒ_Lを２５Ωとすると、前式（１）から、Ｒ
_ON(230a)またはＲ_ON(230b)を介して信号線路２３４を
Ｖ_CCまたはＶ_SSに接続することにより、信号線路２３４
上における当該転送モードの目標信号振幅（例えば０．
４Ｖ）が得られる。

【００３４】一方、大振幅の信号転送モード（第２の転
送モード）で使用するときは、一般的なＣＭＯＳ出力ト
ランジスタと同程度のＲ_ON(231a)またはＲ_ON(231b)を
介して信号線路２３４をＶ_CCまたはＶ_SSに接続すること
により、充分な駆動力を確保して信号線路２３４上にお
ける当該転送モードの目標信号振幅（例えばほぼ３Ｖ）
が得られる。

【００３５】なお、第２の転送モードのときは、Ｒ
_ON(230a)とＲ_ON(231a)、Ｒ_ON(230b)とＲ_ON(231b)を
並列に使用するのが望ましい。内部抵抗をより下げるこ
とができ、駆動力をさらに高めることができるからであ
る。

【００３６】

【実施例】請求項１〜６の発明に係る実施例図３〜図１５は本発明に係る入力回路およびその入力回
路を含むデータ転送回路の実施例を示す図である。本実
施例における入力回路は、図３に示すように、入力信号
Ｖ_INを増幅して出力する差動増幅部（ＡＭＰ）３６０
と、該差動増幅部３６０の電源供給経路中に挿入された
スイッチ要素（ＳＷ₁、ＳＷ₂）３６１、３６２とを含
むもので、スイッチ要素３６１、３６２のオン／オフ動
作が、入力信号Ｖ_INの周波数または振幅に応じて制御さ
れるようになっている。

【００３７】図４は、制御回路３６３、３６４を含む入
力回路の全体構成図である。差動増幅部３６０は、入力
信号Ｖ_INをゲートに受けるトランジスタＱ₃₀₁、高電位
側電源Ｖ_CC（＋３．３Ｖ）と低電位側電源Ｖ_SS（０Ｖ）
の略中間電位（＋１．６５Ｖ）をもつ基準電圧Ｖ_REFを
ゲートに受けるトランジスタＱ₃₀₂、およびこれら一対
の差動トランジスタＱ₃₀₁、Ｑ₃₀₂のドレイン側に接続
されたカレントミラー構成のトランジスタ（能動負荷）
Ｑ₃₀₃、Ｑ₃₀₄を備えると共に、Ｑ₃₀₁、Ｑ₃₀ ₂と低電
位側電源Ｖ_SSとの間に図３のスイッチ要素３６２に相当
する低電位側トランジスタＱ₃₀₅を挿入し、さらにＱ
₃₀₃、Ｑ₃₀₄と高電位側電源Ｖ_CCとの間に図３のスイッ
チ要素３６１に相当する高電位側トランジスタＱ₃₀₆、
Ｑ₃₀₇を挿入して構成する。なお、３６５は、Ｑ₃₀₁と
Ｑ₃₀₃間のノードＮａの電位Ｖ_OUTを論理反転してチッ
プ内部に出力するインバータゲートである。

【００３８】差動トランジスタＱ₃₀₁、Ｑ₃₀₂に流れる
ドレイン電流ＩＤ₃₀₁、ＩＤ₃₀₂は低電源側トランジス
タＱ₃₀₅によって定電流化されており、一方が増大する
と他方が減少する関係にある。また、Ｑ₃₀₃、Ｑ₃₀₄の
ミラー比を例えばｎ：１（ｎは１を含む任意の値）とす
ると、ＩＤ₃₀₁×ｎ、ＩＤ₃₀₂×１となる関係にもあ
る。

【００３９】Ｖ_IN＜Ｖ_REFの場合には、ＩＤ₃₀₁×ｎ＜
ＩＤ₃₀₂×１となり、Ｎａの電位がＶ_SS側に引かれてＬ
論理が出力される。他方、Ｖ_IN＞Ｖ_REFの場合には、Ｉ
Ｄ₃₀ ₁×ｎ＞ＩＤ₃₀₂×１となり、Ｎａの電位がＶ_CC側
に引かれてＨ論理が出力される。出力Ｖ_OUTの論理振幅
は、Ｎａの電位変化幅（ほぼＶ_CC−Ｖ_SS）で与えられ、
チップ内部に必要な入力レベルが確保される。

【００４０】ここで、高電位側トランジスタＱ₃₀₆、Ｑ
₃₀₇のゲート電圧（制御電圧）を発生する制御回路３６
３は、発明の要旨に記載の第１および第２の制御電圧発
生手段として機能し、同様に、低電位側トランジスタＱ
₃₀₅のゲート電圧（制御電圧）を発生する制御回路３６
４も、発明の要旨に記載の第１および第２の制御電圧発
生手段として機能する。

【００４１】すなわち、制御回路３６３（３６４）は抵
抗Ｒ₃₀₁と容量Ｃ₃₀₁（抵抗Ｒ₃₀₂と容量Ｃ₃₀₂）でＣ
Ｒ積分回路を構成しており、Ｖ_INの周波数が例えば５０
ＭＨｚを越える周波数（第１の周波数）のときはＶ_IN側
から見たインピーダンスを抵抗性とする一方、同周波数
が例えば５０ＭＨｚを下回る周波数（第２の周波数）の
ときは同インピーダンスを容量性とするものである。こ
のような周波数とインピーダンスの関係は、Ｒ₃₀₁とＣ
₃₀₁（Ｒ₃₀₂とＣ₃₀₂）の値によって設定できる。な
お、上記の抵抗性とは、ラインインピーダンス（一般に
５０Ω）に対して、入力インピーダンスの複素数の実数
部が十分に大きいことであり、具体的には、ＣＴＴ（セ
ンタータップ・ターミネーション）方式における動作周
波数（１００ＭＨｚ）において５００Ω以上に見えるこ
とである。因みに、Ｒ₃₀₁＝Ｒ₃₀₂＝１ＫΩ、Ｃ₃₀₁＝
０．０１１２ＰＦ、Ｃ₃₀₂＝０．０６５ＰＦとすれば、
ＴＴＬレベルでの追従性が問題となる高電位側の制御回
路３６３の時定数を、１ＫΩ×０．０６５ＰＦ×２＝
０．１３ｎｓとすることができ、十分な応答速度を得る
ことができる。なお、この程度のＣ₃₀₁、Ｃ₃₀₂の値
は、Ｑ₃₀₅〜Ｑ₃₀₇のゲート容量で代用できるから、別
個に容量デバイスを設けなくてもよい。また、制御回路
３６３（３６４）は上記のＣＲ積分回路に限定されな
い。例えば、配線のＬ成分とＱ₃₀₅〜Ｑ₃₀₇のゲート容
量を利用したＬＣ積分回路であってもよい。

【００４２】図５は、トランジスタＱ₃₀₁〜Ｑ₃₀₇の好
ましいＷ／Ｌを示す図である。この例では、Ｑ₃₀₁とＱ
₃₀₂を同サイズ、Ｑ₃₀₃〜Ｑ₃₀₇を同サイズにしてい
る。Ｑ ₃₀₃とＱ₃₀₄のミラー比は１：１である。このよ
うな構成において、Ｖ_INの周波数が５０ＭＨｚを越える
周波数（第１の周波数）の場合、Ｖ_INから見た、すなわ
ちＲ₃₀₁とＲ₃₀₂を含めた低電位側トランジスタＱ₃₀₅
および高電位側トランジスタＱ₃₀₆、Ｑ₃₀₈の入力イン
ピーダンスが抵抗性となるため、これらのトランジスタ
Ｑ₃₀₅〜Ｑ₃₀₇は、そのチャネルオンの抵抗値よりも僅
かに大きい値を持つ等価的な抵抗として機能する。

【００４３】したがって、差動増幅部３６０の動作が許
容され、Ｑ₃₀₁のドレインからＶ_INとＶ_REFの差に応じ
た電位Ｖ_OUTを取り出すことができ、図６に示すよう
に、微小振幅の入力信号（Ｖ_IN）からＴＴＬまたはＣＭ
ＯＳレベルの大振幅信号（Ｖ_OU _T）を生成できる。な
お、Ｖ_OUT(INV)はインバータゲート３６５により反転し
たＶ_OUTである。

【００４４】一方、Ｖ_INの周波数が５０ＭＨｚを下回る
周波数（第２の周波数）の場合、Ｖ _INから見た低電位側
トランジスタＱ₃₀₅および高電位側トランジスタ
Ｑ₃₀₆、Ｑ ₃₀₈の入力インピーダンスが容量性、すなわ
ちＲ₃₀₁とＲ₃₀₂の存在が無視できるため、Ｑ₃₀₅また
はＱ₃₀₆、Ｑ₃₀₇は、Ｖ_INの論理に応じて一方だけがオ
ン状態になる。

【００４５】したがって、差動増幅部３６０への電源供
給経路が絶たれ、当該差動増幅部３６０の動作が禁止さ
れる。これにより、低速データ転送時（すなわち高振幅
信号転送時）における差動増幅部３６０での無駄な電力
消費を回避できる。この禁止状態においては、例えば、
Ｖ_INがＨ論理（第２の周波数であるからＴＴＬまたはＣ
ＭＯＳレベルのＨ論理）であれば、Ｑ₃₀₅がオン状態、
Ｑ₃₀₆、Ｑ ₃₀₇がオフ状態となり、Ｑ₃₀₅およびＱ₃₀₁
を介してＶ_OUTの電位がＶ_SS相当に引き下げられる。あ
るいは、Ｖ_INが逆にＬ論理のときは、Ｑ₃₀₅がオフ状
態、Ｑ ₃₀₆、Ｑ₃₀₇がオン状態となり、Ｑ₃₀₆、Ｑ₃₀₇
およびＱ₃₀₁を介してＶ_OUTの電位がＶ_CC相当に引き上
げられる。

【００４６】したがって、図７に示すように、ＴＴＬま
たはＣＭＯＳレベル（高振幅）の入力信号（Ｖ_IN）か
ら、同等レベルの大振幅信号（Ｖ_OUT）を生成でき、チ
ップ内部へ支障なく取り込むことができる。なお、Ｑ
₃₀₅およびＱ₃₀₆、Ｑ₃₀₇のしきい値を最適化すること
により、上記実施例の制御回路３６３、３６４を不要に
できる。

【００４７】図８は、入力信号Ｖ_INの論理振幅（微小振
幅Ｄ_minと大振幅Ｄ_max）に対するＱ₃₀₅のしきい値
（便宜的にＶ_th305で表す）およびＱ₃₀₆、Ｑ₃₀₇のし
きい値（便宜的にＶ_th306で表す）の対応図である。次
式（２）の関係となるようにＶ_th305とＶ_th306を設計
すれば、Ｖ_th306＋Ｖ_th305＋Ｄ_min＋β＝Ｄ_max ……（２）但し、β：動作マージンＶ_INが微小振幅（高速データ転送）の時には、Ｑ₃₀₅、
Ｑ₃₀₆およびＱ₃₀₇の全てをオン状態にして、差動増幅
部３６０の動作を許容できる一方、Ｖ_INが大振幅（低速
データ転送）の時には、Ｑ₃₀₅またはＱ₃₀₆、Ｑ₃₀₇の
何れか一方をＶ_INの論理状態に応じてオン状態にして、
差動増幅部３６０の動作を禁止できる。

【００４８】図９は、上記実施例で説明した入力回路を
含むチップ内の入出力回路の構成図である。出力回路３
６６は、チップ内部からの信号Ｄ_OUTを、２つのインバ
ータゲート３６７、３６８を介してプッシュプル構成の
出力トランジスタ３６９、３７０に与えるとともに、ア
ンドゲート３７１、ノアゲート３７２、抵抗３７３、３
７４およびトランジスタ３７５、３７６からなる加速回
路（Accelerator ）３７７に与える。なお、Ｎ１は出力
回路３６６の入力ノード、Ｎ２は一方の出力トランジス
タ３６９のゲートのノード、Ｎ３は他方の出力トランジ
スタ３７０のゲートのノード、Ｎ４は加速回路３７７を
構成する一方のトランジスタ３７５のゲートのノード、
Ｎ５は加速回路３７７を構成する他方のトランジスタ３
７６のゲートのノード、Ｎ６は出力回路の出力ノード
（入力回路の入力ノードでもある）、Ｎ７〜Ｎ１０は入
力回路の各ノードである。

【００４９】今、Ｄ_OUTが例えばＨ論理からＬ論理に遷
移したときは、ノードＮ２およびＮ３がＬ論理からＨ論
理へと遷移し、一方の出力トランジス３６９がオンから
オフ、他方の出力トランジスタ３７０がこの逆にオフか
らオンへと変化する。したがって、ノードＮ６のレベル
が、トランジスタ３７０を介してＶ_SS相当に引き下げら
れようとする。ここで、チップのＩ／Ｏ端子ＤＱには大
きな容量分を有するデータ線がつながっているため、ノ
ードＮ６の電位変化はＤ_OUTの変化よりもゆっくりと進
む。しかし、時間的にはｎｓオーダのきわめて短い時間
であり、リンギング等の発生は否めない。

【００５０】図９の構成によれば、入力回路と加速回路
３７７の協同作用により、リンギングを無くすことがで
きる。すなわち、図９および図１０において、ノードＮ
６の下降変化は入力回路によって監視され、ＴＴＬまた
はＣＭＯＳレベルのＬ論理が確定するまでの間、入力回
路からはＬ論理が出力され続ける（ノードＮ８のレベ
ル）。ノードＮ８は、加速回路３７７にもつながってお
り、この間は、加速回路３７７の２つのトランジスタの
うちの低電源Ｖ_SS側のトランジスタ３７６がオンしてい
る。これにより、Ｉ／Ｏ端子ＤＱにつながるチップ外の
データ線が、２つのトランジスタ３７０、３７６によっ
て２重にドライブされ、ノードＮ６の電位下降が促進さ
れる。所定時間の後、ノードＮ６のレベルがＬ論理に確
定すると（すなわちＶ_REFを下回ると）、入力回路から
はＨ論理が出力され、これにより、加速回路３７７のト
ランジスタ３７６はオフになる。

【００５１】したがって、Ｉ／Ｏ端子ＤＱにつながるチ
ップ外のデータ線が、１個の出力トランジスタ３７０に
よって１重に駆動されるため、ノードＮ６の電位変化が
穏やかになり、リンギング等の波形歪みが回避される。
図１１は、入力回路における各部の電圧波形図である。
なお、この波形図は、ノードＮ６のレベルがＬ論理から
Ｈ論理へと第２の周波数で遷移する状態を示している。
Ｎ６のレベルがＬ論理領域にあるときは、Ｑ₃₀₆がオン
状態であり、このＱ₃₀₆とＱ₃₀₃を介してＶ_CC相当のＨ
論理が出力される（インバータ３６５Ａの入力波形参
照）。ノードＮ６のレベルがＨ論理領域へ遷移すると、
今度は、Ｑ ₃₀₅がオン状態となり、このＱ₃₀₅とＱ₃₀₁
を介してＶ_SS相当のＬ論理が出力される。ノードＮ６の
論理振幅とインバータ３６５Ａの入力波形振幅は、共に
ＴＴＬまたはＣＭＯＳレベルである。

【００５２】なお、図９を図１２のように改良してもよ
い。この改良例は、データＤ_OUTの出力回路への取込み
を、所定のコントロール信号ＴＳＣ（トライステートコ
ントロール）に従って規制するためのノアゲート３８
０、インバータゲート３８１およびナンドゲート３８２
を備えると共に、入力回路からの出力を所定のコントロ
ール信号（例えばＲＡＳより作られる信号）に従って規
制するためのナンドゲート３８３を備えるものである。
これによれば、ノイズ等による不本意な入出力信号の発
生を確実に回避できる。

【００５３】あるいは、図９または図１２の入出力回路
に含まれる差動増幅回路を構成するトランジスタのタイ
プ（Ｐチャネル型、Ｎチャネル型）を、図１３に示すよ
うに入れ替えてもよい。図１３において、Ｑ₃₁₁、Ｑ
₃₁₂およびＱ₃₁₅はＰチャネル型のＭＯＳ−ＦＥＴ、Ｑ
₃₁₃、Ｑ₃₁₄、Ｑ₃₁₆およびＱ₃₁₇はＮチャネル型のＭ
ＯＳ−ＦＥＴであり、これによれば、上記各実施例と同
様な動作が得られる他、基準電圧Ｖ_REFを相対的に低い
電圧（例えば０．８Ｖ程度）に設定した場合でも、ゲー
ト〜ソース間に十分なバイアス電圧が加わるのため、入
力差動増幅段の利得が低下しにくいというメリットがあ
る。

【００５４】または、図１４に示すように、入力回路の
低電源側トランジスタＱ₃₀₅にトランジスタＱ₃₀₈を直
列挿入し、このＱ₃₀₈を所定のコントロール信号（例え
ばＲＡＳより作られる信号）に従ってオン／オフさせて
もよい。ノイズ等による不本意な入力信号の発生を回避
できることに加え、スタンバイ時に入力回路の電源を遮
断でき、電力消費を抑えることができる利点がある。

【００５５】図１５は、上記の各入力回路を含むデータ
転送回路の構成図である。この図において、３９０は入
力回路（図３または図４参照）３９１を含むＬＳＩチッ
プ（例えばＤＲＡＭ）、３９２はＣＰＵである。ＣＰＵ
３９２からはビットＢ₁からビットＢ_nまでのデータ
（アドレスでもよい）が入出力されている。データの各
ビットは、データ線（代表してビットＢ₁のデータ線３
９３を示す）を介してＬＳＩチップ３９０や他のチップ
に転送される。データ線３９３と所定の電源線Ｖ _TT（Ｖ
_CCとＶ_SSの中間電位を持つ電源線；例えば＋１．６５
Ｖ）との間には、ＣＭＯＳスイッチ（スイッチング手
段）３９４、３９５を介して終端抵抗３９６、３９７が
接続されており、ＣＭＯＳスイッチ３９４、３９５は、
デコーダ（オン／オフ制御手段）３９８からのデコード
信号ＤＣが高速転送モード（５０ＭＨｚを越える周波数
の転送モード）を表すときにオン、低速転送モード（５
０ＭＨｚを下回る周波数の転送モード）を表すときにオ
フするようになっている。

【００５６】したがって、この構成によれば、前述の実
施例における第１の周波数のデータを転送する際には、
終端抵抗３９６、３９７を用いてその振幅を微小化する
ことができ、高速転送に適した転送波形とすることがで
きる。また、前述の実施例における第２の周波数のデー
タを転送する際には、終端抵抗３９６、３９７を取り除
いてその振幅を拡大すると共に、終端抵抗３９６、３９
７による電力ロスを回避して消電力性を改善することが
できる。すなわち、転送データの周波数を決定するＣＰ
Ｕからの指示に従ってデータ転送路の構成を適宜に変更
できるから、処理速度重視の用途と消電力性重視の用途
で共有できる便利かつ好都合なデータ転送回路を実現で
きる。

【００５７】請求項７、８の発明に係る実施例図１６〜図１８は本発明に係る半導体集積回路の第１実
施例を示す図であり、ＣＴＴとＣＭＯＳの双方で使用で
きる半導体集積回路の例である。まず、構成を説明す
る。図１６において、４４０は半導体集積回路のチップ
であり、チップ４４０には出力バッファ４４１と入力バ
ッファ４４２からなるトランシーバ回路が搭載されてい
る。出力バッファ４４１は、高電位側電源Ｖ_CCと低電位
側電源Ｖ_SSの間に直列接続した第１のＰＭＯＳトランジ
スタ４４３ａおよび第１のＮＭＯＳトランジスタ４４３
ｂからなる第１のＣＭＯＳ部４４３と、同じくＶ_CCとＶ
_SSの間に直列接続した第２のＰＭＯＳトランジスタ４４
４ａおよび第２のＮＭＯＳトランジスタ４４４ｂからな
る第２のＣＭＯＳ部４４４と、これら４つのＭＯＳトラ
ンジスタ４４３ａ、４４３ｂ、４４４ａ、４４４ｂのオ
ン／オフ動作を、チップ内部回路４４５からの信号（便
宜的に符号Ａで表す）とトライステートコントロール信
号（Ｈレベルで出力ハイインピーダンスを指定する信
号）ＴＳＣなどに基づいて制御するオン／オフ制御手段
４４６と、差動増幅部４４７およびインバータゲート４
４８を含む入力バッファ４４２からの信号（便宜的に符
号Ｂで表す）と所定のモード指定信号（ＬレベルでＣＭ
ＯＳ転送モードを指定する信号）ＣＭＯＳバーに基づい
て、前記第１のＣＭＯＳ部４４３と第２のＣＭＯＳ部４
４４の動作モードを切り換えるモード制御手段４４９と
を備える。なお、４５０は入力バッファ４４２からの信
号Ｂを取り込むチップ内部回路、４５１は入出力端子、
４５２は基準電圧端子であり、入出力端子４５１は、第
１のＰＭＯＳトランジスタ４４３ａおよび第１のＮＭＯ
Ｓトランジスタ４４３ｂの接続点Ｐ₄₄₃と第２のＰＭＯ
Ｓトランジスタ４４４ａおよび第２のＮＭＯＳトランジ
スタ４４４ｂの接続点Ｐ₄₄₄との双方に接続されると共
に、チップ４４０外部の信号線路４５３にも接続され
る。また、この入出力端子４５１には、当該チップ４４
０がＣＴＴレベルの転送モード（第１の転送モード）で
使用されるときに、終端抵抗４５４（両終端とすると抵
抗値は２５Ω）を介して所定の定電圧Ｖ_TT（Ｖ_TT＝Ｖ_CC
／２；Ｖ_CCを＋３Ｖとすると＋１．５Ｖ）が与えられて
おり、さらに、この定電圧Ｖ_TTは、基準電圧端子４５２
にも与えられている。［ＣＴＴ動作］このような構成において、信号Ｂのレベ
ルは、差動増幅部４４７の反転入力（−）と非反転入力
（＋）の電位関係で決まる。すなわち、反転入力（−）
の電位がＶ_TT＝＋１．５Ｖであるから、非反転入力
（＋）の電位が＋１．５Ｖを越えると、言い替えれば、
入出力端子４５１の論理がＨレベルに確定すると、イン
バータゲート４４８の出力（信号Ｂ）がＬレベルとな
り、＋１．５Ｖ以下、言い替えれば、入出力端子４５１
の論理がＬレベルに確定すると、信号ＢがＨレベルとな
る。

【００５８】今、信号ＡがＬレベルからＨレベルへ遷移
すると（但し、信号ＴＳＣはＬレベルのまま）、オン／
オフ制御手段４４６のインバータゲート４５５の出力が
Ｌレベル、インバータゲート４５６の出力がＨレベルと
なるため、ノアゲート４５７の出力Ｓ₄₅₇とアンドゲー
ト４５８の出力Ｓ₄₅₈が共にＨレベルとなる。信号Ａの
Ｌ→Ｈ遷移直後では、信号ＢはＨレベル（入出力端子４
５１がＬレベルであるから）であり、また、ＣＴＴ動作
時には信号ＣＭＯＳもＨレベルであるから、モード制御
手段４４９のインバータゲート４５９、４６０の出力が
共にＬレベルとなる。このため、ノアゲート４６１とナ
ンドゲート４６２は単にインバータゲートとして動作
し、これらの出力Ｓ₄₆₁、Ｓ₄₆₂が共に、信号Ｂと同じ
Ｈレベルになる。

【００５９】したがって、オン／オフ制御手段４４６の
インバータゲート４６３の出力Ｓ₄₆ ₃、ナンドゲート４
６４の出力Ｓ₄₆₄、ノアゲート４６５の出力Ｓ₄₆₅およ
びインバータゲート４６６の出力Ｓ₄₆₆が全てＬレベル
になる。このため、２段のＣＭＯＳ部４４３、４４４の
第１のＰＭＯＳトランジスタ４４３ａと第２のＰＭＯＳ
トランジスタ４４４ａが共にオン状態となり、また、同
ＣＭＯＳ部４４３、４４４の第１のＮＭＯＳトランジス
タ４４３ｂと第２のＮＭＯＳトランジスタ４４４ｂが共
にオフ状態となって『Ｖ_CC→第１のＰＭＯＳトランジス
タ４４３ａおよび第２のＰＭＯＳトランジスタ４４４ａ
→終端抵抗４５４→Ｖ_TT』の向きに電流＋Ｉ_Lが流れ
る。その後、差動増幅部４４７の非反転入力（＋）の電
位が反転入力（−）の電位よりもＩ_L×Ｒ_L（Ｒ_Lは終
端抵抗４５４の値；例えば２５Ω）だけ「高く」なった
時点、すなわち入出力端子４５１の論理（ＣＴＴのＨレ
ベル）が確定した時点で信号ＢがＬレベルに反転する
と、モード制御手段４４９からの２つの出力Ｓ₄₆₁、Ｓ
₄₆₂が共にＬレベルに変化し、オン／オフ制御手段４４
６のアンドゲート４６４の出力Ｓ₄₆₄がＨレベルになる
結果、入出力端子４５１の論理が確定した以降では、第
１のＰＭＯＳトランジスタ４４３ａのみによって駆動電
流＋Ｉ_Lが流される。

【００６０】一方、信号ＡがＨレベルからＬレベルへ遷
移すると（但し、信号ＴＳＣはＬレベルのまま）、オン
／オフ制御手段４４６のインバータゲート４５５の出力
がＨレベルとなるため、ノアゲート４５７の出力Ｓ₄₅₇
とアンドゲート４５８の出力Ｓ₄₅₈が共にＬレベルとな
る。信号ＡのＨ→Ｌ遷移直後では、信号ＢはＬレベルで
あるから、モード制御手段４４９のインバータゲート４
５９の出力がＨレベルとなり、ノアゲート４６１の出力
Ｓ₄₆₁とナンドゲート４６２の出力Ｓ₄₆₂が共にＬレベ
ルとなる。

【００６１】したがって、オン／オフ制御手段４４６の
インバータゲート４６３の出力Ｓ₄₆ ₃、ナンドゲート４
６４の出力Ｓ₄₆₄、ノアゲート４６５の出力Ｓ₄₆₅およ
びインバータゲート４６６の出力Ｓ₄₆₆が全てＨレベル
となる。このため、上記とは逆に、ＣＭＯＳ部４４３、
４４４の第１のＰＭＯＳトランジスタ４４３ａと第２の
ＰＭＯＳトランジスタ４４４ａが共にオフ状態となり、
また、同ＣＭＯＳ部４４３、４４４の第１のＮＭＯＳト
ランジスタ４４３ｂと第２のＮＭＯＳトランジスタ４４
４ｂが共にオン状態となって『Ｖ_TT→終端抵抗４５４→
第１のＮＭＯＳトランジスタ４４３ｂおよび第２のＮＭ
ＯＳトランジスタ４４４ｂ→Ｖ_SS』の向きに電流−Ｉ_L
が流れる。その後、差動増幅部４４７の非反転入力
（＋）の電位が反転入力（−）の電位よりもＩ_L×Ｒ_L
だけ「低く」なった時点、すなわち入出力端子４５１の
論理（ＣＴＴのＬレベル）が確定した時点で信号ＢがＨ
レベルに反転すると、モード制御手段４４９からの２つ
の出力Ｓ₄₆₁およびＳ₄₆₂が共にＨレベルに変化し、オ
ン／オフ制御手段４４６のノアゲート４６５の出力Ｓ₄₆
₅がＬレベルになる結果、入出力端子４５１の論理が確
定した以降では、第１のＮＭＯＳトランジスタ４４３ｂ
のみによって駆動電流−Ｉ_Lが流される。［ＣＭＯＳ動作］モード指定信号ＣＭＯＳバー（以下、
バー省略）をＬレベルにすれば、この半導体集積回路４
４０をＣＭＯＳレベルで使用することができる。この場
合、信号線路４５３とＶ_TT間の終端抵抗４５４を取り外
す。

【００６２】信号ＣＭＯＳをＬレベルにすると、信号Ｂ
の論理にかかわらず、モード制御手段４４９の出力Ｓ
₄₆₁がＬレベル、出力Ｓ₄₆₂がＨレベルに固定される。
このため、オン／オフ制御手段４４６のナンドゲート４
６４とノアゲート４６５が単にインバータゲートとして
機能する結果、２段のＣＭＯＳ部４４３、４４４が信号
Ａの論理に応じて並列にオン／オフ動作するようにな
る。

【００６３】例えば、信号ＡがＬレベルからＨレベルへ
遷移したときは（但し、信号ＴＳＣはＬレベルのま
ま）、Ｓ₄₅₇とＳ₄₅₈が共にＨレベルであるから、オン
／オフ制御手段４４６の４つの出力（Ｓ₄₆₃、Ｓ₄₆₄、
Ｓ₄₆₅およびＳ₄₆₆）が全てＬレベルとなり、２段のＣ
ＭＯＳ部４４３、４４４の第１のＰＭＯＳトランジスタ
４４３ａと第２のＰＭＯＳトランジスタ４４４ａが共に
オンする。これら２個のＰＭＯＳトランジスタ４４３
ａ、４４４ａのオン期間は、信号ＡのＨレベル期間と一
致する。

【００６４】したがって、出力端子４５１は信号ＡのＨ
レベル期間において、２個のＰＭＯＳトランジスタ４４
３ａ、４４４ａによりダブルに駆動されることになる。
これは、信号ＡがＬレベルへ遷移したときも同様であ
り、この場合には、２段のＣＭＯＳ部４４３、４４４の
第１のＮＭＯＳトランジスタ４４３ｂと第２のＮＭＯＳ
トランジスタ４４４ｂが共にオンする。

【００６５】したがって、出力端子４５１は信号ＡのＬ
レベル期間において、２個のＮＭＯＳトランジスタ４４
３ｂ、４４４ｂによりダブルに駆動されることになる。
図１７は、ＣＴＴモードとＣＭＯＳモードを比較するた
めのタイムチャートである。ＣＴＴモードでは、信号Ａ
の遷移直後から信号Ｂの論理が反転するまでの期間だ
け、信号Ｓ₄₆₄、Ｓ₄₆₅、Ｓ₄₆₃およびＳ₄₆₆の論理が
一致する。

【００６６】したがって、ＣＴＴモードにおいては、２
個のＰＭＯＳトランジスタ４４３ａ、４４４ａ、または
２個のＮＭＯＳトランジスタ４４３ｂ、４４４ｂが、信
号Ａの遷移直後から信号Ｂの論理が反転するまでの期間
だけ並列的にオン状態となり、当該期間以降では第１の
ＰＭＯＳトランジスタ４４３ａまたは第１のＮＭＯＳト
ランジスタ４４４ａのみがオン状態となる。出力端子４
５１（すなわち信号線路４５３）に現れる信号の振幅
は、第１のＰＭＯＳトランジスタ４４３ａまたは第１の
ＮＭＯＳトランジスタ４４４ａのオン抵抗の値Ｒ_ON、終
端抵抗４５４の値Ｒ_L、および終端電圧Ｖ_TTの大きさで
決まり、例えば、信号振幅を０．４Ｖ、Ｖ _TTを１．５
Ｖ、Ｒ_Lを２５Ωとすると、Ｒ_ONは前式（１）より、６
８．７５Ωとなる。このＲ_ONを満足するには、第１のＰ
ＭＯＳトランジスタ４４３ａまたは第１のＮＭＯＳトラ
ンジスタ４４４ａのサイズを、「Ｌ＝１μｍ、Ｗ＝２０
０μｍ」程度に設定すればよい。

【００６７】これに対し、ＣＭＯＳモードでは、信号Ｓ
₄₆₄、Ｓ₄₆₅、Ｓ₄₆₃およびＳ₄₆₆の論理が常に一致し
ているため、また、終端抵抗４５４が取り外されるた
め、出力端子４５１に現れる信号の振幅は、２個のＰＭ
ＯＳトランジスタ４４３ａ、４４４ａ、または２個のＮ
ＭＯＳトランジスタ４４３ｂ、４４４ｂの並列オン抵抗
で決まる。したがって、第１のＰＭＯＳトランジスタ４
４３ａおよび第１のＮＭＯＳトランジスタ４４３ｂのオ
ン抵抗を６８．７５Ω程度に設定すると共に、第２のＰ
ＭＯＳトランジスタ４４４ａおよび第２のＮＭＯＳトラ
ンジスタ４４４ｂのオン抵抗をできるだけ小さく設定す
ることにより、並列オン抵抗の値を充分に下げることが
でき、ＣＭＯＳレベルに必要な駆動力を確保することが
できる。

【００６８】なお、第２のＰＭＯＳトランジスタ４４４
ａおよび第２のＮＭＯＳトランジスタ４４４ｂのサイズ
を、一般的なＣＭＯＳ出力トランジスタのサイズ（例え
ば、Ｌ＝１μｍ、Ｗ＝１０００μｍ）程度にすれば、原
理的には、これら第２のＰＭＯＳトランジスタ４４４ａ
と第２のＮＭＯＳトランジスタ４４４ｂだけでも充分な
駆動力が得られるから、本発明は、必ずしも、２個のＭ
ＯＳトランジスタを並列駆動するものに限定されるもの
ではなく、例えば、第１のＰＭＯＳトランジスタ４４３
ａと第１のＮＭＯＳトランジスタ４４３ｂの内部抵抗を
ＣＴＴレベルに適した値に設定すると共に、第２のＰＭ
ＯＳトランジスタ４４４ａと第２のＮＭＯＳトランジス
タ４４４ｂの内部抵抗をＣＭＯＳレベルに適した値に設
定し、これら２組のＭＯＳトランジスタをＣＴＴレベル
とＣＭＯＳレベルで使い分けるようにしてもよい。勿
論、２組のトランジスタを並列駆動すれば、駆動力をよ
り高めることができるから、ＣＭＯＳモードにこのよう
な駆動方法を採用するのは当然の帰結である。

【００６９】また、モード指定信号ＣＭＯＳは、図１８
に示す回路によって自動的に生成するのが望ましい。こ
の回路は、チップ４４０の基準電圧端子４５２（図１６
参照）の電位（基準電位Ｖ_REF）をモニタし、その電位
がＮＭＯＳトランジスタ４７０のしきい値電圧よりも高
ければ、すなわち基準電圧端子４５２にＣＴＴの終端電
圧Ｖ_TT（＝＋１．５Ｖ）が与えられていれば、ＮＭＯＳ
トランジスタ４７０をオンにしてＣＭＯＳインバータゲ
ート４７１の出力（信号ＣＭＯＳ）をＨレベルにする一
方、基準電圧端子４５２がオープン状態または接地レベ
ルであれば、すなわちＣＴＴの終端電圧Ｖ_TTが与えられ
ていなければ、ＮＭＯＳトランジスタ４７０をオフにし
てＣＭＯＳインバータゲート４７１の出力（信号ＣＭＯ
Ｓ）をＬレベルにするものである。なお、４７２〜４７
４は抵抗、４７５は容量であり、抵抗４７２は基準端子
４５２がオープン状態にされた場合にＮＭＯＳトランジ
スタ４７０のゲートにグランドレベルを与えるためのも
の、抵抗４７３はＮＭＯＳトランジスタ４７０の負荷要
素である。また、抵抗４７２と容量４７５は積分回路を
構成しており、入力雑音をカットしてＮＭＯＳトランジ
スタ４７０の誤動作を防止するものである。

【００７０】このような回路を用いると、基準電圧端子
４５２の電位に応じてＣＴＴモードとＣＭＯＳモードを
自動的に切り換えることができ、半導体集積回路の使い
勝手を向上できる。図１９、図２０は本発明に係る半導
体集積回路の第２実施例を示す図であり、ＣＴＴとＣＭ
ＯＳに加えてＧＴＬにも使用できる半導体集積回路の例
である。なお、第１実施例と共通の回路要素には同一の
符号を付してある。

【００７１】まず、構成を説明する。図１９において、
４８０は差動増幅部であり、この差動増幅部４８０は、
一対のＮＭＯＳトランジスタ４８１、４８２の各ゲート
を入出力端子４５１と基準電圧端子４５２にそれぞれ接
続し、同ＮＭＯＳトランジスタ４８１、４８２のソース
を定電流トランジスタ４８３を介して低電位側電源Ｖ _SS
に接続すると共に、同ＮＭＯＳトランジスタ４８１、４
８２の各ドレインと高電位側電源Ｖ_CCとの間にそれぞれ
２個のＰＭＯＳトランジスタ４８４、４８５（４８６、
４８７）を接続して構成する。なお、ＰＭＯＳトランジ
スタ４８４、４８６のゲートは、抵抗４８８を介して入
出力端子４５１に接続され、ＰＭＯＳトランジスタ４８
５、４８７のゲートはＮＭＯＳトランジスタ４８２のド
レインに接続されている。また、定電流トランジスタ４
８３のゲートは抵抗４８９を介して入出力端子４５１に
接続されている。かかる構成の差動増幅部４８０は、入
出力端子４５１と基準電圧端子４５２の電位関係に応じ
た信号（信号Ｂ）をＮＭＯＳトランジスタ４８１のドレ
インから取り出すもので、この信号Ｂは、入出力端子４
５１の電位が基準電圧端子４５２の電位よりも高い（Ｈ
レベル）ときにＬレベル、入出力端子４５１の電位が基
準電圧端子４５２の電位よりも低い（Ｌレベル）ときに
Ｈレベルとなる。なお、この信号Ｂは信号Ｅｎａｂｌｅ
でコントロールされるナンドゲート４９０を介してチッ
プ内部回路４５０に与えられており、信号Ｅｎａｂｌｅ
をＬレベルとすることによって、例えばスタンバイモー
ド時のチップ内部回路４５０への信号入力をカットでき
るようになっている。

【００７２】４９１はオン／オフ制御手段であり、第１
実施例のオン／オフ制御部との相違は、第１のＰＭＯＳ
トランジスタ４４３ａのオン／オフ制御にナンドゲート
４９２を用いた点、第２のＰＭＯＳトランジスタ４４４
ａと第２のＮＭＯＳトランジスタ４４４ｂのオン／オフ
制御にいわゆるデグリッチャ回路４９３、４９４を用い
た点、さらに、第１のＮＭＯＳトランジスタ４４３ｂの
オン／オフ制御用のインバータゲート４６６にＮＭＯＳ
トランジスタ４９５と抵抗４９６からなる付加回路を設
けた点である。ナンドゲート４９２は、所定のモード指
定信号ＧＴＬバー（以下、バー省略）がＨレベルであれ
ば、単にインバータゲートとして機能する。すなわち、
その出力Ｓ₄₉₂を前段のノアゲート４５７の出力Ｓ₄₅₇
の逆論理とするが、モード指定信号ＧＴＬがＬレベルに
なると（ＧＴＬモード）、出力Ｓ ₄₅₇の論理にかかわら
ず、その出力Ｓ₄₉₂をＨレベル固定とする。

【００７３】したがって、モード指定信号ＧＴＬのＬレ
ベル期間では、第１のＰＭＯＳトランジスタ４４３ａが
オフ固定となる。デグリッチャ回路４９３、４９４は、
多段インバータゲート４９３ａ（４９４ａ）とフリップ
フロップ４９３ｂ（４９４ｂ）からなり、多段インバー
タゲート４９３ａ（４９４ａ）によって決まる時間だけ
入力の再受け付けを禁止して雑音耐性を向上する回路で
ある。これらのデグリッチャ回路４９３、４９４は、ノ
アゲート４５７の出力Ｓ₄₅₇、ナンドゲート４５８の出
力Ｓ₄₅₈およびモード制御手段４９７の２つの出力Ｓ
₄₉₉、Ｓ₅₀₀（後述）の論理に従ってその出力論理を決
定する。インバータゲート４６６に付加したＮＭＯＳト
ランジスタ４９５と抵抗４９６は、モード指定信号ＧＴ
ＬがＬレベル（ＧＴＬモード）のときに、ＮＭＯＳトラ
ンジスタ４９５をオフにして、インバータゲート４６６
の低電位電源経路（すなわち第１のＮＭＯＳトランジス
タ４４３ｂのゲート電荷放電路）に抵抗４９６を挿入
し、第１のＮＭＯＳトランジスタ４４３ｂのカットオフ
を遅らせて出力信号の急激なスナップオフを回避するた
めのものである。

【００７４】モード制御手段４９７は、第１実施例のモ
ード制御手段の構成からインバータゲート４５９を取り
除くと共に、モード指定信号ＧＴＬの論理を反転するイ
ンバータゲート４９８と、２個のノアゲート４９９、５
００とを加えた点が相違する。モード指定信号ＧＴＬが
Ｈレベルであれば、２個のノアゲート４９９、５００を
単にインバータゲートとして機能させるが、モード指定
信号ＧＴＬがＬレベル（ＧＴＬモード）のときは、２個
のノアゲート４９９、５００の各出力Ｓ₄₉₉、Ｓ₅₀₀を
強制的にＬレベル固定とする。ここで、インバータゲー
ト４６１の出力Ｓ₄₆₁とナンドゲート４６２の出力Ｓ
₄₆₂は、モード指定信号ＣＭＯＳがＨレベルのときに信
号Ｂと逆論理（インバータゲート４５９を取り除いたの
で第１実施例とは逆になる）になるが、モード指定信号
ＣＭＯＳがＬレベルのときには強制的にＬレベル固定と
なる。

【００７５】したがって、モード制御手段４９７から取
り出される出力Ｓ499 、Ｓ500 の論理は、次表１に示す
ように、２つのモード指定信号ＧＴＬ、ＣＭＯＳと信号
Ｂの論理から一義的に決まる。以下、各モードごとに説明する。［ＣＴＴモード］２つのモード指定信号ＣＭＯＳ、ＧＴ
Ｌを共にＨレベルにするとＣＴＴモードになる。

【００７６】信号ＡのＬ→Ｈ遷移直後では、信号ＢはＨ
レベルであるから、モード制御手段４９７から取り出さ
れる出力Ｓ₄₉₉、Ｓ₅₀₀は、上表１より、共にＨレベル
である。したがって、オン／オフ制御手段４９１のデグ
リッチャ回路４９３、４９４の出力論理は信号Ａと逆論
理となり、信号ＡがＨレベルであるから、出力Ｓ₄₉₃、
Ｓ₄₉₄はＬレベルとなる。その結果、オン／オフ制御手
段４９１の４つの出力（Ｓ₄₉₂、Ｓ₄₉₃、Ｓ₄₉₄および
Ｓ₄₆₆）が全てＬレベルになり、第１のＰＭＯＳトラン
ジスタ４４３ａと第２のＰＭＯＳトランジスタ４４４ａ
がオン状態となって入出力端子４５１がＶ_CC側にダブル
で駆動される。そして、入出力端子４５１の論理がＨレ
ベルに確定すると、信号ＢがＬレベルに反転し、上表１
より、モード制御手段４９７から取り出される出力Ｓ
₄₉₉、Ｓ₅₀₀が共にＬレベルになる。

【００７７】したがって、入出力端子４５１の論理がＨ
レベルに確定した以降は、デグリッチャ回路４９３の出
力Ｓ₄₉₃がＨレベルになるから、第２のＰＭＯＳトラン
ジスタ４４４ａがオフし、第１のＰＭＯＳトランジスタ
４４３ａのみによって入出力端子４５１が駆動される。
一方、信号ＡがＨレベルからＬレベルへ遷移すると、そ
の遷移直後では、信号ＢはＬレベルであるから、モード
制御手段４９７から取り出される出力Ｓ₄₉₉、Ｓ
₅₀₀は、上表１より、共にＬレベルである。

【００７８】したがって、デグリッチャ回路４９３の出
力Ｓ₄₆₃がＨレベル固定、デグリッチャ回路４９４の出
力Ｓ₄₉₄が信号Ａと逆論理となり、信号ＡがＬレベルで
あるから、出力Ｓ₄₉₄はＨレベルとなる。その結果、オ
ン／オフ制御手段４９１の４つの出力（Ｓ₄₉₂、
Ｓ₄₉₃、Ｓ₄₉₄およびＳ₄₆₆）が全てＨレベルになり、
第１のＮＭＯＳトランジスタ４４３ｂと第２のＮＭＯＳ
トランジスタ４４４ｂがオン状態となって入出力端子４
５１がＶ_SS側にダブルで駆動される。そして、入出力端
子４５１の論理がＬレベルに確定すると、信号ＢがＨレ
ベルに反転し、上表１より、モード制御手段４９７から
取り出される出力Ｓ₄₉₉、Ｓ₅₀₀が共にＨレベルにな
る。

【００７９】したがって、入出力端子４５１の論理がＬ
レベルに確定した以降は、デグリッチャ回路４９４の出
力Ｓ₄₉₄がＬレベルになるから、第２のＮＭＯＳトラン
ジスタ４４４ｂがオフし、第１のＮＭＯＳトランジスタ
４４３ｂのみによって入出力端子４５１が駆動される。［ＣＭＯＳモード］終端抵抗４５４を取り外すと共に、
モード指定信号ＧＴＬをＨレベルにしたままで、モード
指定信号ＣＭＯＳをＬレベルにするとＣＭＯＳモードに
なる。

【００８０】このモードでは、モード制御手段４９７か
ら取り出される２つの出力は、上表１より、信号Ｂにか
かわらず、出力Ｓ₄₉₉がＨレベル、出力Ｓ₅₀₀がＬレベ
ルに固定される。したがって、オン／オフ制御手段４９
１のデグリッチャ回路４９３、４９４の出力Ｓ₄₉₃、Ｓ
₄₉₄は、信号Ａと逆論理となり、例えば、信号ＡがＨレ
ベルであれば、出力Ｓ₄₉₃、Ｓ₄₉₄はＬレベルとなる。
その結果、オン／オフ制御手段４９１の４つの出力（Ｓ
₄₉₂、Ｓ₄₉₃、Ｓ₄₉₄およびＳ₄₆₆）が全て信号Ａと逆
論理になり、信号ＡがＨレベルであれば、第１のＰＭＯ
Ｓトランジスタ４４３ａと第２のＰＭＯＳトランジスタ
４４４ａが共にオン状態となって入出力端子４５１がＶ
_CC側にダブルで駆動され、あるいは、信号ＡがＬレベル
であれば、第１のＮＭＯＳトランジスタ４４３ｂと第２
のＮＭＯＳトランジスタ４４４ｂが共にオン状態となっ
て入出力端子４５１がＶ_SS側にダブルで駆動される。か
かる２個のトランジスタによる駆動は、入出力端子４５
１のレベル確定後、すなわち信号Ｂの論理が反転した後
も継続され、ＣＭＯＳレベルに必要な大きな駆動力を確
保することができる。［ＧＴＬモード］モード指定信号ＧＴＬをＬレベルにす
るとＧＴＬモードになる。この場合、モード指定信号Ｃ
ＭＯＳの論理は無視される。なお、ＧＴＬモードでは、
終端抵抗４５４を取り付けると共に、その終端電圧Ｖ_TT
を＋０．８Ｖにする必要がある。このモードでは、モー
ド制御手段４９７から取り出される２つの出力Ｓ₄₉₉、
Ｓ₅₀₀は、上表１より、信号Ｂにかかわらず、共にＬレ
ベル固定となる。したがって、オン／オフ制御手段４９
１のデグリッチャ回路４９３の出力Ｓ₄₉₃がＨレベル固
定となり、さらに、モード指定信号ＧＴＬによってオン
／オフ制御手段４９１のナンドゲート４９２の出力Ｓ
₄₉₂もＨレベル固定となる。その結果、第１のＰＭＯＳ
トランジスタ４４３ａと第２のＰＭＯＳトランジスタ４
４４ａを共に強制カットオフさせることができ、ＧＴＬ
モードに必要なオープンドレインを構成することができ
る。なお、このＧＴＬモードでは、入出力端子４５１の
論理をＨレベルからＬレベルへ遷移させるときに、イン
バータゲート４６６に付加した抵抗４９６の効果によ
り、出力Ｓ₄₆₆（すなわち第１のＮＭＯＳトランジスタ
４４３ｂのゲート電位）の立ち下がりスピードを遅くし
ている。これは、第１のＮＭＯＳトランジスタ４４３ｂ
のカットオフを遅らせて出力信号の急激なスナップオフ
を回避するための対策である。

【００８１】図２０は、第２実施例のタイムチャートで
ある。２つのモード指定信号ＣＭＯＳ、ＧＴＬの組み合
せに応じ、ＣＴＴモード、ＧＴＬモードまたはＣＭＯＳ
モードの何れかで使用することができる。すなわち、Ｃ
ＴＴモードでは、信号Ａの遷移直後から出力論理が確定
（信号Ｂが変化）するまでの間、２個のＭＯＳトランジ
スタで入出力端子４５１を駆動すると共に、信号Ｂの変
化以降は１個のＭＯＳトランジスタで入出力端子４５１
を駆動することができ、また、ＧＴＬモードでは、２個
のＰＭＯＳトランジスタを常にカットオフ状態としてオ
ープンドレインを構成できる。さらに、ＣＭＯＳモード
では、常に２個のＭＯＳトランジスタで入出力端子４５
１を駆動することができ、充分な駆動力を確保すること
ができる。

【００８２】図２１、図２２は本発明に係る半導体集積
回路の第３実施例を示す図であり、上記の第２実施例の
変形例である。この例では、ＣＴＴモードのときに第１
のＰＭＯＳトランジスタ４４３ａと第１のＮＭＯＳトラ
ンジスタ４４３ｂだけを使用して出力端子４５１を駆動
する。図２１において、モード制御手段５０１は、モー
ド指定信号ＧＴＬがＨレベルのときに、ナンドゲート４
９９の出力Ｓ₄₉₉をモード指定信号ＣＭＯＳと逆論理に
すると共に、ナンドゲート５００の出力Ｓ₅₀₀をモード
指定信号ＣＭＯＳと同論理にするものであり、また、モ
ード指定信号ＧＴＬがＬレベルのときは、モード指定信
号ＣＭＯＳの論理にかかわらず、２つの出力Ｓ₄₉₉、Ｓ
₅₀₀をＬレベル固定とするものである。なお、５０２は
モード指定信号ＣＭＯＳの逆論理の信号を生成するイン
バータゲートである。

【００８３】これらの２つの出力Ｓ₄₉₉とＳ₅₀₀は、そ
れぞれオン／オフ制御手段４９１Ａのナンドゲート５０
３とノアゲート５０４に加えられる。ナンドゲート５０
３は、出力Ｓ₄₉₉がＨレベルのとき、すなわちモード指
定信号ＧＴＬがＨレベルであって、かつモード指定信号
ＣＭＯＳがＬレベルのとき、言い替えればＣＭＯＳモー
ドのときに、単にインバータゲートとして機能する。

【００８４】したがって、ナンドゲート５０３の出力Ｓ
₅₀₃は、ＣＭＯＳモードのときに信号Ａと同論理にな
り、それ以外のモード（ＣＴＴ／ＧＴＬ）ではＨレベル
固定になる。また、ノアゲート５０４は、出力Ｓ₅₀₀が
Ｌレベルのとき、すなわちモード指定信号ＧＴＬがＨレ
ベルであって、かつモード指定信号ＣＭＯＳがＬレベル
のとき、または、モード指定信号ＧＴＬがＬレベルのと
き、言い替えればＣＭＯＳモードまたはＧＴＬモードの
ときに、単にインバータゲートとして機能する。

【００８５】したがって、ノアゲート５０４の出力Ｓ
₅₀₄は、ＣＭＯＳモードまたはＧＴＬモードのときに信
号Ａと同論理になり、それ以外のモード（ＣＴＴ）では
Ｌレベル固定になる。以上のことから、この第３実施例
によれば、図２２にそのタイムチャートを示すように、
ＣＴＴモードのときは、第１のＰＭＯＳトランジスタ４
４３ａと第１のＮＭＯＳトランジスタ４４３ｂだけで出
力端子４５１を駆動することができ、それ以外のモード
（ＧＴＬモードまたはＣＭＯＳモード）のときには、前
記第２実施例と同様な作用を得ることができる。かかる
変形例は、ＣＴＴレベルの伝送距離が長いシステムに好
適である。伝送距離が長い場合には、第２のＰＭＯＳト
ランジスタ４４４ａと第２のＮＭＯＳトランジスタ４４
４ｂによる加速効果が弱いからで、むしろ回路を簡素化
した方が得策であるからである。

【００８６】請求項９〜１１の発明に係る実施例図２３〜図２８は本発明に係る半導体集積回路の実施例
を示す図である。ここに、本実施例は、前記実施例のモ
ード指定信号自動生成回路（図１８参照）の欠点の解消
を意図してなされたものである。すなわち、前記実施例
に係る図１８の回路は、基準電位Ｖ_REFとＮＭＯＳトラ
ンジスタ４７０の「しきい値電圧」とを比較することに
より、モード指定信号（信号ＣＭＯＳ）の論理を決定す
るものであるが、一般に、トランジスタのしきい値電圧
は製造誤差等によるばらつきが避けられないから、動作
安定性の面で改善の余地がある。

【００８７】図２３は本実施例の原理構成図である。こ
の図において、６０１、６０２はコンパレータであり、
以下、コンパレータ６０１を第１のコンパレータ、コン
パレータ６０２を第２のコンパレータと呼称すると、第
１のコンパレータ６０１は基準電圧Ｖ_REFと定電圧Ｖ
_CTTとを比較して、Ｖ_REF＞Ｖ_CTTのときに所定論理
（ハイレベル）となる信号ＣＴＴＭを出力し、また、第
２のコンパレータ６０２は基準電圧Ｖ_REFと定電圧Ｖ
_GTLとを比較して、Ｖ_REF＞Ｖ_GTLのときに所定論理
（ハイレベル）となる信号ＧＴＬＭを出力する。ここ
で、Ｖ_CTTは、ＣＴＴモードのときの基準電圧Ｖ_REFの
値（Ｖ_CC／２＝＋１．６５Ｖ又は＋１．５Ｖ）よりも大
きい電位を持ち、また、定電圧Ｖ_GTLは、ＧＴＬモード
のときの基準電圧Ｖ _REFの値（＋０．８Ｖ）よりも大き
い電位を持つようにする。例えば、Ｖ_CTT＝＋２．２
Ｖ、Ｖ_GTL＝＋１．２Ｖとするのは望ましい。

【００８８】表２は、基準電圧Ｖ_REFとモード指定信号
（ＣＴＴＭ、ＧＴＬＭ）の対応表である。このようにすると、３つのモードの判定動作を２つの定
電圧Ｖ_CTT、Ｖ_GTLの精度に依存して安定化でき、定電
圧Ｖ_CTT、Ｖ_GTLは例えば抵抗分圧等によって精度よく
生成できるから、実用上、ＣＴＴ／ＧＴＬ／ＴＴＬ兼用
のインターフェイスに好適なモード指定信号自動生成回
路を実現できる。

【００８９】また、本実施例では、第１および第２のコ
ンパレータ６０１、６０２の電源電流を遮断可能なスイ
ッチ要素６０３、６０４と、基準電圧Ｖ_REFの値がＶ_CC
（又はオープン）のとき、すなわちＴＴＬモードのとき
にこのスイッチ要素６０３、６０４をオフ状態とする制
御手段６０５とを備え、ＴＴＬモードのときに、第１お
よび第２のコンパレータ６０１、６０２の消費電力をゼ
ロにするようにしている。

【００９０】さらに、本実施例では、信号ＣＴＴＭの論
理に従ってＶ_REFまたは定電圧Ｖ_TT _Lの何れかを選択
し、これを入力バッファ回路の基準電圧ＩＮＲＥＦ（例
えば図１２のＶ_REF）とするスイッチ要素６０６を備え
ている。信号ＣＴＴＭがローレベルのときすなわちＣＴ
Ｔモード又はＧＴＬモードのときには、ＩＮＲＥＦ＝Ｖ
_REFとなり、信号ＣＴＴＭがハイレベルのときすなわち
ＴＴＬモードのときには、ＩＮＲＥＦ＝Ｖ_TTLとなる。
Ｖ_TTLは望ましくはＶ_CC／２である。これによれば、各
モードに適した大きさの基準電圧ＩＮＲＥＦを自動的に
発生して、入力バッファ回路に与えることができる。

【００９１】図２４はモード指定信号自動生成回路の具
体的な構成図である。この図において、図２３と同一の
機能部分には同一の符号を付してある。すなわち、第１
および第２のコンパレータ６０１、６０２は、それぞ
れ、ＰＭＯＳトランジスタＱ₆₀ _1A、Ｑ_601B、Ｑ_602A、Ｑ
_602Bを負荷素子とするＮＭＯＳトランジスタＱ_601C、Ｑ
_601D、Ｑ_602C、Ｑ_602Dの対と、ＮＭＯＳトランジスタＱ
_601E、Ｑ_602Eによる定電流源とで構成されており、ま
た、スイッチ要素６０３、６０４は、それぞれ、２個の
ＰＭＯＳトランジスタＱ_603A、Ｑ_603B、Ｑ_604A、Ｑ_604B
を有している。

【００９２】上記２つのスイッチ要素６０３、６０４の
トランジスタのゲートには、抵抗Ｒ ₆₀₀を介してチップ
の基準電圧端子６０７の電位が与えられており、この電
位は、チップ外からの基準電圧Ｖ_REF（＋０．８Ｖ、＋
１．６５Ｖ又は＋１．５Ｖ）が与えられているとき（Ｃ
ＴＴ又はＧＴＬモード）には、そのＶ_REFに対応した低
い電位となり、与えられていないとき（ＴＴＬモード）
には抵抗Ｒ₆₀₁を通してＶ_CCにプルアップされた高い電
位に固定されるようになっている。

【００９３】このため、２つのスイッチ要素６０３、６
０４は、ＧＴＬ又はＣＴＴモードのときにオン状態とな
って、第１および第２のコンパレータ６０１、６０２へ
の電源電流の供給を許容するが、ＴＴＬモードのときに
は同電流の供給を禁止（遮断）して、第１および第２の
コンパレータ６０１、６０２の消費電力をゼロにするこ
とができる。

【００９４】第１のコンパレータ６０１は、基準電圧端
子６０７の電位と定電圧Ｖ_CTTとを比較し、Ｖ_CTTの方
が低いときにはインバータゲート６０８の出力（信号Ｃ
ＴＴＭ）をハイレベルとする。また、第２のコンパレー
タ６０２は、基準電圧端子６０７の電位と定電圧Ｖ_GTL
とを比較し、Ｖ_GTLの方が低いときにはインバータゲー
ト６０９の出力（信号ＧＴＬＭ）をハイレベルとする。

【００９５】信号ＣＴＴＭは、２個のＮＭＯＳトランジ
スタＱ_606A、Ｑ_606Bと１個のインバータゲートＩ_606Aと
からなるスイッチ要素６０６に入力されており、このス
イッチ要素６０６は、信号ＣＴＴＭの論理状態に応じ
て、基準電圧端子６０７の電位又は定電圧Ｖ_TTLの何れ
か一方を選択し、入力バッファ回路用の基準電圧ＩＮＲ
ＥＦとして出力する。すなわち、信号ＣＴＴＭがローレ
ベルのとき（ＧＴＬ又はＣＴＴモード）には、Ｑ_606Aが
オン状態となって基準電圧端子６０７の電位がＩＮＲＥ
Ｆとなり、一方、信号ＣＴＴＭがハイレベルのとき（Ｔ
ＴＬモード）には、Ｑ_606Bがオン状態となって定電圧Ｖ
_TTLがＩＮＲＥＦとなる。

【００９６】なお、図２５は、定電圧Ｖ_TTL、Ｖ_CTT又
はＶ_GTLの発生回路例であり、高電位電源Ｖ_CCと低電位
電源Ｖ_SSとの間を抵抗Ｒａ、Ｒｂによって分圧し、その
分圧比に応じた大きさの定電圧を発生するようにしたも
のである。図２６は基準電圧端子６０７の電位変化に対
する各種信号（ＧＴＬＭ、ＣＴＴＭ、ＩＮＲＥＦ）のレ
ベル変化を示すグラフである。今、基準電圧端子６０７
の電位を、０ＶからＶ_CC（＋３．３Ｖ）に変化させてみ
ると、０Ｖ〜Ｖ_GTL（Ｖ_GT _L＝＋１．２Ｖ）の領域
「イ」では、信号ＧＴＬＭ、ＣＴＴＭが共にローレベル
であるが、Ｖ_GTL〜Ｖ_CTT（Ｖ_CTT＝＋２．２Ｖ）の領
域「ロ」では、信号ＧＴＬＭのみがハイレベルとなり、
さらに、Ｖ_CTT〜Ｖ_CCの領域「ハ」では、信号ＣＴＴＭ
もハイレベルとなる。また、ＩＮＲＥＦは、領域「イ」
「ロ」の間で基準電圧端子６０７の電位と一致し、領域
「ハ」でＶ_TTL固定となる。

【００９７】したがって、基準電圧端子６０７の電位
は、ＧＴＬモードのときに＋０．８Ｖ、ＣＴＴモードの
ときに＋１．６５Ｖ（又は＋１．５Ｖ）、また、ＴＴＬ
モードのときにＶ_CCとなるから、これらの電位をそれぞ
れの領域で分類して、２つのモード指定信号ＧＴＬＭ、
ＣＴＴＭの組み合せで表示することができる。図２７は
本発明を適用した半導体メモリのブロック図であり、一
点鎖線で囲んだ部分がモード指定信号自動生成回路６０
０である。この図において、７００、７０１はクロック
ジェネレータ、７０２はモードコントロール、７０３は
アドレスバッファおよびアドレスプリデコーダ、７０４
はコラムデコーダ、７０５はセンスアンプおよびＩ／Ｏ
ゲート、７０６はローデコーダ、７０７はリフレッシュ
アドレスカウンタ、７０８は基板バイアスジェネレー
タ、７０９はメモリセルアレイ、７１０はライトクロッ
クジェネレータ、７１１はデータ入力バッファ、７１２
はデータ出力バッファである。なお、ＲＡＳはロウアド
レスストローブ信号、ＣＡＳはコラムアドレスストロー
ブ信号、Ａ₀〜Ａ₉はアドレス信号、ＷＥはライトイネ
ーブル信号、ＯＥはアウトプットイネーブル信号、ＤＱ
₁〜ＤＱ₄は入出力データ、Ｖ_REFは基準電圧である。

【００９８】データ入力バッファ７１１およびデータ出
力バッファ７１２は、ＣＴＴ／ＧＴＬ／ＴＴＬ兼用のト
ランシーバを構成し、データ入力バッファ７１１には、
モード指定信号自動生成回路６００から基準電圧ＩＮＲ
ＥＦが与えられ、また、データ出力バッファ７１２には
２種類のモード指定信号ＣＴＴＭ、ＧＴＬＭが与えられ
ている。

【００９９】図２８はトランシーバの構成図（但し、１
ビット分の構成図）である。データ入力バッファ７１１
は、５個のＰＭＯＳトランジスタＱ_711A、Ｑ_711B、Ｑ
_712C、Ｑ_711D、Ｑ_711Eと、４個のＮＭＯＳトランジスタ
Ｑ_711F、Ｑ_711G、Ｑ_711H、Ｑ₇₁ _1Iと、１個のインバータ
ゲート７１３とを備え、データ入出力端子７１４の電位
と基準電圧ＩＮＲＥＦとを比較して、ＩＮＲＥＦの方が
低いときにその出力（インバータゲート７１３の出力；
以下符号Ａで表す）をハイレベルにするように動作す
る。

【０１００】データ出力バッファ７１２は、高電位電源
Ｖ_CCと低電位電源Ｖ_SSとの間に第１のＰＭＯＳトランジ
スタ７１５および第１のＮＭＯＳトランジスタ７１６を
直列接続すると共に、同様に、第２のＰＭＯＳトランジ
スタ７１７および第２のＮＭＯＳトランジスタ７１８を
直列接続し、さらに、該第１のＮＭＯＳトランジスタ７
１６（又は第２のＮＭＯＳトランジスタ７１８）に第３
のＮＭＯＳトランジスタ７１９を並列接続して構成する
出力トランジスタ群７２０を備える。

【０１０１】第１、第２のＰＭＯＳトランジスタ７１
５、７１６および第１〜第３のＮＭＯＳトランジスタ７
１７〜７１９は、ナンドゲート７２２〜７２７、ノアゲ
ート７２８〜７３１およびインバータゲート７３２〜７
３５からなる制御回路７２１によって、そのオン／オフ
動作が制御されている。以下、各動作モードごとに説明
する。なお、以下の説明ではトライステートコントロー
ル信号ＴＳＣと動作許容信号Ｅｎａｂｌｅが共にハイレ
ベルにあるものとする。［ＧＴＬ］まず、信号ＣＴＴＭと信号ＧＴＬＭがローレ
ベルのとき（ＧＴＬモード）は、ナンドゲート７２５の
出力がハイレベル固定となって、ノアゲート７３１の出
力がローレベル、ナンドゲート７２４の出力がハイレベ
ルに固定され、信号Ｂの論理の出力バッファ側へのフィ
ードバックが禁止される。同時に、インバータゲート７
３４の出力がハイレベルになるため、ノアゲート７２８
の出力がローレベルとなって、ナンドゲート７２２、７
２３の出力がハイレベル固定となり、第１および第２の
ＰＭＯＳトランジスタ７１５、７１７がオフ固定となっ
て、出力トランジスタ群７２０はこれらのＮＭＯＳトラ
ンジスタのみのオープンドレイン動作となる。すなわ
ち、内部回路からのデータＤｉｎの論理が例えばローレ
ベルであれば、ノアゲート７２９、７３０の出力が共に
ハイレベルになるから、また、同時にインバータゲート
７３５の出力もハイレベルになるから、第１および第２
のＮＭＯＳトランジスタ７１６、７１８がオン状態にな
ると共に、これに加えて第３のＮＭＯＳトランジスタ７
１９もオン状態となり、入出力端子７１４がこれら３つ
のＮＭＯＳトランジスタによって効率良く駆動される。
したがって、ＧＴＬモードに要求される大きな駆動力を
備えた出力トランジスタを実現できる。［ＣＴＴ］次に、信号ＣＴＴＭがローレベル、信号ＧＴ
ＬＭがハイレベルのとき（ＣＴＴモード）は、ナンドゲ
ート７２５とインバータゲート７３４の出力が共にロー
レベルになるため、信号Ｂの論理が出力バッファ側へと
フィードバックされ、出力トランジスタ群７２０を構成
する各トランジスタは、信号Ｂと内部回路からのデータ
Ｄｉｎの双方の論理に応じてオン／オフすることにな
る。

【０１０２】すなわち、内部回路からのデータＤｉｎの
論理が例えばローレベルからハイレベルに遷移した直後
では、信号Ｂの論理もローレベルであるから、アンドゲ
ート７２２、７２３の出力がローレベルとなり、第１お
よび第２のＰＭＯＳトランジスタ７１５、７１７がオン
状態となって出力端子７１４がこれら２つのＰＭＯＳト
ランジスタで駆動される。そして、所定時間の後に出力
端子７１４の電位が基準電圧ＩＮＲＥＦを上回って信号
Ｂがハイレベルになると、アンドゲート７２４の出力が
ローレベルとなり、アンドゲート７２３の出力がハイレ
ベルとなって第２のＰＭＯＳトランジスタ７１７がオフ
状態となる。その結果、これ以降の出力端子７１４は第
１のＰＭＯＳトランジスタ７１５のみによって駆動さ
れ、データＤＱの波形歪みが回避される。［ＴＴＬ］次に、信号ＣＴＴＭと信号ＧＴＬＭがハイレ
ベルのとき（ＴＴＬモード）は、ナンドゲート７２５の
出力がハイレベル固定となり、ノアゲート７３１の出力
がローレベル、ナンドゲート７２４の出力がハイレベル
となるため、出力トランジスタ群７２０を構成する各ト
ランジスタは、信号Ｂの論理に拘らず、内部回路からの
データＤｉｎの論理に応じて並列に動作し、出力端子７
１４につながる容量性負荷を効率良く駆動する。

【０１０３】以上説明したように、本実施例によれば、
基準電圧端子６０７の電位がＶ_CC又はオープン状態のと
きに、基準電圧Ｖ_REFのレベルを判定するためのコンパ
レータ６０１、６０２（図２４参照）の電源電流を遮断
するスイッチ要素６０３、６０４（図２４参照）を設け
たので、ＴＴＬモードで動作する際の消費電力を低減す
ることができる。

【０１０４】また、第１および第２のＮＭＯＳトランジ
スタ７１６、７１８（図２８参照）に第３のＮＭＯＳト
ランジスタ７１９を並列接続し、この第３のＮＭＯＳト
ランジスタ７０９の動作を所定の動作モード（例えばＴ
ＴＬおよびＧＴＬモード）のときに許容するようにした
ので、所定の動作モードの際のプルダウン側のトランジ
スタの駆動能力を高くすることができる。

【０１０５】また、データ入力バッファ７１１（図２８
参照）で使用する基準電圧ＩＮＲＥＦを、Ｖ_REFとＶ
_CTTの何れかに択一的に切り換えるようにしたので、基
準電圧ＩＮＲＥＦを動作モードごとに最適化してデータ
入力バッファ７１１の動作を安定化させることができ
る。

【０１０６】

【発明の効果】本発明によれば、高速転送（転送速度重
視）と低速転送（消電力性重視）の双方に適用できる入
力回路およびその入力回路を含むデータ転送回路を提供
できる。また、本発明では、入力信号の高低判定が基準
電圧Ｖ_REFを基準として決まるので、この基準電圧を安
定にさえすれば動作条件に影響されない。さらに、製造
上のバラツキ（例えばＰチャネル型ＭＯＳ−ＦＥＴとＮ
チャネル型ＭＯＳ−ＦＥＴのｇｍの違いなど）の影響を
全く受けない。

【０１０７】また、本発明によれば、内部抵抗を最適化
した２組の出力トランジスタを微小振幅レベルの信号イ
ンターフェイス（ＣＴＴやＧＴＬ）と大振幅の信号イン
ターフェイス（ＣＭＯＳやＴＴＬ）で使い分けたので、
各モードに適した性能を発揮でき、かつコンパチビリテ
ィ（互換性）に優れた半導体集積回路を提供できる。

【図面の簡単な説明】

【図１】本発明（その２）の原理構成図である。

【図２】本発明（その２）の作用説明図である。

【図３】本発明（その１）の一実施例の原理構成図であ
る。

【図４】本発明（その１）の一実施例の入力回路の構成
図である。

【図５】本発明（その１）の一実施例の入力回路のトラ
ンジスタサイズの好ましい例を示す図である。

【図６】本発明（その１）の一実施例の入力回路の微小
振幅信号入力時における各部波形図である。

【図７】本発明（その１）の一実施例の入力回路の大振
幅信号入力時における各部波形図である。

【図８】本発明（その１）の一実施例の入力信号の論理
振幅に対するしきい値Ｖ_th305、Ｖ_th306の対応図であ
る。

【図９】本発明（その１）の一実施例の入力回路を含む
入出力回路の構成図である。

【図１０】図９の入出力回路の動作波形図である。

【図１１】図９の入出力回路に含まれる入力回路の動作
波形図である。

【図１２】図９の入出力回路の好ましい改良例を示すそ
の構成図である。

【図１３】図９または図１２の入出力回路に含まれる差
動増幅回路の他の構成図である。

【図１４】図９の入出力回路の好ましい他の改良例を示
すその構成図である。

【図１５】本発明（その１）の一実施例の入力回路を含
むデータ転送回路の構成図である。

【図１６】本発明（その２）の第１実施例の構成図であ
る。

【図１７】本発明（その２）の第１実施例のタイムチャ
ートである。

【図１８】本発明（その２）のモード指定信号ＣＭＯＳ
の自動生成回路図である。

【図１９】本発明（その２）の第２実施例の構成図であ
る。

【図２０】本発明（その２）の第２実施例のタイムチャ
ートである。

【図２１】本発明（その２）の第３実施例の構成図であ
る。

【図２２】本発明（その２）の第３実施例のタイムチャ
ートである。

【図２３】本発明（その３）の原理構成図である。

【図２４】モード判定回路の一例構成図である。

【図２５】定電圧発生回路の一例構成図である。

【図２６】モード判定回路の出力信号波形図である。

【図２７】本発明（その３）の一実施例を示す半導体メ
モリの全体構成図である。

【図２８】本発明（その３）の入出力回路の一例構成図
である。

【図２９】第１従来例の入出力回路の構成図である。

【図３０】第２従来例のＣＴＴ回路の構成図である。

【図３１】第２従来例のＣＴＴ／ＧＴＬ回路の従来構成
図である。

【図３２】図２９の入力チップの初段に位置するノアゲ
ートの構成図である。

【符号の説明】

ＣＭＯＳ：モード指定信号Ｐ₂₀₀、Ｐ₂₀₁、Ｐ₄₄₃、Ｐ₄₄₄：接続点Ｑ₃₀₁、Ｑ₃₀₂：差動トランジスタＱ₃₀₃、Ｑ₃₀₄：トランジスタ（能動負荷）Ｑ₃₀₅：低電位側トランジスタＱ₃₀₆、Ｑ₃₀₇：高電位側トランジスタＶ_CC：高電位側電源Ｖ_IN：入力信号Ｖ_REF：基準電圧Ｖ_SS：低電位側電源Ｖ_TT：終端電圧（定電圧）Ｖ_CTT、Ｖ_GTL：定電圧２３０ａ、４４３ａ、７１５：第１のＰＭＯＳトランジ
スタ２３０ｂ、４４３ｂ、７１６：第１のＮＭＯＳトランジ
スタ２３１ａ、４４４ａ、７１７：第２のＰＭＯＳトランジ
スタ２３１ｂ、４４４ｂ、７１８：第２のＮＭＯＳトランジ
スタ２３２、４４５：チップ内部回路２３３、４４６、４９１、４９１Ａ：オン／オフ制御手
段２３４、４５３：信号線路２３５、４５４：終端抵抗２３６、４４９、４９７、５０１：モード制御手段３６３、３６４：制御回路（第１および第２の制御電圧
発生手段）４９３：データ線（伝送線路）４９４、４９５：ＣＭＯＳスイッチ（スイッチング手
段）４９６、４９７：終端抵抗４９８：デコーダ（オン／オフ制御手段）６０７：基準電圧端子６０１、６０２：コンパレータ６０３、６０４：スイッチ手段７１９：第３のＮＭＯＳトランジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所 8941−5ＪＨ０３Ｋ 19/00 １０１Ｋ 8941−5Ｊ１０１Ｆ (72)発明者吉岡浩神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者古賀誠神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】入力信号を受ける信号増幅回路への電源電
圧供給を制御するスイッチ手段と、前記入力信号の振幅若しくは周波数に応じて前記スイッ
チ手段を選択的にオン／オフする制御手段とを具備する
ことを特徴とする半導体集積回路。
【請求項２】前記スイッチ手段はトランジスタであり、
該トランジスタのゲートには、外部の信号バスラインの
インピーダンス整合負荷抵抗値よりも大きい値の抵抗素
子を介して入力信号が与えられていることを特徴とする
請求項１記載の半導体集積回路。
【請求項３】第１の周波数または該第１の周波数よりも
低い第２の周波数で変化する入力信号を一方の制御電極
に印加すると共に、前記入力信号の論理振幅の略中間値
に相当する基準電圧を他方の制御電極に印加する一対の
差動トランジスタと、前記一対の差動トランジスタと低電位側電源との間に介
在する低電位側トランジスタと、前記差動トランジスタと能動負荷の間または能動負荷と
高電位側電源との間に介在する高電位側トランジスタ
と、前記入力信号の周波数が前記第１の周波数付近にある場
合には、該入力信号の論理状態に拘らず、前記低電位側
トランジスタおよび高電位側トランジスタの双方をオン
状態とする制御電圧を発生する第１の制御電圧発生手段
と、前記入力信号の周波数が前記第２の周波数付近にある場
合には、該入力信号の論理状態に応じて前記低電位側ト
ランジスタまたは高電位側トランジスタの一方をオン状
態とする制御電圧を発生する第２の制御電圧発生手段
と、を備えたことを特徴とする半導体集積回路。
【請求項４】基準となる電圧に対する入力電圧の高低を
検知するコンパレータ回路と、当該コンパレータ回路への電源電流を制御する第１およ
び第２のトランジスタが第１および第２の電源と前記コ
ンパレータ回路との間に接続され、且つ、前記コンパレータ回路に与えられる入力信号が前
記第１および第２のトランジスタにも与えられているこ
とを特徴とする入力回路を備える半導体集積回路。
【請求項５】第１の論理振幅または該第１の論理振幅よ
りも大きい第２の論理振幅を有する入力信号を一方の制
御電極に印加すると共に、前記入力信号の論理振幅の略
中間値に相当する基準電圧を他方の制御電極に印加する
一対の差動トランジスタと、前記一対の差動トランジスタと低電位側電源との間に介
在する低電位側トランジスタと、前記差動トランジスタと能動負荷の間または能動負荷と
高電位側電源との間に介在する高電位側トランジスタと
を備え、前記低電位側トランジスタと高電位側トランジスタの各
制御電極に前記入力信号を印加することを特徴とする半
導体集積回路。
【請求項６】請求項１または２記載の入力信号を伝送す
るための伝送線路と、該入力信号の論理振幅の略中間値に相当する電圧を発生
する電圧源と、該伝送線路と電圧源との間に所定のスイッチング手段を
介して接続された終端抵抗と、前記入力信号の周波数が前記第１の周波数に相当すると
きは該スイッチング手段をオン状態とする一方、同入力
信号の周波数が前記第２の周波数に相当するときは該ス
イッチング手段をオフ状態とするオン／オフ制御手段
と、を備えたことを特徴とするデータ転送回路。
【請求項７】高電位側電源（Ｖ_CC）と低電位側電源（Ｖ
_SS）の間に直列接続された第１のＰＭＯＳトランジスタ
（２３０ａ）および第１のＮＭＯＳトランジスタ（２３
０ｂ）と、同じく高電位側電源（Ｖ_CC）と低電位側電源（Ｖ_SS）の
間に直列接続された第２のＰＭＯＳトランジスタ（２３
１ａ）および第２のＮＭＯＳトランジスタ（２３１ｂ）
と、チップ内部回路（２３２）からの信号論理に従って前記
４つのトランジスタ（２３０ａ、２３０ｂ、２３１ａ、
２３１ｂ）を選択的にオン／オフするオン／オフ制御手
段（２３３）とを備え、前記第１のＰＭＯＳトランジスタ（２３０ａ）および第
１のＮＭＯＳトランジスタ（２３０ｂ）の接続点（Ｐ
₂₀₀）と前記第２のＰＭＯＳトランジスタ（２３１ａ）
および第２のＮＭＯＳトランジスタ（２３１ｂ）の接続
点（Ｐ₂₀₁）との双方をチップ外部の信号線路（２３
４）に接続し、前記４つのトランジスタ（２３０ａ、２３０ｂ、２３１
ａ、２３１ｂ）の選択的なオン／オフ動作により、前記
信号線路（２３４）を高電位側電源（Ｖ_CC）または低電
位側電源（Ｖ_SS）に接続する半導体集積回路において、モード指定信号（ＣＭＯＳ）が、前記信号線路（２３
４）と所定の定電圧（Ｖ _TT）との間に終端抵抗（２３
５）を接続して使用する第１の転送モードを表示してい
るときは、前記第１のＰＭＯＳトランジスタ（２３０
ａ）または第１のＮＭＯＳトランジスタ（２３０ｂ）に
よって前記信号線路（２３４）を駆動するように制御す
る一方、前記モード指定信号（ＣＭＯＳ）が、該終端抵抗（２３
５）を接続しないで使用する第２の転送モードを表示し
ているときは、前記第２のＰＭＯＳトランジスタ（２３
１ａ）または第２のＮＭＯＳトランジスタ（２３１ｂ）
によって前記信号線路（２３４）を駆動するように制御
するモード制御手段（２３６）を設け、かつ、前記第１
のＰＭＯＳトランジスタ（２３０ａ）と第１のＮＭＯＳ
トランジスタ（２３０ｂ）のオン抵抗を前記第１の転送
モード時における信号線路（２３４）上の信号振幅と前
記終端抵抗（２３５）の値とに基づいて設定すると共
に、前記第２のＰＭＯＳトランジスタ（２３１ａ）と第２の
ＮＭＯＳトランジスタ（２３１ｂ）のオン抵抗を前記第
２の転送モード時における信号線路（２３４）上の信号
振幅に基づいて設定することを特徴とする半導体集積回
路。
【請求項８】前記モード制御手段（２３６）は、モード
指定信号（ＣＭＯＳ）が第２の転送モードを表示してい
るときに、前記第１のＰＭＯＳトランジスタ（２３０
ａ）と第２のＰＭＯＳトランジスタ（２３１ａ）、また
は第１のＮＭＯＳトランジスタ（２３０ｂ）と第２のＮ
ＭＯＳトランジスタ（２３１ｂ）とによって前記信号線
路（２３４）を駆動するように制御することを特徴とす
る請求項７記載の半導体集積回路。
【請求項９】チップの基準電圧端子（６０７）の電位と
所定の定電圧（Ｖ_CTT又はＶ_GTL）とを比較してその比
較結果に応じた論理状態の前記モード指定信号を生成す
るコンパレータ（６０１又は６０２）、および該コンパ
レータの電源電流を遮断可能なスイッチ手段（６０３又
は６０４）を有し、チップの基準電圧端子の電位が所定
の高電位又はオープン状態にあるときにスイッチ手段を
オフ状態にするようにしたことを特徴とする請求項７記
載の半導体集積回路。
【請求項１０】モード指定信号が前記第１の転送モード
を表示しているときは、そのときのチップの基準端子の
電位を入力バッファ回路の基準電圧として使用し、一
方、モード指定信号が前記第２の転送モードを表示して
いるときは、所定の定電圧を入力バッファ回路の基準電
圧として使用することを特徴とする請求項７記載の半導
体集積回路。
【請求項１１】前記第１のＮＭＯＳトランジスタと並列
に第３のＮＭＯＳトランジスタを接続し、モード指定信
号が前記第１の転送モード表示しているときであって、
且つ、第１のＮＭＯＳトランジスタがオンするときは、
該第３のＮＭＯＳトランジスタを同時にオンさせるよう
にしたことを特徴とする請求項７記載の半導体集積回
路。