JPH07297701A - 出力インタフェース回路 - Google Patents
出力インタフェース回路Info
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- JPH07297701A JPH07297701A JP6082908A JP8290894A JPH07297701A JP H07297701 A JPH07297701 A JP H07297701A JP 6082908 A JP6082908 A JP 6082908A JP 8290894 A JP8290894 A JP 8290894A JP H07297701 A JPH07297701 A JP H07297701A
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- mos transistor
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Abstract
(57)【要約】
【目的】高電圧動作の半導体装置と直接インタフェース
可能な低電圧電源動作の半導体集積回路の小チップ面積
かつ高速の出力インタフェース回路を得る。 【構成】プルアップ回路１が高駆動能力のバイポーラト
ランジスタＱ１１を備える。このトランジスタＱ１１の
保護のためトランジスタＱ１１のベースの制御信号ＣＵ
２を発生するＮＡＮＤ回路Ｇ３との間に設けられ、ベー
スエミッタ間の逆方向電圧発生条件に対応したＥＢ保護
信号ＥＢの供給に応答してトランジスタＱ１１の逆方向
のベース電流の導電路を遮断するＥＢ保護回路５を備え
る。
可能な低電圧電源動作の半導体集積回路の小チップ面積
かつ高速の出力インタフェース回路を得る。 【構成】プルアップ回路１が高駆動能力のバイポーラト
ランジスタＱ１１を備える。このトランジスタＱ１１の
保護のためトランジスタＱ１１のベースの制御信号ＣＵ
２を発生するＮＡＮＤ回路Ｇ３との間に設けられ、ベー
スエミッタ間の逆方向電圧発生条件に対応したＥＢ保護
信号ＥＢの供給に応答してトランジスタＱ１１の逆方向
のベース電流の導電路を遮断するＥＢ保護回路５を備え
る。
Description
【０００１】
【産業上の利用分野】本発明は出力インタフェース回路
に関し、特に異なる電源電圧で動作する半導体装置との
入出力インタフエースを可能とする半導体集積回路の出
力インタフェース回路に関する。
に関し、特に異なる電源電圧で動作する半導体装置との
入出力インタフエースを可能とする半導体集積回路の出
力インタフェース回路に関する。
【０００２】
【従来の技術】近年、半導体集積回路（以下ＩＣ）の高
集積化が進み、これに伴なう構成素子であるＭＯＳトラ
ンジスタの微細化により、主として信頼性、特にゲート
酸化膜の耐圧およびホットキャリア効果の観点から、従
来からの標準的な電源電圧である５Ｖに耐えられず電源
電圧の低減の必要が生じ、ゲート長が０．５μｍ以下の
ＩＣは、電源電圧が３．３Ｖもしくは３．０Ｖ（以下３
Ｖ系と呼ぶ）になっている。しかし現行のＩＣは電源電
圧５Ｖのものがまだ多く、電源電圧３Ｖ系のＩＣであっ
ても、外部との信号のインタフエースは電源電圧５Ｖの
ＩＣの信号を扱えることが必須用件である。
集積化が進み、これに伴なう構成素子であるＭＯＳトラ
ンジスタの微細化により、主として信頼性、特にゲート
酸化膜の耐圧およびホットキャリア効果の観点から、従
来からの標準的な電源電圧である５Ｖに耐えられず電源
電圧の低減の必要が生じ、ゲート長が０．５μｍ以下の
ＩＣは、電源電圧が３．３Ｖもしくは３．０Ｖ（以下３
Ｖ系と呼ぶ）になっている。しかし現行のＩＣは電源電
圧５Ｖのものがまだ多く、電源電圧３Ｖ系のＩＣであっ
ても、外部との信号のインタフエースは電源電圧５Ｖの
ＩＣの信号を扱えることが必須用件である。
【０００３】一般的なＩＣの出力インタフェース回路の
基本概念を示す図６を参照すると、この出力インタフェ
ース回路は高電位電源ＨＶと出力端子ＴＯとの間に接続
され制御信号ＣＵの供給に応答して出力端子ＴＯの電位
をＨレベルに引上げるプルアップ回路１００と、低電位
電源ＳＶと出力端子ＴＯとの間に接続され制御信号ＣＤ
の供給に応答して出力端子ＴＯの電位をＬレベルに引下
げるプルダウン回路２００とを備える。
基本概念を示す図６を参照すると、この出力インタフェ
ース回路は高電位電源ＨＶと出力端子ＴＯとの間に接続
され制御信号ＣＵの供給に応答して出力端子ＴＯの電位
をＨレベルに引上げるプルアップ回路１００と、低電位
電源ＳＶと出力端子ＴＯとの間に接続され制御信号ＣＤ
の供給に応答して出力端子ＴＯの電位をＬレベルに引下
げるプルダウン回路２００とを備える。
【０００４】プルアップ回路１００およびプルダウン回
路２００の各々は、それぞれ制御信号ＣＵ，ＣＤの供給
に応答してスイッチ動作を行うことにより出力端子ＴＯ
の電位を変化させる。
路２００の各々は、それぞれ制御信号ＣＵ，ＣＤの供給
に応答してスイッチ動作を行うことにより出力端子ＴＯ
の電位を変化させる。
【０００５】ＬＳＴＴＬと呼ばれる従来の一般的な第１
の出力インタフェース回路の回路図を示す図７を参照す
ると、この図に示す出力インタフェース回路のプルアッ
プ回路１Ａは、一般的にはダーリントン接続回路と呼ば
れ、ベースが制御信号ＣＵにコレクタが次段のトランジ
スタＱ１２のコレクタと抵抗Ｒ１１を経由して電源ＨＶ
にエミッタがトランジスタＱ１２のベースと抵抗Ｒ１２
を経由して出力端子ＴＯにそれぞれ接続されたショット
キークランプド型のトランジスタＱ１５と、バイポーラ
型のトランジスタＱ１２とを備える。プルダウン回路２
Ａは、ベースが制御信号ＣＤにコレクタが出力端子ＴＯ
にエミッタが低電位電源ＳＶにそれぞれ接続されたショ
ットキークランプド型のトランジスタＱ２１を備える。
電源ＨＶ，ＳＶにはそれぞれ５Ｖ，０Ｖの電源電圧を供
給する。
の出力インタフェース回路の回路図を示す図７を参照す
ると、この図に示す出力インタフェース回路のプルアッ
プ回路１Ａは、一般的にはダーリントン接続回路と呼ば
れ、ベースが制御信号ＣＵにコレクタが次段のトランジ
スタＱ１２のコレクタと抵抗Ｒ１１を経由して電源ＨＶ
にエミッタがトランジスタＱ１２のベースと抵抗Ｒ１２
を経由して出力端子ＴＯにそれぞれ接続されたショット
キークランプド型のトランジスタＱ１５と、バイポーラ
型のトランジスタＱ１２とを備える。プルダウン回路２
Ａは、ベースが制御信号ＣＤにコレクタが出力端子ＴＯ
にエミッタが低電位電源ＳＶにそれぞれ接続されたショ
ットキークランプド型のトランジスタＱ２１を備える。
電源ＨＶ，ＳＶにはそれぞれ５Ｖ，０Ｖの電源電圧を供
給する。
【０００６】次に、特開平４−２５３３６６号公報記載
の消費電力の低減を図ったＢｉＮＭＯＳ回路構成の従来
の第２の出力インタフェース回路の回路図を示す図７を
参照すると、この図に示す出力インタフェース回路は、
前述の第１の出力インタフェース回路と同様のダーリン
トン接続から成るプルアップ回路１Ａと、ゲートが制御
信号ＣＤにソースが低電位電源ＳＶにドレインが出力端
子ＴＯにそれぞれ接続されたＮチャネルＭＯＳトランジ
スタＮ２１から成るプルダウン回路２とを備える。この
出力インタフェース回路は、プルダウン回路２に高入力
インピーダンスのＭＯＳトランジスタＮ２１を用いるこ
とによって、出力端子ＴＯのＬレベル時対応の制御信号
ＣＤの負荷電流がなくなり、低消費電力化を図ることが
できる。第１の出力インタフェース回路と同様に電源Ｈ
Ｖ，ＳＶにはそれぞれ５Ｖ，０Ｖの電源電圧を供給す
る。
の消費電力の低減を図ったＢｉＮＭＯＳ回路構成の従来
の第２の出力インタフェース回路の回路図を示す図７を
参照すると、この図に示す出力インタフェース回路は、
前述の第１の出力インタフェース回路と同様のダーリン
トン接続から成るプルアップ回路１Ａと、ゲートが制御
信号ＣＤにソースが低電位電源ＳＶにドレインが出力端
子ＴＯにそれぞれ接続されたＮチャネルＭＯＳトランジ
スタＮ２１から成るプルダウン回路２とを備える。この
出力インタフェース回路は、プルダウン回路２に高入力
インピーダンスのＭＯＳトランジスタＮ２１を用いるこ
とによって、出力端子ＴＯのＬレベル時対応の制御信号
ＣＤの負荷電流がなくなり、低消費電力化を図ることが
できる。第１の出力インタフェース回路と同様に電源Ｈ
Ｖ，ＳＶにはそれぞれ５Ｖ，０Ｖの電源電圧を供給す
る。
【０００７】次に、同じく特開平４−２５３３６６号公
報記載の異なる電源電圧のＩＣ同志をインタフエースす
るための従来の第３の出力インタフェース回路を示す図
９を参照すると、この図に示す出力インタフェース回路
は反転動作を伴ない、コレクタが電源ＨＶにエミッタが
出力端子ＴＯにベースがトランジスタＱ７１のコレクタ
にそれぞれ接続されたバイポーラ型のトランジスタＱ１
３から成るプルアップ回路１Ｂと、コレクタが出力端子
ＴＯにベースが電源ＳＶにベースが制御信号ＣＤにそれ
ぞれ接続されたバイポーラ型のトランジスタＱ２２から
成るプルダウン回路２Ｂと、ソースが第２の高電位電源
ＬＶにドレインが抵抗Ｒ６１の一端にゲートが入力信号
ＩＮにそれぞれ接続されたＰチャネルＭＯＳトランジス
タＰ６１とドレインが抵抗Ｒ６１の他端ににソースが低
電位電源ＳＶにゲートが入力信号ＩＮにそれぞれ接続さ
れたＮチャネルＭＯＳトランジスタＮ６１とから成り入
力信号ＩＮを反転して制御信号ＣＤを発生するインバー
タ６と、ベースがトランジスタＮ６１のドレインにエミ
ッタが電源ＳＶにコレクタが負荷用の抵抗Ｒ７１とトラ
ンジスタＱ１３のベースにそれぞれ接続されたバイポー
ラ型のトランジスタＱ７１から成り制御信号ＣＤを反転
して制御信号ＣＵを生ずるインバータ７とを備える。電
源ＳＶ，ＬＶおよびＨＶの各々に供給する電圧は、それ
ぞれ０Ｖ，３Ｖ（系），および５Ｖである。
報記載の異なる電源電圧のＩＣ同志をインタフエースす
るための従来の第３の出力インタフェース回路を示す図
９を参照すると、この図に示す出力インタフェース回路
は反転動作を伴ない、コレクタが電源ＨＶにエミッタが
出力端子ＴＯにベースがトランジスタＱ７１のコレクタ
にそれぞれ接続されたバイポーラ型のトランジスタＱ１
３から成るプルアップ回路１Ｂと、コレクタが出力端子
ＴＯにベースが電源ＳＶにベースが制御信号ＣＤにそれ
ぞれ接続されたバイポーラ型のトランジスタＱ２２から
成るプルダウン回路２Ｂと、ソースが第２の高電位電源
ＬＶにドレインが抵抗Ｒ６１の一端にゲートが入力信号
ＩＮにそれぞれ接続されたＰチャネルＭＯＳトランジス
タＰ６１とドレインが抵抗Ｒ６１の他端ににソースが低
電位電源ＳＶにゲートが入力信号ＩＮにそれぞれ接続さ
れたＮチャネルＭＯＳトランジスタＮ６１とから成り入
力信号ＩＮを反転して制御信号ＣＤを発生するインバー
タ６と、ベースがトランジスタＮ６１のドレインにエミ
ッタが電源ＳＶにコレクタが負荷用の抵抗Ｒ７１とトラ
ンジスタＱ１３のベースにそれぞれ接続されたバイポー
ラ型のトランジスタＱ７１から成り制御信号ＣＤを反転
して制御信号ＣＵを生ずるインバータ７とを備える。電
源ＳＶ，ＬＶおよびＨＶの各々に供給する電圧は、それ
ぞれ０Ｖ，３Ｖ（系），および５Ｖである。
【０００８】次に、日経マイクロデバイス１９９２年１
０月号第８３〜第８８頁所載の異なる電源電圧のＩＣ同
志をインタフエースするための従来の第４の出力インタ
フェース回路を示す図１０を参照すると、この図に示す
出力インタフェース回路はフローティングＮウエル回路
と呼ばれ、供給電源として３Ｖ系のみの単一電源を用い
るＣＭＯＳ回路で構成され、回路動作はバッファ論理
で、出力レベルとしてはハイ／ローの２レベルと、ハイ
インピーダンス状態（ＨｉＺレベル）の３値から成り３
ステート論理回路と呼ばれる。
０月号第８３〜第８８頁所載の異なる電源電圧のＩＣ同
志をインタフエースするための従来の第４の出力インタ
フェース回路を示す図１０を参照すると、この図に示す
出力インタフェース回路はフローティングＮウエル回路
と呼ばれ、供給電源として３Ｖ系のみの単一電源を用い
るＣＭＯＳ回路で構成され、回路動作はバッファ論理
で、出力レベルとしてはハイ／ローの２レベルと、ハイ
インピーダンス状態（ＨｉＺレベル）の３値から成り３
ステート論理回路と呼ばれる。
【０００９】この出力インタフェース回路は高電位ＬＶ
が与えられる通常のＮウエルの代りに出力端子ＴＯの電
位が与えらるフローティングＮウエル３１とリーク電流
対策のためにフローティングＮウエル３１の電位を制御
するよう内部に形成されたＰチャネルＭＯＳトランジス
タＰ３１〜Ｐ３４とデプリーション型（ノーマリオン）
ＮチャネルＭＯＳトランジスタＮ３１と含むプルアップ
回路３と、直列接続されたＮチャネルＭＯＳトランジス
タＮ４１，Ｎ４２から成るプルダウン回路４と、データ
入力信号ＩＮおよびコントロール信号ＣとのＮＡＮＤを
取るＮＡＮＤ回路である論理回路Ｇ１と、データ入力信
号ＩＮおよびインバータＩ１によるコントロール信号Ｃ
の反転信号とのＮＯＲを取り制御信号ＣＤを発生するＮ
ＯＲ回路である論理回路Ｇ２とを備える。
が与えられる通常のＮウエルの代りに出力端子ＴＯの電
位が与えらるフローティングＮウエル３１とリーク電流
対策のためにフローティングＮウエル３１の電位を制御
するよう内部に形成されたＰチャネルＭＯＳトランジス
タＰ３１〜Ｐ３４とデプリーション型（ノーマリオン）
ＮチャネルＭＯＳトランジスタＮ３１と含むプルアップ
回路３と、直列接続されたＮチャネルＭＯＳトランジス
タＮ４１，Ｎ４２から成るプルダウン回路４と、データ
入力信号ＩＮおよびコントロール信号ＣとのＮＡＮＤを
取るＮＡＮＤ回路である論理回路Ｇ１と、データ入力信
号ＩＮおよびインバータＩ１によるコントロール信号Ｃ
の反転信号とのＮＯＲを取り制御信号ＣＤを発生するＮ
ＯＲ回路である論理回路Ｇ２とを備える。
【００１０】コントロール信号Ｃは出力端子ＴＯをＨｉ
Ｚ状態と通常のデータスルー状態とを選択する。
Ｚ状態と通常のデータスルー状態とを選択する。
【００１１】プルアップ回路３のトランジスタＰ３１の
ソースは高電位電源ＬＶに、ドレインは出力端子ＴＯに
ゲートがトランジスタＰ３３，Ｐ３４のそれぞれのソー
スおよびトランジスタＮ３１のソースに、ウエルはトラ
ンジスタＰ３２〜Ｐ３４のウエル電位とトランジスタＰ
３２のドレインにそれぞれ接続される。トランジスタＰ
３４のドレインは出力端子ＴＯおよびトランジスタＰ３
３，Ｐ３２のゲートに、ゲートは電源ＬＶにそれぞれ接
続する。トランジスタＰ３３のドレインはトランジスタ
Ｎ３１のドレインおよび論理回路Ｇ１の出力にそれぞれ
接続する。トランジスタＰ３２のソースは電源ＬＶと接
続する。
ソースは高電位電源ＬＶに、ドレインは出力端子ＴＯに
ゲートがトランジスタＰ３３，Ｐ３４のそれぞれのソー
スおよびトランジスタＮ３１のソースに、ウエルはトラ
ンジスタＰ３２〜Ｐ３４のウエル電位とトランジスタＰ
３２のドレインにそれぞれ接続される。トランジスタＰ
３４のドレインは出力端子ＴＯおよびトランジスタＰ３
３，Ｐ３２のゲートに、ゲートは電源ＬＶにそれぞれ接
続する。トランジスタＰ３３のドレインはトランジスタ
Ｎ３１のドレインおよび論理回路Ｇ１の出力にそれぞれ
接続する。トランジスタＰ３２のソースは電源ＬＶと接
続する。
【００１２】プルダウン回路４のトランジスタＮ４１の
ソースは低電位電源ＳＶに、ドレインはトランジスタＮ
４２のソースにそれぞれ接続され、ゲートはＮＯＲ回路
Ｇ２の出力に接続され制御信号ＣＤの供給を受ける。ト
ランジスタＮ４２のドレインは出力端子ＴＯに、ゲート
は電源ＬＶにそれぞれ接続される。
ソースは低電位電源ＳＶに、ドレインはトランジスタＮ
４２のソースにそれぞれ接続され、ゲートはＮＯＲ回路
Ｇ２の出力に接続され制御信号ＣＤの供給を受ける。ト
ランジスタＮ４２のドレインは出力端子ＴＯに、ゲート
は電源ＬＶにそれぞれ接続される。
【００１３】この出力インタフェース回路の出力レベル
は、出力端子ＴＯに対する流入／流出電流がない場合、
Ｈレベルが高電位電源ＬＶの電位すなわち３．３Ｖであ
り、Ｌレベルが低電圧電源ＬＶの電位すなわち接地電位
である。一方、現在の５Ｖ電源使用のＩＣ（以下５ＶＩ
Ｃ）の入力回路の正常動作対応の規格はＨレベルが２．
０Ｖ以上、Ｌレベルが０．８Ｖ以下となっており、した
がって、上記出力レベルは十分に上記５ＶＩＣを駆動で
きる。
は、出力端子ＴＯに対する流入／流出電流がない場合、
Ｈレベルが高電位電源ＬＶの電位すなわち３．３Ｖであ
り、Ｌレベルが低電圧電源ＬＶの電位すなわち接地電位
である。一方、現在の５Ｖ電源使用のＩＣ（以下５ＶＩ
Ｃ）の入力回路の正常動作対応の規格はＨレベルが２．
０Ｖ以上、Ｌレベルが０．８Ｖ以下となっており、した
がって、上記出力レベルは十分に上記５ＶＩＣを駆動で
きる。
【００１４】この種の３Ｖ系電源使用のＩＣ（以下３Ｖ
ＩＣ）の５ＶＩＣとの信号のインタフエース時における
問題点の一つは、出力端子からの電流の流入である。上
記出力端子は５ＶＩＣに接続するため、高電位レベルは
５Ｖまで上昇する。出力インタフェース回路が通常のＣ
ＭＯＳ回路構成の場合には、プルアップ回路素子に用い
るＰチャネルＭＯＳトランジスタのドレインソース間に
存在する寄生ダイオードによって、電流が３Ｖ系電源に
向かって流入する。この問題を解決するため、本回路で
は上述のように、４つのＰチャネルＭＯＳトランジスタ
Ｐ３１〜Ｐ３４をフローティングＮウエル３１内に形成
し、出力端子ＴＯの電位が０Ｖの時にはトランジスタＰ
３２を経由してフローティングＮウエル３１の電位を高
電位電源ＬＶ（３．３Ｖ）に充電する。出力端子ＴＯの
電位が３．３Ｖを超えるとトランジスタＰ３２はオフ状
態に、フローティングＮウエル３１は上記寄生ダイオー
ド経由で５Ｖ付近まで充電されるフローティング状態へ
と変化する。したがって出力端子ＴＯの電位が５Ｖまで
上昇しても、上記寄生ダイオード経由の流入電流は発生
しない。出力端子ＴＯの電位が０Ｖになると再びトラン
ジスタＰ３２を経由してフローティングＮウエル３１の
電位は３．３Ｖになる。トランジスタＰ３４は出力端子
ＴＯの電位が０Ｖのときオフ状態でありこの電位が５Ｖ
になったときオン状態となりトランジスタＰ３１のゲー
ト電位を５Ｖに充電する。これによりノーマリオン型の
トランジスタＮ３１はオフ状態となり電流がＮＡＮＤ回
路Ｇ１側に逆流することを防ぐ。トランジスタＮ３１に
並列接続されたトランジスタＰ３３は、出力端子ＴＯの
電位のＬレベル状態のとき、オン状態のトランジスタＮ
３１をバイパスしそのしきい値電圧対応の電位降下なし
に論理回路Ｇ１の信号レベル３．３ＶをトランジスタＰ
３１のゲートに供給するためのものである。これによ
り、上記電位降下に起因するトランジスタＰ３１の不完
全なオフ状態によるリーク電流を防止できる。
ＩＣ）の５ＶＩＣとの信号のインタフエース時における
問題点の一つは、出力端子からの電流の流入である。上
記出力端子は５ＶＩＣに接続するため、高電位レベルは
５Ｖまで上昇する。出力インタフェース回路が通常のＣ
ＭＯＳ回路構成の場合には、プルアップ回路素子に用い
るＰチャネルＭＯＳトランジスタのドレインソース間に
存在する寄生ダイオードによって、電流が３Ｖ系電源に
向かって流入する。この問題を解決するため、本回路で
は上述のように、４つのＰチャネルＭＯＳトランジスタ
Ｐ３１〜Ｐ３４をフローティングＮウエル３１内に形成
し、出力端子ＴＯの電位が０Ｖの時にはトランジスタＰ
３２を経由してフローティングＮウエル３１の電位を高
電位電源ＬＶ（３．３Ｖ）に充電する。出力端子ＴＯの
電位が３．３Ｖを超えるとトランジスタＰ３２はオフ状
態に、フローティングＮウエル３１は上記寄生ダイオー
ド経由で５Ｖ付近まで充電されるフローティング状態へ
と変化する。したがって出力端子ＴＯの電位が５Ｖまで
上昇しても、上記寄生ダイオード経由の流入電流は発生
しない。出力端子ＴＯの電位が０Ｖになると再びトラン
ジスタＰ３２を経由してフローティングＮウエル３１の
電位は３．３Ｖになる。トランジスタＰ３４は出力端子
ＴＯの電位が０Ｖのときオフ状態でありこの電位が５Ｖ
になったときオン状態となりトランジスタＰ３１のゲー
ト電位を５Ｖに充電する。これによりノーマリオン型の
トランジスタＮ３１はオフ状態となり電流がＮＡＮＤ回
路Ｇ１側に逆流することを防ぐ。トランジスタＮ３１に
並列接続されたトランジスタＰ３３は、出力端子ＴＯの
電位のＬレベル状態のとき、オン状態のトランジスタＮ
３１をバイパスしそのしきい値電圧対応の電位降下なし
に論理回路Ｇ１の信号レベル３．３ＶをトランジスタＰ
３１のゲートに供給するためのものである。これによ
り、上記電位降下に起因するトランジスタＰ３１の不完
全なオフ状態によるリーク電流を防止できる。
【００１５】プルアップ回路３のプルアップ素子用のト
ランジスタＰ３１の負荷駆動能力について考察すると、
ＭＯＳトランジスタの負荷駆動能力はゲート長に依存
し、ＰチャネルＭＯＳトランジスタは一般に平面構造で
あるため所要チップ面積がゲート長に関係する。また、
同一駆動能力のバイポーラトランジスタに比較して所要
チップ面積が大きく、例えば０．５μｍＢｉＣＭＯＳプ
ロセスを適用する場合の検討結果では３倍以上となる。
ランジスタＰ３１の負荷駆動能力について考察すると、
ＭＯＳトランジスタの負荷駆動能力はゲート長に依存
し、ＰチャネルＭＯＳトランジスタは一般に平面構造で
あるため所要チップ面積がゲート長に関係する。また、
同一駆動能力のバイポーラトランジスタに比較して所要
チップ面積が大きく、例えば０．５μｍＢｉＣＭＯＳプ
ロセスを適用する場合の検討結果では３倍以上となる。
【００１６】次に、特開平４−１３３０８号公報記載の
異なる電源電圧のＩＣ同志をインタフエースするための
従来の第５の出力インタフェース回路を示す図１１を参
照すると、この図に示す出力インタフェース回路は第３
の出力インタフェース回路と同様に反転動作を伴ない、
出力の駆動能力向上のためコレクタが高電位電源ＬＶに
エミッタが出力端子ＴＯにベースがインバータ１１の出
力にそれぞれ接続されたバイポーラ型のトランジスタＱ
１１とソースが電源ＬＶにゲートが入力端子ＩＮにドレ
インが出力端子ＴＯにそれぞれ接続されたＰチャネルＭ
ＯＳトランジスタＰ１１とから成るプルアップ回路１
と、従来の第２の出力インタフェース回路と同様のトラ
ンジスタＮ２１から成るプルダウン回路２と、ソースが
電源ＬＶにゲートが入力端子ＴＩＮにドレインがトラン
ジスタＱ１１のベースにそれぞれ接続されたＰチャネル
ＭＯＳトランジスタＰ１１１と、ソースが電源ＳＶにド
レインがトランジスタＰ１１１のドレインにゲートが入
力端子ＴＩＮにそれぞれ接続されたＮチャネルＭＯＳト
ランジスタＮ１１１とから成るインバータ１１とを備え
る。
異なる電源電圧のＩＣ同志をインタフエースするための
従来の第５の出力インタフェース回路を示す図１１を参
照すると、この図に示す出力インタフェース回路は第３
の出力インタフェース回路と同様に反転動作を伴ない、
出力の駆動能力向上のためコレクタが高電位電源ＬＶに
エミッタが出力端子ＴＯにベースがインバータ１１の出
力にそれぞれ接続されたバイポーラ型のトランジスタＱ
１１とソースが電源ＬＶにゲートが入力端子ＩＮにドレ
インが出力端子ＴＯにそれぞれ接続されたＰチャネルＭ
ＯＳトランジスタＰ１１とから成るプルアップ回路１
と、従来の第２の出力インタフェース回路と同様のトラ
ンジスタＮ２１から成るプルダウン回路２と、ソースが
電源ＬＶにゲートが入力端子ＴＩＮにドレインがトラン
ジスタＱ１１のベースにそれぞれ接続されたＰチャネル
ＭＯＳトランジスタＰ１１１と、ソースが電源ＳＶにド
レインがトランジスタＰ１１１のドレインにゲートが入
力端子ＴＩＮにそれぞれ接続されたＮチャネルＭＯＳト
ランジスタＮ１１１とから成るインバータ１１とを備え
る。
【００１７】動作について説明すると、入力信号ＩＮの
供給に応答してインバータ１１は信号ＩＮの反転信号Ｃ
ＵをトランジスタＱ１１のベースに供給する。トランジ
スタＱ１１は出力端子ＴＯに電源ＬＶのレベル対応のＨ
レベル出力信号を出力する。このとき並列接続されたト
ランジスタＰ１１は信号ＩＮによりオン状態となりトラ
ンジスタＱ１１をバイパスしベースエミッタ間電圧によ
る約０．７〜１．０Ｖの電圧降下を回避させて十分なＨ
レベル信号を出力する。
供給に応答してインバータ１１は信号ＩＮの反転信号Ｃ
ＵをトランジスタＱ１１のベースに供給する。トランジ
スタＱ１１は出力端子ＴＯに電源ＬＶのレベル対応のＨ
レベル出力信号を出力する。このとき並列接続されたト
ランジスタＰ１１は信号ＩＮによりオン状態となりトラ
ンジスタＱ１１をバイパスしベースエミッタ間電圧によ
る約０．７〜１．０Ｖの電圧降下を回避させて十分なＨ
レベル信号を出力する。
【００１８】しかし、この出力インタフェース回路は５
ＶＩＣとのインタフエースのとき、出力端子ＴＯの信号
レベルが５Ｖまで上昇しＮ１１１が導通状態を保持して
いると、トランジスタＱ１１のベースエミッタ間にこの
信号レベルの５Ｖが直接印加され、ベースエミッタ間の
プレークダウンが生ずる恐れがある。このベースエミッ
タ間ブレークダウンが発生した場合、ベースが電源ＳＶ
すなわち接地レベルであるので大きな逆方向電流を生
じ、この電流によってトランジスタ１１は破壊する。一
般にベースエミッタ間ブレークダウン電圧は、スイッチ
ング速度が大きい高性能のものほど低く約４Ｖ以下であ
る。
ＶＩＣとのインタフエースのとき、出力端子ＴＯの信号
レベルが５Ｖまで上昇しＮ１１１が導通状態を保持して
いると、トランジスタＱ１１のベースエミッタ間にこの
信号レベルの５Ｖが直接印加され、ベースエミッタ間の
プレークダウンが生ずる恐れがある。このベースエミッ
タ間ブレークダウンが発生した場合、ベースが電源ＳＶ
すなわち接地レベルであるので大きな逆方向電流を生
じ、この電流によってトランジスタ１１は破壊する。一
般にベースエミッタ間ブレークダウン電圧は、スイッチ
ング速度が大きい高性能のものほど低く約４Ｖ以下であ
る。
【００１９】
【発明が解決しようとする課題】上述した、２つの異な
る電源電圧の半導体集積回路（ＩＣ）同志をインタフエ
ースするためこれら２つの電源電圧対応の２電源を用い
る従来の第３の出力インタフェース回路は、上記２電源
の供給のため装置設計が複雑になるという欠点がある。
る電源電圧の半導体集積回路（ＩＣ）同志をインタフエ
ースするためこれら２つの電源電圧対応の２電源を用い
る従来の第３の出力インタフェース回路は、上記２電源
の供給のため装置設計が複雑になるという欠点がある。
【００２０】また、フローティングＮウェル回路を用い
単一電源で動作する従来の第４の出力インタフェース回
路は、出力端子に接続される大負荷を高速で駆動するた
め出力用のＭＯＳトランジスタのゲート幅を大きくする
必要があり、同一能力のバイポーラトランジスタに比較
して回路面積が大きくなるという欠点がある。
単一電源で動作する従来の第４の出力インタフェース回
路は、出力端子に接続される大負荷を高速で駆動するた
め出力用のＭＯＳトランジスタのゲート幅を大きくする
必要があり、同一能力のバイポーラトランジスタに比較
して回路面積が大きくなるという欠点がある。
【００２１】さらに、プルアップ素子にバイポーラトラ
ンジスタを用いて駆動能力を向上した従来の第５の出力
インタフェース回路は、５Ｖ電源使用のＩＣとのインタ
フエースのとき、上記バイポーラトランジスタのベース
エミッタ間に信号レベルの５Ｖが直接印加され、ベース
エミッタ間のプレークダウン耐圧を超えることにより破
壊する恐れがあるという欠点がある。
ンジスタを用いて駆動能力を向上した従来の第５の出力
インタフェース回路は、５Ｖ電源使用のＩＣとのインタ
フエースのとき、上記バイポーラトランジスタのベース
エミッタ間に信号レベルの５Ｖが直接印加され、ベース
エミッタ間のプレークダウン耐圧を超えることにより破
壊する恐れがあるという欠点がある。
【００２２】
【課題を解決するための手段】本発明の半導体集積回路
の出力インタフェース回路は、高電位の第１の電源とこ
の第１の電源より高い電位の第３の電源を用いる半導体
集積回路に接続された出力端子との間に接続され第１の
制御信号の供給に応答してこの出力端子の電位をハイレ
ベルに引上げるプルアップ回路と、低電位の第２の電源
と前記出力端子との間に接続され第２の制御信号の供給
に応答して前記出力端子ＴＯの電位をローレベルに引下
げるプルダウン回路とを備え、前記プルアップ回路がコ
レクタを前記第１の電源にエミッタを前記出力端子にそ
れぞれ接続しベースに前記第１の制御信号の供給を受け
るエミッタフォロワ接続のバイポーラ型の第１の導電型
の第１のトランジスタを備える出力インタフェース回路
において、前記ベースと前記第１の制御信号を発生する
制御信号源との間に設けられ前記ベースおよびエミッタ
間の予め定めた逆方向電圧発生条件に対応した第３の制
御信号の供給に応答して前記ベースと前記制御信号源と
の間の導電路を遮断するエミッタベース保護回路を備え
て構成されている。
の出力インタフェース回路は、高電位の第１の電源とこ
の第１の電源より高い電位の第３の電源を用いる半導体
集積回路に接続された出力端子との間に接続され第１の
制御信号の供給に応答してこの出力端子の電位をハイレ
ベルに引上げるプルアップ回路と、低電位の第２の電源
と前記出力端子との間に接続され第２の制御信号の供給
に応答して前記出力端子ＴＯの電位をローレベルに引下
げるプルダウン回路とを備え、前記プルアップ回路がコ
レクタを前記第１の電源にエミッタを前記出力端子にそ
れぞれ接続しベースに前記第１の制御信号の供給を受け
るエミッタフォロワ接続のバイポーラ型の第１の導電型
の第１のトランジスタを備える出力インタフェース回路
において、前記ベースと前記第１の制御信号を発生する
制御信号源との間に設けられ前記ベースおよびエミッタ
間の予め定めた逆方向電圧発生条件に対応した第３の制
御信号の供給に応答して前記ベースと前記制御信号源と
の間の導電路を遮断するエミッタベース保護回路を備え
て構成されている。
【００２３】
【実施例】次に、本発明の第１の実施例を従来と共通の
構成要素には共通の参照文字／数字を付して同様に回路
図で示す図１を参照すると、この図に示す本実施例の出
力インタフェース回路は、図１１に示す従来の第５の出
力インタフェース回路と共通のバイポーラトランジスタ
Ｑ１１とＰチャネルＭＯＳトランジスタＰ１１とを含む
プルアップ回路１と、ＮチャネルＭＯＳトランジスタＮ
２１を含むるプルダウン回路２とに加えて、トランジス
タＱ１０１のベースエミッタ間の保護用のＥＢ保護回路
５と、データ入力信号ＩＮおよびコントロール信号Ｃと
のＮＡＮＤを取りプルアップ制御信号ＣＵ１，ＣＵ２を
それぞれ生成する論理回路Ｇ１，Ｇ３と、データ入力信
号ＩＮおよびインバータＩ１によるコントロール信号Ｃ
の反転信号とのＮＯＲを取り制御信号ＣＤを発生する論
理回路Ｇ２と、コントロール信号Ｃを所定時間遅延させ
ＥＢ保護信号ＥＢを発生する遅延回路ＤＬ１とを備え
る。
構成要素には共通の参照文字／数字を付して同様に回路
図で示す図１を参照すると、この図に示す本実施例の出
力インタフェース回路は、図１１に示す従来の第５の出
力インタフェース回路と共通のバイポーラトランジスタ
Ｑ１１とＰチャネルＭＯＳトランジスタＰ１１とを含む
プルアップ回路１と、ＮチャネルＭＯＳトランジスタＮ
２１を含むるプルダウン回路２とに加えて、トランジス
タＱ１０１のベースエミッタ間の保護用のＥＢ保護回路
５と、データ入力信号ＩＮおよびコントロール信号Ｃと
のＮＡＮＤを取りプルアップ制御信号ＣＵ１，ＣＵ２を
それぞれ生成する論理回路Ｇ１，Ｇ３と、データ入力信
号ＩＮおよびインバータＩ１によるコントロール信号Ｃ
の反転信号とのＮＯＲを取り制御信号ＣＤを発生する論
理回路Ｇ２と、コントロール信号Ｃを所定時間遅延させ
ＥＢ保護信号ＥＢを発生する遅延回路ＤＬ１とを備え
る。
【００２４】ＥＢ保護回路５の機能は、バイポーラトラ
ンジスタの動作を制御するためベースへの電流供給およ
び遮断時のベース電荷の引抜き機能をもち、ベースエミ
ッタ間ブレークダウンによる素子破壊が生ずる状態で
は、ブレークダウン時の逆方向電流経路を遮断すること
である。
ンジスタの動作を制御するためベースへの電流供給およ
び遮断時のベース電荷の引抜き機能をもち、ベースエミ
ッタ間ブレークダウンによる素子破壊が生ずる状態で
は、ブレークダウン時の逆方向電流経路を遮断すること
である。
【００２５】ＥＢ保護回路５はソースが高電位電源ＬＶ
にドレインがトランジスタＱ１１のベースにゲートがプ
ルアップ制御信号ＣＵ２にそれぞれ接続されたＰチャネ
ルＭＯＳトランジスタＰ５１と、ドレインがトランジス
タＰ５１のドレインにゲートがＥＢ保護信号ＥＢにソー
スがトランジスタＮ５２のドレインにそれぞれ接続され
たＮチャネルＭＯＳトランジスタＮ５１と、ドレインが
トランジスタＮ５１のソースにゲートが信号ＣＵ２にソ
ースが低電位電源ＳＶにそれぞれ接続されたＮチャネル
ＭＯＳトランジスタＮ５２とを備える。
にドレインがトランジスタＱ１１のベースにゲートがプ
ルアップ制御信号ＣＵ２にそれぞれ接続されたＰチャネ
ルＭＯＳトランジスタＰ５１と、ドレインがトランジス
タＰ５１のドレインにゲートがＥＢ保護信号ＥＢにソー
スがトランジスタＮ５２のドレインにそれぞれ接続され
たＮチャネルＭＯＳトランジスタＮ５１と、ドレインが
トランジスタＮ５１のソースにゲートが信号ＣＵ２にソ
ースが低電位電源ＳＶにそれぞれ接続されたＮチャネル
ＭＯＳトランジスタＮ５２とを備える。
【００２６】次に、図１および動作タイムチャートを示
す図２を参照して本実施例の動作について説明すると、
まず、ＥＢ保護回路５は、プルアップ制御信号ＣＵ２と
ＥＢ保護信号ＥＢとの供給を受け、通常時にはＥＢ保護
信号ＥＢのレベルはＨレベルであるのでトランジスタＮ
５１が導通しトランジスタＰ５１，Ｎ５２で公知のＣＭ
ＯＳインバータを構成する。したがって、信号ＣＵ２が
反転され信号ＩＵ２としてトランジスタＱ１１のベース
に供給される。すなわちこの場合には、従来の第５の出
力インタフェース回路と同一の動作となる。出力端子Ｔ
Ｏの電位レベルが上昇しトランジスタＱ１１のベースエ
ミッタ間に逆電圧がかかる恐れのある場合には、ＥＢ保
護信号ＥＢのレベルがＬレベルとなることにより、トラ
ンジスタＮ５１が遮断状態となり、したがって、トラン
ジスタＱ１１のベースがトランジスタＮ５２を経由して
電源ＳＶすなわち接地電位となることが防止される。こ
の結果トランジスタＱ１１の破壊の要因が除去され信頼
度が向上する。
す図２を参照して本実施例の動作について説明すると、
まず、ＥＢ保護回路５は、プルアップ制御信号ＣＵ２と
ＥＢ保護信号ＥＢとの供給を受け、通常時にはＥＢ保護
信号ＥＢのレベルはＨレベルであるのでトランジスタＮ
５１が導通しトランジスタＰ５１，Ｎ５２で公知のＣＭ
ＯＳインバータを構成する。したがって、信号ＣＵ２が
反転され信号ＩＵ２としてトランジスタＱ１１のベース
に供給される。すなわちこの場合には、従来の第５の出
力インタフェース回路と同一の動作となる。出力端子Ｔ
Ｏの電位レベルが上昇しトランジスタＱ１１のベースエ
ミッタ間に逆電圧がかかる恐れのある場合には、ＥＢ保
護信号ＥＢのレベルがＬレベルとなることにより、トラ
ンジスタＮ５１が遮断状態となり、したがって、トラン
ジスタＱ１１のベースがトランジスタＮ５２を経由して
電源ＳＶすなわち接地電位となることが防止される。こ
の結果トランジスタＱ１１の破壊の要因が除去され信頼
度が向上する。
【００２７】図２を参照すると、この図に示すタイミン
グ波形は、説明の便宜上、遅延回路ＤＬ１以外の信号伝
搬時間を０とする。まず時刻Ｔ０において、各々Ｌレベ
ルのデータ入力信号ＩＮおよびコントロール信号Ｃの供
給に応答して、プルアップ制御信号ＣＵ１，プルダウン
制御信号ＣＤ，信号ＩＵ２，および信号ＥＢの各々はす
べてＨレベルとなり、出力端子ＴＯにはＬレベルが出力
される。時刻Ｔ１において、データ入力信号ＩＮのＨレ
ベルへの変化に応答して、プルアップ制御信号ＣＵ１，
プルダウン制御信号ＣＤ，および信号ＩＵ２の各々がＬ
レベルに変化し、出力端子ＴＯにはＨレベルが出力され
る。コントロール信号ＣがＬレベルのときは、このよう
に、データ入力信号ＩＮと同一レベルが出力される。次
に時刻Ｔ２において、コントロール信号ＣのＨレベルへ
の変化に応答してプルアップ制御信号ＣＵ１，および信
号ＩＵ２の各々がＨレベルに変化し、プルダウン制御信
号ＣＤはＬレベルを保持する。ＥＢ保護信号ＥＢは、こ
の時刻Ｔ２の時点ではＨレベルを保持しているので、Ｅ
Ｂ保護回路５はインバータとして動作し、トランジスタ
Ｑ１１にＨレベルの駆動信号ＩＵ２を供給し、このトラ
ンジスタＱ１１のベース電荷を引抜くことにより、急速
に遮断状態とさせる。これにより出力端子ＴＯはハイイ
ンピーダンス（ＨｉＺ）状態に変化する。次の時刻Ｔ３
において、遅延回路ＤＬ１によって遅れたコントロール
信号Ｃから生成されたＬレベルのＥＢ保護信号ＥＢが、
ＥＢ保護回路５に供給され、トランジスタＮ５１を遮断
することにより、トランジスタＱ１１のベースは電源Ｓ
Ｖすなわち接地電位から切離されＨｉＺ状態となる。こ
の結果、出力端子ＴＯのレベルが５Ｖに上昇してもトラ
ンジスタＱ１１のベースエミッタ間ブレークダウンの発
生を防止できる。
グ波形は、説明の便宜上、遅延回路ＤＬ１以外の信号伝
搬時間を０とする。まず時刻Ｔ０において、各々Ｌレベ
ルのデータ入力信号ＩＮおよびコントロール信号Ｃの供
給に応答して、プルアップ制御信号ＣＵ１，プルダウン
制御信号ＣＤ，信号ＩＵ２，および信号ＥＢの各々はす
べてＨレベルとなり、出力端子ＴＯにはＬレベルが出力
される。時刻Ｔ１において、データ入力信号ＩＮのＨレ
ベルへの変化に応答して、プルアップ制御信号ＣＵ１，
プルダウン制御信号ＣＤ，および信号ＩＵ２の各々がＬ
レベルに変化し、出力端子ＴＯにはＨレベルが出力され
る。コントロール信号ＣがＬレベルのときは、このよう
に、データ入力信号ＩＮと同一レベルが出力される。次
に時刻Ｔ２において、コントロール信号ＣのＨレベルへ
の変化に応答してプルアップ制御信号ＣＵ１，および信
号ＩＵ２の各々がＨレベルに変化し、プルダウン制御信
号ＣＤはＬレベルを保持する。ＥＢ保護信号ＥＢは、こ
の時刻Ｔ２の時点ではＨレベルを保持しているので、Ｅ
Ｂ保護回路５はインバータとして動作し、トランジスタ
Ｑ１１にＨレベルの駆動信号ＩＵ２を供給し、このトラ
ンジスタＱ１１のベース電荷を引抜くことにより、急速
に遮断状態とさせる。これにより出力端子ＴＯはハイイ
ンピーダンス（ＨｉＺ）状態に変化する。次の時刻Ｔ３
において、遅延回路ＤＬ１によって遅れたコントロール
信号Ｃから生成されたＬレベルのＥＢ保護信号ＥＢが、
ＥＢ保護回路５に供給され、トランジスタＮ５１を遮断
することにより、トランジスタＱ１１のベースは電源Ｓ
Ｖすなわち接地電位から切離されＨｉＺ状態となる。こ
の結果、出力端子ＴＯのレベルが５Ｖに上昇してもトラ
ンジスタＱ１１のベースエミッタ間ブレークダウンの発
生を防止できる。
【００２８】以上説明したように、出力端子ＴＯをＨｉ
Ｚにするためには、バイポーラトランジスタＱ１１のベ
ースをＨｉＺ状態にするまえに、まずこのトランジスタ
Ｑ１１を急速に遮断するためにベース電荷を引抜く必要
があり、このための所要時間を遅延回路ＤＬ１の遅延時
間に割当てている。この遅延時間は極めて短いものであ
るため、回路動作やＩＣを含むシステムに与える影響は
無視できる。
Ｚにするためには、バイポーラトランジスタＱ１１のベ
ースをＨｉＺ状態にするまえに、まずこのトランジスタ
Ｑ１１を急速に遮断するためにベース電荷を引抜く必要
があり、このための所要時間を遅延回路ＤＬ１の遅延時
間に割当てている。この遅延時間は極めて短いものであ
るため、回路動作やＩＣを含むシステムに与える影響は
無視できる。
【００２９】遅延回路ＤＬ１は、例えば、公知のインバ
ータの複数個の直列接続により実現できる。
ータの複数個の直列接続により実現できる。
【００３０】ＥＢ保護回路の第２の構成例を示す図３を
参照すると、この図に示すＥＢ保護回路５Ａの上述のＥ
Ｂ保護回路５との相違点は、トランジスタＰ５１，Ｎ５
１との間にゲートをトランジスタＮ５１のゲートと共通
接続した第２のＰチャネルＭＯＳトランジスタＰ５２を
備え、トランジスタＰ５２，Ｎ５２がＥＢ保護信号ＥＢ
に対しＣＭＯＳインバータとして動作することである。
参照すると、この図に示すＥＢ保護回路５Ａの上述のＥ
Ｂ保護回路５との相違点は、トランジスタＰ５１，Ｎ５
１との間にゲートをトランジスタＮ５１のゲートと共通
接続した第２のＰチャネルＭＯＳトランジスタＰ５２を
備え、トランジスタＰ５２，Ｎ５２がＥＢ保護信号ＥＢ
に対しＣＭＯＳインバータとして動作することである。
【００３１】ＥＢ保護回路の第３の構成例を示す図４
（Ａ）〜（Ｃ）を参照すると、この図に示すＥＢ保護回
路５Ｂは、データ入力信号ＩＮとバイポーラトランジス
タＱ１１のベースとの間にＥＢ保護信号ＥＢにより信号
ＩＮの通過／不通過を制御するトランスファーゲートＴ
Ｇを備える。
（Ａ）〜（Ｃ）を参照すると、この図に示すＥＢ保護回
路５Ｂは、データ入力信号ＩＮとバイポーラトランジス
タＱ１１のベースとの間にＥＢ保護信号ＥＢにより信号
ＩＮの通過／不通過を制御するトランスファーゲートＴ
Ｇを備える。
【００３２】トランスファーゲートＴＧとしては図４
（Ａ）に示すＮチャネルＭＯＳトランジスタ１個をもち
いるもの、図４（Ｂ）に示すＰチャネルＭＯＳトランジ
スタ１個をもちいるもの、図４（Ｃ）に示す各々１個の
ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳ
トランジスタの並列接続構成等のいずれを用いてもよ
い。
（Ａ）に示すＮチャネルＭＯＳトランジスタ１個をもち
いるもの、図４（Ｂ）に示すＰチャネルＭＯＳトランジ
スタ１個をもちいるもの、図４（Ｃ）に示す各々１個の
ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳ
トランジスタの並列接続構成等のいずれを用いてもよ
い。
【００３３】本発明の第２の実施例を図１および従来と
共通の構成要素には共通の参照文字／数字を付して同様
に回路図で示す図５を参照すると、この図に示す本実施
例の出力インタフェース回路の上述の第１の実施例に対
する相違点は、プルアップ回路１の代りにバイポーラト
ランジスタＱ３１と従来の第４の出力インタフェース回
路と同様なリーク電流防止機能のためのフローティング
Ｎウェル３１を含むプルアップ回路３Ａと、プルダウン
回路２の代りに従来の第４の出力インタフェース回路と
共通のプルダウン回路４とを備えることである。
共通の構成要素には共通の参照文字／数字を付して同様
に回路図で示す図５を参照すると、この図に示す本実施
例の出力インタフェース回路の上述の第１の実施例に対
する相違点は、プルアップ回路１の代りにバイポーラト
ランジスタＱ３１と従来の第４の出力インタフェース回
路と同様なリーク電流防止機能のためのフローティング
Ｎウェル３１を含むプルアップ回路３Ａと、プルダウン
回路２の代りに従来の第４の出力インタフェース回路と
共通のプルダウン回路４とを備えることである。
【００３４】プルアップ回路３Ａは、プルアップ回路３
と共通のフローティングＮウエル３１およびＰチャネル
ＭＯＳトランジスタＰ３１〜Ｐ３４と、コレクタが電源
ＬＶにエミッタが出力端子ＴＯにベースがＥＢ保護回路
５にそれぞれ接続された駆動用のバイポーラトランジス
タＱ３１とを備える。
と共通のフローティングＮウエル３１およびＰチャネル
ＭＯＳトランジスタＰ３１〜Ｐ３４と、コレクタが電源
ＬＶにエミッタが出力端子ＴＯにベースがＥＢ保護回路
５にそれぞれ接続された駆動用のバイポーラトランジス
タＱ３１とを備える。
【００３５】トランジスタＰ３１のソースは高電位電源
ＬＶに、ドレインは出力端子ＴＯにゲートがトランジス
タＰ３３，Ｐ３４のそれぞれのソースおよびＮＡＮＤ回
路Ｇ１の出力に、ウエルはトランジスタＰ３２〜Ｐ３４
のウエル電位とトランジスタＰ３２のドレインにそれぞ
れ接続される。トランジスタＰ３４のドレインは出力端
子ＴＯおよびトランジスタＰ３２のゲートに、ゲートは
電源ＬＶにそれぞれ接続する。トランジスタＰ３３のド
レインはＮＡＮＤ回路Ｇ１の出力にゲートは入力信号Ｉ
Ｎにそれぞれ接続する。トランジスタＰ３２のソースは
電源ＬＶと接続する。
ＬＶに、ドレインは出力端子ＴＯにゲートがトランジス
タＰ３３，Ｐ３４のそれぞれのソースおよびＮＡＮＤ回
路Ｇ１の出力に、ウエルはトランジスタＰ３２〜Ｐ３４
のウエル電位とトランジスタＰ３２のドレインにそれぞ
れ接続される。トランジスタＰ３４のドレインは出力端
子ＴＯおよびトランジスタＰ３２のゲートに、ゲートは
電源ＬＶにそれぞれ接続する。トランジスタＰ３３のド
レインはＮＡＮＤ回路Ｇ１の出力にゲートは入力信号Ｉ
Ｎにそれぞれ接続する。トランジスタＰ３２のソースは
電源ＬＶと接続する。
【００３６】この回路は、出力端子からの電流の流入を
抑圧するリーク電流防止機能に加えてバイポーラトラン
ジスタによる重負荷駆動能力を併せ持つ。
抑圧するリーク電流防止機能に加えてバイポーラトラン
ジスタによる重負荷駆動能力を併せ持つ。
【００３７】
【発明の効果】以上説明したように、本発明の出力イン
タフェース回路は、プルアップ回路が高駆動能力のバイ
ポーラトランジスタを備え、このトランジスタの保護の
ためのベースエミッタ間の逆方向電圧発生条件に対応し
た制御信号の供給に応答して上記トランジスタの逆方向
のベース電流の導電路を遮断するエミッタベース保護回
路を備えるので、小回路面積かつ高速の高電圧動作の半
導体装置と直接インタフェース可能な小回路面積かつ高
駆動能力の出力インタフェース回路を有する低電圧電源
動作の半導体集積回路を提供することができるという効
果がある。
タフェース回路は、プルアップ回路が高駆動能力のバイ
ポーラトランジスタを備え、このトランジスタの保護の
ためのベースエミッタ間の逆方向電圧発生条件に対応し
た制御信号の供給に応答して上記トランジスタの逆方向
のベース電流の導電路を遮断するエミッタベース保護回
路を備えるので、小回路面積かつ高速の高電圧動作の半
導体装置と直接インタフェース可能な小回路面積かつ高
駆動能力の出力インタフェース回路を有する低電圧電源
動作の半導体集積回路を提供することができるという効
果がある。
【図１】本発明の出力インタフェース回路の第１の実施
例を示す回路図である。
例を示す回路図である。
【図２】本実施例の出力インタフェース回路における動
作の一例を示すタイムチャートである。
作の一例を示すタイムチャートである。
【図３】図１に示したＥＢ保護回路の第２の例を示す回
路図である。
路図である。
【図４】ＥＢ保護回路の第３の例を示す回路図である。
【図５】本発明の出力インタフェース回路の第１の実施
例を示す回路図である。
例を示す回路図である。
【図６】出力インタフェース回路の基本概念を示すブロ
ック図である。
ック図である。
【図７】従来の第１の出力インタフェース回路を示す回
路図である。
路図である。
【図８】従来の第２の出力インタフェース回路を示す回
路図である。
路図である。
【図９】従来の第３の出力インタフェース回路を示す回
路図である。
路図である。
【図１０】従来の第４の出力インタフェース回路を示す
回路図である。
回路図である。
【図１１】従来の第５の出力インタフェース回路を示す
回路図である。
回路図である。
１，１Ａ，１Ｂ，３，１００ プルアップ回路 ２，２Ａ，２Ｂ，４，２００ プルダウン回路 ５ ＥＢ保護回路 ６，７，１１，Ｉ１ インバータ ＤＬ１ 遅延回路 Ｇ１〜Ｇ３ 論理回路 Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４，Ｑ７１，Ｎ２１，Ｎ
３１，Ｎ４１，Ｎ４２，Ｎ５１，Ｎ５２，Ｎ６１，Ｎ１
１１，Ｐ１１，Ｐ３１〜Ｐ３４，Ｐ５１，Ｐ５２，Ｐ６
１，Ｐ１１１ トランジスタ
３１，Ｎ４１，Ｎ４２，Ｎ５１，Ｎ５２，Ｎ６１，Ｎ１
１１，Ｐ１１，Ｐ３１〜Ｐ３４，Ｐ５１，Ｐ５２，Ｐ６
１，Ｐ１１１ トランジスタ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 Ｈ０３Ｋ 19/00 １０１ Ｊ
Claims (11)
- 【請求項１】 高電位の第１の電源とこの第１の電源よ
り高い電位の第３の電源を用いる半導体集積回路に接続
された出力端子との間に接続され第１の制御信号の供給
に応答してこの出力端子の電位をハイレベルに引上げる
プルアップ回路と、低電位の第２の電源と前記出力端子
との間に接続され第２の制御信号の供給に応答して前記
出力端子ＴＯの電位をローレベルに引下げるプルダウン
回路とを備え、前記プルアップ回路がコレクタを前記第
１の電源にエミッタを前記出力端子にそれぞれ接続しベ
ースに前記第１の制御信号の供給を受けるエミッタフォ
ロワ接続のバイポーラ型の第１の導電型の第１のトラン
ジスタを備える出力インタフェース回路において、 前記ベースと前記第１の制御信号を発生する制御信号源
との間に設けられ前記ベースおよびエミッタ間の予め定
めた逆方向電圧発生条件に対応した第３の制御信号の供
給に応答して前記ベースと前記制御信号源との間の導電
路を遮断するエミッタベース保護回路を備えることを特
徴とする出力インタフェース回路。 - 【請求項２】 前記プルアップ回路が前記第１のトラン
ジスタと、 ソースが前記第１の電源にドレインが前記出力端子にそ
れぞれ接続されゲートが前記第１の制御信号の反転信号
である第４の制御信号の供給を受ける第２の導電型の第
１のＭＯＳトランジスタとを備えることを特徴とする請
求項１記載の出力インタフェース回路。 - 【請求項３】 前記プルアップ回路が基板に形成された
第１導電型ウエルに形成されソースが前記第１の電源に
ゲートが前記出力端子にドレインおよびウエルが前記第
１のトランジスタのウエルにそれぞれ接続された第２の
導電型の第２のＭＯＳトランジスタと、 前記ウエルに形成されソースが前記第４の信号の供給を
受けドレインおよびウエルが前記第１のトランジスタの
ウエルにそれぞれ接続されゲートが前記データ入力信号
の供給を受ける第２の導電型の第３のＭＯＳトランジス
タと、 前記ウエルに形成されドレインが前記出力端子および前
記第２のＭＯＳトランジスタのゲートにゲートが前記第
１の電源にウエルが前記第１のトランジスタのウエルに
ソースが前記出力端子にそれぞれ接続された第４のＭＯ
Ｓトランジスタとを備えることを特徴とする請求項１記
載の出力インタフェース回路。 - 【請求項４】 前記プルダウン回路が前記出力端子にド
レインを前記第２の電源にソースをそれぞれ接続しゲー
トが前記第２の制御信号の供給を受ける第１の導電型の
第５のＭＯＳトランジスタを備えることを特徴とする請
求項１記載の出力インタフェース回路。 - 【請求項５】 前記プルダウン回路が前記出力端子にド
レインを前記第１の電源にゲートをそれぞれ接続した第
１の導電型の第６のＭＯＳトランジスタと、 前記第６のトランジスタのソースにドレインを前記第２
の電源にソースをそれぞれ接続しゲートが前記第２の制
御信号の供給を受ける第１の導電型の第７のＭＯＳトラ
ンジスタを備えることを特徴とする請求項１記載の出力
インタフェース回路。 - 【請求項６】 外部制御信号を予め定めた時間遅延し前
記第３の制御信号を発生する遅延回路を備えることを特
徴とする請求項１記載の出力インタフェース回路。 - 【請求項７】 前記エミッタベース保護回路が前記第１
の電源にソースを接続しゲートにデータ入力信号の供給
を受ける第２の導電型の第８のＭＯＳトランジスタと、 前記第８のＭＯＳトランジスタのドレインにドレインを
接続しゲートに前記第３の制御信号の供給を受ける第１
の導電型の第９のＭＯＳトランジスタと、 前記第２の電源にソースを前記第８のＭＯＳトランジス
タのゲートにゲートを前記第９のＭＯＳトランジスタの
ソースにドレインをそれぞれ接続した第１の導電型の第
１０のＭＯＳトランジスタとを備え、 前記第８および第９のＭＯＳトランジスタの各々のドレ
インの共通接続点が前記第１のトランジスタのベースに
接続され前記データ入力信号の供給に応答して前記第１
の制御信号を発生することを特徴とする請求項１記載の
出力インタフェース回路。 - 【請求項８】 前記エミッタベース保護回路が前記第１
の電源にソースを接続しゲートに前記データ入力信号の
供給を受ける第２の導電型の第１２のＭＯＳトランジス
タと、前記第２の電源にソースを前記第１２のＭＯＳト
ランジスタのゲートにゲートを前記第１２のＭＯＳトラ
ンジスタのドレインにドレインをそれぞれ接続した第１
の導電型の第１３のＭＯＳトランジスタとを含み前記デ
ータ入力信号の供給に応答して前記第１の制御信号を発
生する前記制御信号源と、 一端が前記第１および第１３のＭＯＳトランジスタの各
々のドレインの共通接続点に他端が前記第１のトランジ
スタのベースにそれぞれ接続され前記第３の制御信号に
応答して前記第１の制御信号の導通遮断を行うトランス
ファゲートとを備えることを特徴とする請求項１記載の
出力インタフェース回路。 - 【請求項９】 前記エミッタベース保護回路が前記第
８，第９および第１０のＭＯＳトランジスタと、 前記第８のＭＯＳトランジスタのドレインにソースを接
続しゲートに前記第３の制御信号の供給を受ける第２の
導電型の第１１のＭＯＳトランジスタとを備え、 前記第９のＭＯＳトランジスタのドレインが前記第１１
のＭＯＳトランジスタのドレインに共通接続するととも
に前記第１のトランジスタのベースに接続されることを
特徴とする請求項７記載の出力インタフェース回路。 - 【請求項１０】 前記トランスファーゲートが第１また
は第２の導電型の第１４のＭＯＳトランジスタから成る
ことを特徴とする請求項８記載の出力インタフェース回
路。 - 【請求項１１】 前記トランスファーゲートが並列接続
したそれぞれ第１および第２の導電型の第１５および第
１６のＭＯＳトランジスタから成ることを特徴とする請
求項８記載の出力インタフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6082908A JP2798602B2 (ja) | 1994-04-21 | 1994-04-21 | 出力インタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6082908A JP2798602B2 (ja) | 1994-04-21 | 1994-04-21 | 出力インタフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07297701A true JPH07297701A (ja) | 1995-11-10 |
| JP2798602B2 JP2798602B2 (ja) | 1998-09-17 |
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ID=13787360
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6082908A Expired - Fee Related JP2798602B2 (ja) | 1994-04-21 | 1994-04-21 | 出力インタフェース回路 |
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| Country | Link |
|---|---|
| JP (1) | JP2798602B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997034373A1 (fr) * | 1996-03-13 | 1997-09-18 | Oki Electric Industry Co., Ltd. | Circuit de sortie |
| US6326835B1 (en) | 2000-10-05 | 2001-12-04 | Oki Electric Industry Co., Ltd. | Input/output circuit for semiconductor integrated circuit device |
| JP2015207901A (ja) * | 2014-04-21 | 2015-11-19 | 株式会社リコー | 出力回路 |
| US11342909B2 (en) | 2019-12-17 | 2022-05-24 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit and control method of semiconductor integrated circuit |
-
1994
- 1994-04-21 JP JP6082908A patent/JP2798602B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997034373A1 (fr) * | 1996-03-13 | 1997-09-18 | Oki Electric Industry Co., Ltd. | Circuit de sortie |
| US6078197A (en) * | 1996-03-13 | 2000-06-20 | Oki Electric Industry Co., Ltd. | Output driver circuit utilizing floating wells |
| US6326835B1 (en) | 2000-10-05 | 2001-12-04 | Oki Electric Industry Co., Ltd. | Input/output circuit for semiconductor integrated circuit device |
| JP2015207901A (ja) * | 2014-04-21 | 2015-11-19 | 株式会社リコー | 出力回路 |
| US11342909B2 (en) | 2019-12-17 | 2022-05-24 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit and control method of semiconductor integrated circuit |
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| Publication number | Publication date |
|---|---|
| JP2798602B2 (ja) | 1998-09-17 |
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