JP3079009B2 - 混合電圧出力バッファ回路 - Google Patents
混合電圧出力バッファ回路Info
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- H03K—PULSE TECHNIQUE
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- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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Description
【０００１】
【産業上の利用分野】本発明は出力バッファ回路に関す
る。詳細にいえば、本発明はある電源電圧を使用する回
路が電源電圧の高い回路を駆動できることが設計で必要
とされる混合電圧用途で使用されるトライステート・バ
ッファ回路に関する。
る。詳細にいえば、本発明はある電源電圧を使用する回
路が電源電圧の高い回路を駆動できることが設計で必要
とされる混合電圧用途で使用されるトライステート・バ
ッファ回路に関する。
【０００２】
【従来の技術】電力消費が少なく、性能が高いため、低
電圧構成要素が多くのカードの設計でますます一般的な
ものとなってきている。これらの低電圧構成要素は通常
３．３ボルトのＣＭＯＳ構成要素であり、単一の集積回
路チップに集積されている。しかしながら、入手が容易
で、低コストの高電源電圧の構成要素を駆動すること
が、低電圧チップに必要とされるシステムを設計するの
が望ましいことがしばしばある。これらの古いチップ
は、低電圧ＣＭＯＳを駆動するのに必要な３．３ボルト
電源と異なり、５ボルトの電源で作動するように通常設
計されている。
電圧構成要素が多くのカードの設計でますます一般的な
ものとなってきている。これらの低電圧構成要素は通常
３．３ボルトのＣＭＯＳ構成要素であり、単一の集積回
路チップに集積されている。しかしながら、入手が容易
で、低コストの高電源電圧の構成要素を駆動すること
が、低電圧チップに必要とされるシステムを設計するの
が望ましいことがしばしばある。これらの古いチップ
は、低電圧ＣＭＯＳを駆動するのに必要な３．３ボルト
電源と異なり、５ボルトの電源で作動するように通常設
計されている。
【０００３】低電力３．３ボルトＣＭＯＳ集積回路チッ
プ用の従来の出力バッファを、図５に示す。この設計は
標準的なプルアップ、プルダウン・トランジスタの構成
を含んでおり、これは周知のものであり、多くのバッフ
ァ回路で使用されている。Ｔ１はプルアップ・トランジ
スタとして使用される常時オフｐチャネル電界効果トラ
ンジスタであり、Ｔ０はプルダウン・トランジスタとし
て使用される常時オフｎチャネル電界効果トランジスタ
である。
プ用の従来の出力バッファを、図５に示す。この設計は
標準的なプルアップ、プルダウン・トランジスタの構成
を含んでおり、これは周知のものであり、多くのバッフ
ァ回路で使用されている。Ｔ１はプルアップ・トランジ
スタとして使用される常時オフｐチャネル電界効果トラ
ンジスタであり、Ｔ０はプルダウン・トランジスタとし
て使用される常時オフｎチャネル電界効果トランジスタ
である。
【０００４】
【発明が解決しようとする課題】図５に示したもののよ
うなバッファ回路を有する３．３ボルト・チップを、高
電圧の構成要素、たとえば、５ボルトの周辺トランシー
バ・チップに接続する場合に、問題が生じる。これらの
問題としては、ゲート酸化物破壊、熱電子効果、および
５ボルトのトランシーバ・チップの入出力が高レベルで
ある場合に、ドライバ出力に存在する高電圧によって偶
発的に順方向バイアスがかけられるＰ／Ｎ接合によって
生じる望ましくない逆漏れ電流などがある。これらの問
題はすべて当分野において周知のものである。ゲート酸
化物および最大ドレイン・ソース電圧保護は一般に、従
来のバッファ回路に直列のｎチャネル電界効果トランジ
スタを追加することによって達成される。逆漏れ電流の
問題については以下で検討する。
うなバッファ回路を有する３．３ボルト・チップを、高
電圧の構成要素、たとえば、５ボルトの周辺トランシー
バ・チップに接続する場合に、問題が生じる。これらの
問題としては、ゲート酸化物破壊、熱電子効果、および
５ボルトのトランシーバ・チップの入出力が高レベルで
ある場合に、ドライバ出力に存在する高電圧によって偶
発的に順方向バイアスがかけられるＰ／Ｎ接合によって
生じる望ましくない逆漏れ電流などがある。これらの問
題はすべて当分野において周知のものである。ゲート酸
化物および最大ドレイン・ソース電圧保護は一般に、従
来のバッファ回路に直列のｎチャネル電界効果トランジ
スタを追加することによって達成される。逆漏れ電流の
問題については以下で検討する。
【０００５】望ましくない漏れ電流の問題の解決策の１
つは、ディプレーション・デバイスを出力パッドとプル
アップＰＦＥＴの間に接続することを必要とする。この
デバイスは出力が３．３ボルトの電源電圧よりも高くな
った場合に、ＰＦＥＴのＰ／Ｎ接合に順方向バイアスが
かけられるのを防止する。この解決策は参照することに
よって本明細書の一部となる「Highly Reliable Proces
s Insensitive 3.3 V- 5 V Interface Circuit」、Y. W
ada、J. Gotoh、H. Takakura、T. Iida、およびT. Nogu
chi、Toshiba Semiconductor System Engineering Cent
er、1992年6月という文献に記載されている。残念なが
ら、ほとんどの実用されている自動ＣＭＯＳ製造プロセ
スはディプレーション・デバイスを提供しない。
つは、ディプレーション・デバイスを出力パッドとプル
アップＰＦＥＴの間に接続することを必要とする。この
デバイスは出力が３．３ボルトの電源電圧よりも高くな
った場合に、ＰＦＥＴのＰ／Ｎ接合に順方向バイアスが
かけられるのを防止する。この解決策は参照することに
よって本明細書の一部となる「Highly Reliable Proces
s Insensitive 3.3 V- 5 V Interface Circuit」、Y. W
ada、J. Gotoh、H. Takakura、T. Iida、およびT. Nogu
chi、Toshiba Semiconductor System Engineering Cent
er、1992年6月という文献に記載されている。残念なが
ら、ほとんどの実用されている自動ＣＭＯＳ製造プロセ
スはディプレーション・デバイスを提供しない。
【０００６】他の解決策は「フローティングｎウェル」
技法を使用することを含んでいる。この技法の場合、小
形の競合ｐチャネル電界効果トランジスタ（ＰＦＥＴ）
がプルアップ・トランジスタのゲートと回路の出力パッ
ドの間に接続される。ドライバがトライステート化さ
れ、出力が５ボルトの周辺チップによってチップ電源電
圧（Ｖｄｄ）超に駆動されると、プルアップ・トランジ
スタのフローティングＮウェルが出力電圧レベルのダイ
オード降下以内まで上昇する。同時に、競合ＰＦＥＴが
プルアップ・トランジスタのゲートを出力パッドの電圧
レベルまで引き上げる。これらの作用は両方が一緒にな
って、バッファ回路からチップ電源への電流の逆流を停
止する。フローティングｎウェル技法の詳細は、参照す
ることによって本明細書の一部となる「A 3.3 V ASIC f
or Mixed Voltage Applications with Shutdown Mod
e」、Proceeding of the IEEE Customer Integrated Ci
rcuitsConference, M. Ueda et. al.、1992年5月という
文献に記載されている。
技法を使用することを含んでいる。この技法の場合、小
形の競合ｐチャネル電界効果トランジスタ（ＰＦＥＴ）
がプルアップ・トランジスタのゲートと回路の出力パッ
ドの間に接続される。ドライバがトライステート化さ
れ、出力が５ボルトの周辺チップによってチップ電源電
圧（Ｖｄｄ）超に駆動されると、プルアップ・トランジ
スタのフローティングＮウェルが出力電圧レベルのダイ
オード降下以内まで上昇する。同時に、競合ＰＦＥＴが
プルアップ・トランジスタのゲートを出力パッドの電圧
レベルまで引き上げる。これらの作用は両方が一緒にな
って、バッファ回路からチップ電源への電流の逆流を停
止する。フローティングｎウェル技法の詳細は、参照す
ることによって本明細書の一部となる「A 3.3 V ASIC f
or Mixed Voltage Applications with Shutdown Mod
e」、Proceeding of the IEEE Customer Integrated Ci
rcuitsConference, M. Ueda et. al.、1992年5月という
文献に記載されている。
【０００７】上記の手法の欠点の１つは競合ＰＦＥＴに
チップＶｄｄでバイアスがかけられ、５ボルト・チップ
の双方高出力バッファにおけるプルアップ電流がプルア
ップＰＦＥＴの電流シンク機能を無効にできない限り、
プルアップＰＦＥＴをオフにできないことである。他の
問題は３．３ボルト・チップの出力パッドに接続されて
いるプルアップ抵抗が５ボルトで終端している活動モー
ド中に発生する。実際には、終端を混合電圧回路カード
上、または５ボルト周辺チップ内部の５ボルト電源に直
接作成することができる。バッファ回路の出力パッドが
高レベルへ駆動された場合、プルアップ・トランジスタ
のゲートは接地電位となり、競合デバイスによって５ボ
ルトまで引き上げられなくなる。出力が高いとき、バッ
ファ回路の出力は常にＶｄｄにクランプされ、したがっ
て、逆電流がプルアップ抵抗からチップの３．３ボルト
電源に流れることができるようになる。この状況を図６
に示す。逆電流にはＩｒというラベルが付けられてい
る。必要なものは活動モードおよびトライステート・モ
ードの両方での漏れ電流を排除するフローティングｎウ
ェル設計である。
チップＶｄｄでバイアスがかけられ、５ボルト・チップ
の双方高出力バッファにおけるプルアップ電流がプルア
ップＰＦＥＴの電流シンク機能を無効にできない限り、
プルアップＰＦＥＴをオフにできないことである。他の
問題は３．３ボルト・チップの出力パッドに接続されて
いるプルアップ抵抗が５ボルトで終端している活動モー
ド中に発生する。実際には、終端を混合電圧回路カード
上、または５ボルト周辺チップ内部の５ボルト電源に直
接作成することができる。バッファ回路の出力パッドが
高レベルへ駆動された場合、プルアップ・トランジスタ
のゲートは接地電位となり、競合デバイスによって５ボ
ルトまで引き上げられなくなる。出力が高いとき、バッ
ファ回路の出力は常にＶｄｄにクランプされ、したがっ
て、逆電流がプルアップ抵抗からチップの３．３ボルト
電源に流れることができるようになる。この状況を図６
に示す。逆電流にはＩｒというラベルが付けられてい
る。必要なものは活動モードおよびトライステート・モ
ードの両方での漏れ電流を排除するフローティングｎウ
ェル設計である。
【０００８】
【課題を解決するための手段】本発明はフローティング
ｎウェル技法、２個のＰＦＥＴからなるパス・ゲート・
ネットワーク、ワンショット手段、およびバイアス電圧
手段の使用を組み合わせることによって、上述の問題を
解決する。バイアス電圧手段によって発生する電圧は、
ＰＦＥＴ閾値のプロセス変化およびＶｄｄによって決定
されるものであり、かつバッファ回路の入力状態によっ
て決まる２つの値の間で変化する。パス・ゲート・ネッ
トワークは、高データ入力信号が存在するときに、プル
アップＰＦＥＴのゲートが接地にクランプされるのを防
止する。ワンショット手段は低高遷移信号に応じて、こ
のゲートを接地まで迅速に引き下げてから、リリースす
る。
ｎウェル技法、２個のＰＦＥＴからなるパス・ゲート・
ネットワーク、ワンショット手段、およびバイアス電圧
手段の使用を組み合わせることによって、上述の問題を
解決する。バイアス電圧手段によって発生する電圧は、
ＰＦＥＴ閾値のプロセス変化およびＶｄｄによって決定
されるものであり、かつバッファ回路の入力状態によっ
て決まる２つの値の間で変化する。パス・ゲート・ネッ
トワークは、高データ入力信号が存在するときに、プル
アップＰＦＥＴのゲートが接地にクランプされるのを防
止する。ワンショット手段は低高遷移信号に応じて、こ
のゲートを接地まで迅速に引き下げてから、リリースす
る。
【０００９】トライステート・バッファ回路はプルアッ
プ・トランジスタおよびプルダウン・トランジスタから
なっており、電圧制限インピーダンスが中間に配置され
ている。プルアップ・トランジスタはｐチャネル、ｎウ
ェル・タイプのトランジスタである。プルアップ・トラ
ンジスタのウェル端子は３個の付加的なｐチャネル、ｎ
ウェル・トランジスタのウェル端子に接続されて、フロ
ーティングｎウェル技法を実現している。バイアス電圧
手段は３個の付加トランジスタの１つのゲート端子に接
続されている。回路はワンショット手段と入力手段も含
んでおり、この入力手段は従来技術のバッファの入力回
路にみられるようなＮＡＮＤゲートおよびＮＯＲゲート
を含んでいる。
プ・トランジスタおよびプルダウン・トランジスタから
なっており、電圧制限インピーダンスが中間に配置され
ている。プルアップ・トランジスタはｐチャネル、ｎウ
ェル・タイプのトランジスタである。プルアップ・トラ
ンジスタのウェル端子は３個の付加的なｐチャネル、ｎ
ウェル・トランジスタのウェル端子に接続されて、フロ
ーティングｎウェル技法を実現している。バイアス電圧
手段は３個の付加トランジスタの１つのゲート端子に接
続されている。回路はワンショット手段と入力手段も含
んでおり、この入力手段は従来技術のバッファの入力回
路にみられるようなＮＡＮＤゲートおよびＮＯＲゲート
を含んでいる。
【００１０】バッファ回路はバッファ回路と同じ電源電
圧が供給される構成要素、ならびにより高い電圧が供給
される構成要素を駆動するのが望ましい任意の用途に使
用できる。１例はローカルおよび周辺両方のバス・イン
タフェースを備えているＬＡＮプロトコル・チップであ
る。このようなチップはＬＡＮアダプタ・カードにみら
れるものであって、これらのカードはマイクロプロセッ
サ・ベースのパーソナル・コンピュータ・システムで使
用されている。バッファ回路は駆動チップが、従来技術
のバッファ回路に付随する望ましくない逆漏れ電流なし
に、活動およびトライステート両方のモードの混合電圧
双方向構成要素とインタフェースすることを可能とす
る。
圧が供給される構成要素、ならびにより高い電圧が供給
される構成要素を駆動するのが望ましい任意の用途に使
用できる。１例はローカルおよび周辺両方のバス・イン
タフェースを備えているＬＡＮプロトコル・チップであ
る。このようなチップはＬＡＮアダプタ・カードにみら
れるものであって、これらのカードはマイクロプロセッ
サ・ベースのパーソナル・コンピュータ・システムで使
用されている。バッファ回路は駆動チップが、従来技術
のバッファ回路に付随する望ましくない逆漏れ電流なし
に、活動およびトライステート両方のモードの混合電圧
双方向構成要素とインタフェースすることを可能とす
る。
【００１１】
【実施例】図１は本発明の回路の略図を示す。回路はデ
ータが印加される入力端子１０１と、イネーブル端子１
０２を有している。回路はトライステート・モードで作
動し、したがって、イネーブル端子が低信号レベルに設
定されているときに、出力バッファ回路は高インピーダ
ンス状態になる。入力手段１０５は従来技術のトライス
テート回路で使用されているのと同じものであり、ＮＡ
ＮＤゲート２０１、ＮＯＲゲート２０２、およびインバ
ータ２０６からなっている。回路は出力端子１０３も有
している。回路は非逆転である。
ータが印加される入力端子１０１と、イネーブル端子１
０２を有している。回路はトライステート・モードで作
動し、したがって、イネーブル端子が低信号レベルに設
定されているときに、出力バッファ回路は高インピーダ
ンス状態になる。入力手段１０５は従来技術のトライス
テート回路で使用されているのと同じものであり、ＮＡ
ＮＤゲート２０１、ＮＯＲゲート２０２、およびインバ
ータ２０６からなっている。回路は出力端子１０３も有
している。回路は非逆転である。
【００１２】回路は３個の電源端子を有している。図１
でＶｄｄというラベルの付いている点はすべて、好まし
い実施例では３．３ボルトが供給されている第１電源電
圧端子に接続されている。図１でＶｓｓというラベルの
付いている点はすべて、好ましい実施例では０ボルトな
いし接地電圧である第２電源電圧端子に接続されてい
る。回路端子１０４はバイアス電圧入力端子で、プロセ
スによって決まるバイアス電圧がこの端子に接続され
る。このバイアス電圧を発生する手段については、後述
する。
でＶｄｄというラベルの付いている点はすべて、好まし
い実施例では３．３ボルトが供給されている第１電源電
圧端子に接続されている。図１でＶｓｓというラベルの
付いている点はすべて、好ましい実施例では０ボルトな
いし接地電圧である第２電源電圧端子に接続されてい
る。回路端子１０４はバイアス電圧入力端子で、プロセ
スによって決まるバイアス電圧がこの端子に接続され
る。このバイアス電圧を発生する手段については、後述
する。
【００１３】図１の回路の出力は従来技術のバッファ回
路に使用されている出力と同じものである。これはプル
アップ・トランジスタとして作用する常時オフｐチャネ
ル・トランジスタである第１電界効果トランジスタＴ１
を含んでいる。また、プルダウン・トランジスタとして
作用する常時オフｎチャネル・トランジスタＴ２も含ん
でいる。２個のトランジスタＴ１およびＴ２の中間に
は、電圧制限可変インピーダンスをもたらす手段が接続
されている。好ましい実施例において、この手段はもう
１個のｎチャネル・トランジスタＴ９であって、そのゲ
ートは第１電源電圧に接続されており、これによってＴ
２の両端における最大端子電圧は第１電源電圧からＴ２
の閾電圧を引いた電圧に制限される。出力端子１０３は
トランジスタＴ１と、電圧制限インピーダンス発生手段
Ｔ９の間に接続されている。
路に使用されている出力と同じものである。これはプル
アップ・トランジスタとして作用する常時オフｐチャネ
ル・トランジスタである第１電界効果トランジスタＴ１
を含んでいる。また、プルダウン・トランジスタとして
作用する常時オフｎチャネル・トランジスタＴ２も含ん
でいる。２個のトランジスタＴ１およびＴ２の中間に
は、電圧制限可変インピーダンスをもたらす手段が接続
されている。好ましい実施例において、この手段はもう
１個のｎチャネル・トランジスタＴ９であって、そのゲ
ートは第１電源電圧に接続されており、これによってＴ
２の両端における最大端子電圧は第１電源電圧からＴ２
の閾電圧を引いた電圧に制限される。出力端子１０３は
トランジスタＴ１と、電圧制限インピーダンス発生手段
Ｔ９の間に接続されている。
【００１４】「従来の技術」の項で検討したように、本
発明は「フローティングｎウェル」技法によって改善す
るものである。図１の回路のプルアップ・トランジスタ
はｐチャネル、ｎウェル・トランジスタである。これは
通常、集積回路のｐ型基板に拡散されたｎ型材料のウェ
ルに製造される。当分野で周知のように、このようなト
ランジスタのウェルはウェルとＰＦＥＴのソースおよび
ドレインの接合部を順方向バイアスがかけられないよう
に、また漏れ電流を生じないようにしておくために高電
位に結合しなければならない端子を有している。通常
は、電源電圧などの固定高電位に結合されている。本発
明において、プルアップ・トランジスタを含む回路の出
力部のｐチャネル・トランジスタのウェル端子は固定電
位に結合されているのではなく、回路の作動によって変
化ないし「フロート」する電位に結合されている。
発明は「フローティングｎウェル」技法によって改善す
るものである。図１の回路のプルアップ・トランジスタ
はｐチャネル、ｎウェル・トランジスタである。これは
通常、集積回路のｐ型基板に拡散されたｎ型材料のウェ
ルに製造される。当分野で周知のように、このようなト
ランジスタのウェルはウェルとＰＦＥＴのソースおよび
ドレインの接合部を順方向バイアスがかけられないよう
に、また漏れ電流を生じないようにしておくために高電
位に結合しなければならない端子を有している。通常
は、電源電圧などの固定高電位に結合されている。本発
明において、プルアップ・トランジスタを含む回路の出
力部のｐチャネル・トランジスタのウェル端子は固定電
位に結合されているのではなく、回路の作動によって変
化ないし「フロート」する電位に結合されている。
【００１５】Ｔ１のウェル端子はｐチャネル常時オフ電
界効果トランジスタであるトランジスタＴ３のウェル端
子およびソース端子に接続されている。Ｔ１およびＴ３
両方のウェル端子はさらに第４および第５のトランジス
タＴ４およびＴ５のウェル端子に接続されている。Ｔ４
およびＴ５もｐチャネル常時オフ電界効果トランジスタ
である。Ｔ３およびＴ５は両方とも（そのゲートが回路
出力端子に接続されて）、Ｔ４のソース端子にも接続さ
れている回路出力端子１０３によってゲートされる。Ｔ
４はバイアス電圧入力端子１０４によってゲートされ、
該端子１０４はバイアス電圧をもたらす手段１１２に接
続されている。好ましい実施例のバイアス電圧をもたら
す手段１１２は、図１に回路の出力が高レベルに駆動さ
れたときに、ＰＦＥＴの閾値のプロセスによって決まる
値によって決定される電圧を発生するように設計された
バイアス電圧基準である。バイアス電圧基準について
は、以下で詳述する。
界効果トランジスタであるトランジスタＴ３のウェル端
子およびソース端子に接続されている。Ｔ１およびＴ３
両方のウェル端子はさらに第４および第５のトランジス
タＴ４およびＴ５のウェル端子に接続されている。Ｔ４
およびＴ５もｐチャネル常時オフ電界効果トランジスタ
である。Ｔ３およびＴ５は両方とも（そのゲートが回路
出力端子に接続されて）、Ｔ４のソース端子にも接続さ
れている回路出力端子１０３によってゲートされる。Ｔ
４はバイアス電圧入力端子１０４によってゲートされ、
該端子１０４はバイアス電圧をもたらす手段１１２に接
続されている。好ましい実施例のバイアス電圧をもたら
す手段１１２は、図１に回路の出力が高レベルに駆動さ
れたときに、ＰＦＥＴの閾値のプロセスによって決まる
値によって決定される電圧を発生するように設計された
バイアス電圧基準である。バイアス電圧基準について
は、以下で詳述する。
【００１６】Ｔ５のソース端子はワンショット回路１０
８の出力端子１１１に接続されている。Ｔ５のソース端
子はＴ１のゲート端子と、Ｔ４のソース端子に接続され
ている。常時オフｎチャネル電界効果トランジスタＴ６
がＴ５と並列に配置されており、第１電源電圧端子によ
ってゲートされている。
８の出力端子１１１に接続されている。Ｔ５のソース端
子はＴ１のゲート端子と、Ｔ４のソース端子に接続され
ている。常時オフｎチャネル電界効果トランジスタＴ６
がＴ５と並列に配置されており、第１電源電圧端子によ
ってゲートされている。
【００１７】ワンショット回路１０８はトランジスタＴ
２およびＴ９の間の点に接続された第１入力端子１０９
と、回路の入力端子１０１に接続された第２入力端子１
１０を有している。好ましい実施例において、ワンショ
ット回路はＮＡＮＤゲート２０３、インバータ２０４、
およびｎチャネル・トランジスタＴ１０からなってい
る。ワンショット回路の出力はトランジスタＴ１０のド
レイン端子である。このタイプのワンショット回路の設
計および作動は、当分野で十分に理解されているもので
ある。ワンショット回路は入力端子１０１における波形
の立上り縁部によってトリガされる。トランジスタＴ１
０は端子１０９が立上り出力端子１０３に追随するまで
端子１１１を接地電位へ引き下げ、ワンショットをリセ
ットする。端子１１１は接地電位の近くまで駆動される
が、Ｔ１０によって接地にクランプされることはない。
２およびＴ９の間の点に接続された第１入力端子１０９
と、回路の入力端子１０１に接続された第２入力端子１
１０を有している。好ましい実施例において、ワンショ
ット回路はＮＡＮＤゲート２０３、インバータ２０４、
およびｎチャネル・トランジスタＴ１０からなってい
る。ワンショット回路の出力はトランジスタＴ１０のド
レイン端子である。このタイプのワンショット回路の設
計および作動は、当分野で十分に理解されているもので
ある。ワンショット回路は入力端子１０１における波形
の立上り縁部によってトリガされる。トランジスタＴ１
０は端子１０９が立上り出力端子１０３に追随するまで
端子１１１を接地電位へ引き下げ、ワンショットをリセ
ットする。端子１１１は接地電位の近くまで駆動される
が、Ｔ１０によって接地にクランプされることはない。
【００１８】入力手段１０５は第１入力手段信号端子１
０６と、第２入力手段信号端子１０７を有している。第
２入力手段信号端子１０７はプルダウン・トランジスタ
Ｔ２をゲートし、またバイアス電圧手段１１２にも接続
されている。第１入力手段信号端子１０６は回路が使用
可能となったときにのみ、逆転された入力信号をプルア
ップ・トランジスタに供給し、かつ本質的にプルアップ
・トランジスタＴ１ないしトランジスタＴ５およびＴ６
を駆動する。第２入力手段信号端子１０７は回路が使用
可能となったときに、逆転された入力データ信号を供給
し、プルダウン・トランジスタＴ２を駆動する。
０６と、第２入力手段信号端子１０７を有している。第
２入力手段信号端子１０７はプルダウン・トランジスタ
Ｔ２をゲートし、またバイアス電圧手段１１２にも接続
されている。第１入力手段信号端子１０６は回路が使用
可能となったときにのみ、逆転された入力信号をプルア
ップ・トランジスタに供給し、かつ本質的にプルアップ
・トランジスタＴ１ないしトランジスタＴ５およびＴ６
を駆動する。第２入力手段信号端子１０７は回路が使用
可能となったときに、逆転された入力データ信号を供給
し、プルダウン・トランジスタＴ２を駆動する。
【００１９】上述したように、第１入力手段信号端子１
０６は回路の入力端子１０１における逆転された入力信
号を、回路が使用可能になったときに、回路のプルアッ
プ・トランジスタに供給する。回路が使用不能となった
とき、第１入力手段信号端子１０６は高レベルとなる。
第１入力手段信号端子１０６は回路の他の部分を直接駆
動しない。その代わり、電界効果トランジスタＴ７およ
びＴ８が第１入力手段信号端子１０６と、トランジスタ
Ｔ５のドレイン端子およびトランジスタＴ６のソース端
子の間に並列に配置されている。トランジスタＴ７のゲ
ート端子はワンショット手段の第１入力端子１０９に接
続され、トランジスタＴ８のゲート端子は第１入力手段
信号端子１０６に接続されている。トランジスタＴ７お
よびＴ８は常時オフｐチャネル・トランジスタである。
０６は回路の入力端子１０１における逆転された入力信
号を、回路が使用可能になったときに、回路のプルアッ
プ・トランジスタに供給する。回路が使用不能となった
とき、第１入力手段信号端子１０６は高レベルとなる。
第１入力手段信号端子１０６は回路の他の部分を直接駆
動しない。その代わり、電界効果トランジスタＴ７およ
びＴ８が第１入力手段信号端子１０６と、トランジスタ
Ｔ５のドレイン端子およびトランジスタＴ６のソース端
子の間に並列に配置されている。トランジスタＴ７のゲ
ート端子はワンショット手段の第１入力端子１０９に接
続され、トランジスタＴ８のゲート端子は第１入力手段
信号端子１０６に接続されている。トランジスタＴ７お
よびＴ８は常時オフｐチャネル・トランジスタである。
【００２０】図１のすべてのトランジスタが必ずしも図
示のウェル端子接続されているわけではないことに留意
すべきである。図示されていない接続は正常作動のため
のもので、ｐチャネル、ｎウェル・トランジスタについ
ては高電位へ、またｎチャネルｐウェル・トランジスタ
については低電位への接続である。これらの接続は回路
設計の分野で通常の技量を有する技術者には容易に理解
されるものであるから、簡単にするために省略されてい
る。
示のウェル端子接続されているわけではないことに留意
すべきである。図示されていない接続は正常作動のため
のもので、ｐチャネル、ｎウェル・トランジスタについ
ては高電位へ、またｎチャネルｐウェル・トランジスタ
については低電位への接続である。これらの接続は回路
設計の分野で通常の技量を有する技術者には容易に理解
されるものであるから、簡単にするために省略されてい
る。
【００２１】図１の回路は上記で検討したフローティン
グｎウェル技法、パスゲート・ネットワーク、ワンショ
ット回路、およびバイアス電圧入力端子１０４における
バイアス電圧の入力の組合せを使用して作動する。回路
の出力が高い場合、バイアス電圧入力端子１０４にはＶ
ｄｄマイナス１ＰＦＥＴ閾値電圧（Ｖｔｐ）に等しい電
圧が供給されている。回路の出力が低い場合、バイアス
電圧入力端子には第１電源電圧Ｖｄｄが供給されてい
る。
グｎウェル技法、パスゲート・ネットワーク、ワンショ
ット回路、およびバイアス電圧入力端子１０４における
バイアス電圧の入力の組合せを使用して作動する。回路
の出力が高い場合、バイアス電圧入力端子１０４にはＶ
ｄｄマイナス１ＰＦＥＴ閾値電圧（Ｖｔｐ）に等しい電
圧が供給されている。回路の出力が低い場合、バイアス
電圧入力端子には第１電源電圧Ｖｄｄが供給されてい
る。
【００２２】トランジスタＴ９はＴ２のゲート・ドレイ
ン間電圧およびドレイン・ソース間電圧を下げ、端子１
０３における出力電圧が図１の回路によって駆動される
高電圧装置によって、第１電源電圧Ｖｄｄ以上に引き上
げられたときに、Ｔ２をゲート酸化物破壊および熱電子
効果から保護する。トライステート・モードにおいて、
出力端子１０３がＶｄｄ未満であれば、端子１０６はＴ
７を介して第１電源電圧ＶｄｄのＴ１のゲートをバイア
スする。出力端子１０３が駆動されている装置によって
Ｖｄｄよりも高くまで引き上げられると、トランジスタ
Ｔ７は導通するようになり、またトランジスタＴ４のゲ
ートがバイアス電圧手段１１２によって端子１０４に供
給されているバイアス電圧によってＶｄｄ−Ｖｔｐでバ
イアスされるため、トランジスタＴ４は導通する。この
場合、トランジスタＴ４はトランジスタＴ１のゲート端
子を出力端子１０３の電圧レベルまで引き上げる。それ
故、トランジスタＴ１は完全に遮断され、出力端子１０
３から第１電源電圧端子Ｖｄｄへ、電流が逆に流れるこ
とはなくなる。
ン間電圧およびドレイン・ソース間電圧を下げ、端子１
０３における出力電圧が図１の回路によって駆動される
高電圧装置によって、第１電源電圧Ｖｄｄ以上に引き上
げられたときに、Ｔ２をゲート酸化物破壊および熱電子
効果から保護する。トライステート・モードにおいて、
出力端子１０３がＶｄｄ未満であれば、端子１０６はＴ
７を介して第１電源電圧ＶｄｄのＴ１のゲートをバイア
スする。出力端子１０３が駆動されている装置によって
Ｖｄｄよりも高くまで引き上げられると、トランジスタ
Ｔ７は導通するようになり、またトランジスタＴ４のゲ
ートがバイアス電圧手段１１２によって端子１０４に供
給されているバイアス電圧によってＶｄｄ−Ｖｔｐでバ
イアスされるため、トランジスタＴ４は導通する。この
場合、トランジスタＴ４はトランジスタＴ１のゲート端
子を出力端子１０３の電圧レベルまで引き上げる。それ
故、トランジスタＴ１は完全に遮断され、出力端子１０
３から第１電源電圧端子Ｖｄｄへ、電流が逆に流れるこ
とはなくなる。
【００２３】トランジスタＴ７およびＴ８は活動モード
の作動に重要なパスゲート・ネットワークを形成する。
回路出力端子１０３が高レベルへ駆動されると、トラン
ジスタＴ７は第１電源電圧Ｖｄｄよりも１ＮＦＥＴ閾値
以下の低さでバイアスされる。その結果、トランジスタ
Ｔ７はＮＡＮＤゲート２０１によって、トランジスタＴ
１のゲート端子が接地にクランプされないようにする。
高電源電圧で終端しているプルアップ抵抗が出力バッフ
ァ回路の出力端子１０３をＶｄｄよりも上に引き上げよ
うとした場合、トランジスタＴ４はトランジスタＴ１の
ゲート端子を引き上げ、トランジスタＴ１をオフにし、
逆電流が第１電源電圧端子Ｖｄｄへ流れ込むのを防止す
る。回路が最低高レベル電圧を維持できなければならな
いのであるから、トランジスタＴ１が電流を供給しなが
ら、この高レベル電圧を維持できるように、トランジス
タＴ８が含まれている。Ｖｄｄが３．３ボルトの好まし
い実施例において、必要な最低高レベル電圧は２．７ボ
ルトである。トランジスタＴ８は小さい漏れ経路をもた
らして、プルアップ・トランジスタＴ１のゲート端子が
第２電源電圧Ｖｓｓ（接地）よりもあまり高くフローテ
ィングしないように、またトランジスタＴ１を早期にオ
フにしないようにする。
の作動に重要なパスゲート・ネットワークを形成する。
回路出力端子１０３が高レベルへ駆動されると、トラン
ジスタＴ７は第１電源電圧Ｖｄｄよりも１ＮＦＥＴ閾値
以下の低さでバイアスされる。その結果、トランジスタ
Ｔ７はＮＡＮＤゲート２０１によって、トランジスタＴ
１のゲート端子が接地にクランプされないようにする。
高電源電圧で終端しているプルアップ抵抗が出力バッフ
ァ回路の出力端子１０３をＶｄｄよりも上に引き上げよ
うとした場合、トランジスタＴ４はトランジスタＴ１の
ゲート端子を引き上げ、トランジスタＴ１をオフにし、
逆電流が第１電源電圧端子Ｖｄｄへ流れ込むのを防止す
る。回路が最低高レベル電圧を維持できなければならな
いのであるから、トランジスタＴ１が電流を供給しなが
ら、この高レベル電圧を維持できるように、トランジス
タＴ８が含まれている。Ｖｄｄが３．３ボルトの好まし
い実施例において、必要な最低高レベル電圧は２．７ボ
ルトである。トランジスタＴ８は小さい漏れ経路をもた
らして、プルアップ・トランジスタＴ１のゲート端子が
第２電源電圧Ｖｓｓ（接地）よりもあまり高くフローテ
ィングしないように、またトランジスタＴ１を早期にオ
フにしないようにする。
【００２４】図２の回路は図１の回路と同じであるが、
好ましい実施例のバイアス電圧手段１１２の設計の詳細
が示されている点が異なっている。トランジスタＴ１１
およびＴ１２は電流ミラーを形成している。インバータ
２０５はＮＯＲゲート２０２からの信号を逆転し、した
がって、入力端子１０１における波形と本質的に同一な
電圧波形によってトランジスタＴ１３をゲートする。出
力端子１０３が入力端子１０１によって高レベルへ駆動
されると、電圧基準出力端子１０４はＶｄｄ−Ｖｔｐに
ほぼ等しい電圧をもたらす。この電圧はダイオード接続
された活動抵抗Ｔ１４の両端における電圧降下の結果で
ある。Ｔ１１、Ｔ１２およびＴ１５によって構成された
電流ミラーが比較的一定で、きわめて小さく、Ｔ１４の
縦横比が大きい場合、この降下はＰＦＥＴ Ｔ１４のプ
ロセスによって決まる閾電圧に等しいはずである。ＰＦ
ＥＴ Ｔ４およびＴ１４の閾値は一緒になってトラッキ
ングを行い、出力端子が周辺構成要素によって駆動され
るか、Ｖｄｄよりも上に受動的に引き上げられるかした
ときに、競合トランジスタＴ４がトランジスタＴ１を適
切にオフにするようにする。
好ましい実施例のバイアス電圧手段１１２の設計の詳細
が示されている点が異なっている。トランジスタＴ１１
およびＴ１２は電流ミラーを形成している。インバータ
２０５はＮＯＲゲート２０２からの信号を逆転し、した
がって、入力端子１０１における波形と本質的に同一な
電圧波形によってトランジスタＴ１３をゲートする。出
力端子１０３が入力端子１０１によって高レベルへ駆動
されると、電圧基準出力端子１０４はＶｄｄ−Ｖｔｐに
ほぼ等しい電圧をもたらす。この電圧はダイオード接続
された活動抵抗Ｔ１４の両端における電圧降下の結果で
ある。Ｔ１１、Ｔ１２およびＴ１５によって構成された
電流ミラーが比較的一定で、きわめて小さく、Ｔ１４の
縦横比が大きい場合、この降下はＰＦＥＴ Ｔ１４のプ
ロセスによって決まる閾電圧に等しいはずである。ＰＦ
ＥＴ Ｔ４およびＴ１４の閾値は一緒になってトラッキ
ングを行い、出力端子が周辺構成要素によって駆動され
るか、Ｖｄｄよりも上に受動的に引き上げられるかした
ときに、競合トランジスタＴ４がトランジスタＴ１を適
切にオフにするようにする。
【００２５】出力端子１０３が入力端子１０１によって
低レベルへ駆動されると、ＰＦＥＴトランジスタＴ１３
が活動化され、電圧基準出力端子をＶｄｄへ引き上げ
て、ＰＦＥＴ Ｔ１４がオフにされるようにする。ＮＦ
ＥＴトランジスタＴ１６がオフにされ、したがって、直
流がトランジスタＴ１３、Ｔ１５およびＴ１６に流れな
いようになる。
低レベルへ駆動されると、ＰＦＥＴトランジスタＴ１３
が活動化され、電圧基準出力端子をＶｄｄへ引き上げ
て、ＰＦＥＴ Ｔ１４がオフにされるようにする。ＮＦ
ＥＴトランジスタＴ１６がオフにされ、したがって、直
流がトランジスタＴ１３、Ｔ１５およびＴ１６に流れな
いようになる。
【００２６】図３は集積回路チップ３００の詳細と、本
発明のバッファ回路が使用される環境を示す。強調して
おくべきなのは、図１および図２に示すような本発明の
バッファ回路が汎用回路であって、多くの用途があるこ
とである。しかしながら、図３のチップ３００はトーク
ン・リングＬＡＮアダプタ・カードに使用されているよ
うなローカル・エリア・ネットワーク（ＬＡＮ）プロト
コル・チップである。このチップは３．３ボルトが供給
される低電力ＣＭＯＳ回路で構成されている。チップは
マイクロプロセッサ３０６によって制御される。ＬＡＮ
信号送出および制御回路３０７はマイクロプロセッサに
接続され、ＬＡＮで信号を送受信する。ＬＡＮと、ＬＡ
Ｎおよび回路３０７の間の接続は簡潔とするために省略
されている。チップは２組のバス・インタフェース回路
３０８を含んでいる。１組はローカル・バスとインタフ
ェースするためのものであり、もう１組は周辺バスとイ
ンタフェースするためのものである。周辺バスは３０５
で示されており、好ましい実施例では３．３ボルト構成
要素である低電圧構成要素３０１を駆動する。ローカル
・バスは３０４で示されており、好ましい実施例では５
ボルト構成要素である２組の高電圧構成要素３０２およ
び３０３を駆動する。各信号に１つの図１の回路が３０
９に配置されており、すべての回路は同一のものであ
る。
発明のバッファ回路が使用される環境を示す。強調して
おくべきなのは、図１および図２に示すような本発明の
バッファ回路が汎用回路であって、多くの用途があるこ
とである。しかしながら、図３のチップ３００はトーク
ン・リングＬＡＮアダプタ・カードに使用されているよ
うなローカル・エリア・ネットワーク（ＬＡＮ）プロト
コル・チップである。このチップは３．３ボルトが供給
される低電力ＣＭＯＳ回路で構成されている。チップは
マイクロプロセッサ３０６によって制御される。ＬＡＮ
信号送出および制御回路３０７はマイクロプロセッサに
接続され、ＬＡＮで信号を送受信する。ＬＡＮと、ＬＡ
Ｎおよび回路３０７の間の接続は簡潔とするために省略
されている。チップは２組のバス・インタフェース回路
３０８を含んでいる。１組はローカル・バスとインタフ
ェースするためのものであり、もう１組は周辺バスとイ
ンタフェースするためのものである。周辺バスは３０５
で示されており、好ましい実施例では３．３ボルト構成
要素である低電圧構成要素３０１を駆動する。ローカル
・バスは３０４で示されており、好ましい実施例では５
ボルト構成要素である２組の高電圧構成要素３０２およ
び３０３を駆動する。各信号に１つの図１の回路が３０
９に配置されており、すべての回路は同一のものであ
る。
【００２７】図３は本発明の回路の主要な利点を説明す
るものである。すべてのバッファ回路３０９は同一のも
のであり、したがって、チップ３００の設計が単純なも
のとなる。しかし、回路はチップ３００と同じ電源電圧
を使用する構成要素、または高電圧の構成要素のいずれ
へも、従来技術のバッファ回路設計の悪影響を起こさず
に電力を供給できる。
るものである。すべてのバッファ回路３０９は同一のも
のであり、したがって、チップ３００の設計が単純なも
のとなる。しかし、回路はチップ３００と同じ電源電圧
を使用する構成要素、または高電圧の構成要素のいずれ
へも、従来技術のバッファ回路設計の悪影響を起こさず
に電力を供給できる。
【００２８】図４はマイクロプロセッサ・ベースのコン
ピュータ・システム４００内の図３のチップ上での本発
明の特定の実施形態を示す。システム４００は表示装置
４０１、ディスク記憶手段４０３、およびキーボード４
０４を含んでいる。シャーシ４０２はマイクロプロセッ
サ・ベースのコンピューティング・システムに典型的な
各種のハードウェア（図示せず）を収納している。シャ
ーシ４０２内で、中央演算処理装置（ＣＰＵ）４０５が
バス４０６を介して、１枚または複数枚のアダプタ・カ
ード４０７を含んでいる１つまたは複数の周辺アダプタ
が結合されている。アダプタ・カード４０７は本発明の
回路を含んでいる図３のチップ３００を含んでおり、コ
ンピュータ・システム４００がアダプタ・カード４０７
に接続されているＬＡＮと通信するのを可能としてい
る。
ピュータ・システム４００内の図３のチップ上での本発
明の特定の実施形態を示す。システム４００は表示装置
４０１、ディスク記憶手段４０３、およびキーボード４
０４を含んでいる。シャーシ４０２はマイクロプロセッ
サ・ベースのコンピューティング・システムに典型的な
各種のハードウェア（図示せず）を収納している。シャ
ーシ４０２内で、中央演算処理装置（ＣＰＵ）４０５が
バス４０６を介して、１枚または複数枚のアダプタ・カ
ード４０７を含んでいる１つまたは複数の周辺アダプタ
が結合されている。アダプタ・カード４０７は本発明の
回路を含んでいる図３のチップ３００を含んでおり、コ
ンピュータ・システム４００がアダプタ・カード４０７
に接続されているＬＡＮと通信するのを可能としてい
る。
【００２９】本発明を従来のデスクトップ・コンピュー
タ・システム・アダプタ内のＣＭＯＳ ＬＡＮプロトコ
ル・チップからなる環境で説明してきたが、本発明のバ
ッファ回路が汎用回路であることに留意すべきである。
混合電圧構成要素とインタフェースしなければならない
任意の種類の半導体チップで使用することができる。こ
のようなチップは従来のデスクトップ・コンピュータ・
システムのアダプタ上にあっても、ポータブル・コンピ
ュータ・システムのミニアチュア・アダプタにあって
も、あるいはこれら両方の「マザー・ボード」上にあっ
てもよい。
タ・システム・アダプタ内のＣＭＯＳ ＬＡＮプロトコ
ル・チップからなる環境で説明してきたが、本発明のバ
ッファ回路が汎用回路であることに留意すべきである。
混合電圧構成要素とインタフェースしなければならない
任意の種類の半導体チップで使用することができる。こ
のようなチップは従来のデスクトップ・コンピュータ・
システムのアダプタ上にあっても、ポータブル・コンピ
ュータ・システムのミニアチュア・アダプタにあって
も、あるいはこれら両方の「マザー・ボード」上にあっ
てもよい。
【００３０】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３１】（１）回路入力端子と、イネーブル端子
と、第１電源電圧に接続する第１電源電圧端子と、第２
電源電圧端子と、出力端子と、プロセス依存バイアス電
圧を受け取るためのバイアス電圧入力端子と、第１およ
び第２電源電圧端子の間に直列に配置され、２つのトラ
ンジスタの間に点に接続された出力端子を有する第１お
よび第２電界効果トランジスタであって、第１トランジ
スタがゲート端子とウェル端子を有しており、常時オフ
ｐチャネル・タイプであり、第２トランジスタがゲート
端子を有しており、常時オフｎチャネル・タイプである
第１および第２電界効果トランジスタと、第２電界効果
トランジスタと出力端子が接続される点との間に配置さ
れた電圧制限インピーダンスをもたらす手段と、各々が
ｐチャネル常時オフ・タイプであり、各々がウェル端
子、ゲート端子、およびドレイン端子を有している第
３、第４および第５電界効果トランジスタであって、こ
れら３つのトランジスタの３個のウェル端子が第３電界
効果トランジスタのドレイン端子と第１の電界効果トラ
ンジスタのウェルに接続されており、第３電界効果トラ
ンジスタのソース端子が第１電源電圧端子に接続されて
おり、第３および第５電界効果トランジスタのゲート端
子が第４電界効果トランジスタの出力端子およびドレイ
ン端子に接続されており、第４電界効果トランジスタの
ゲートがバイアス電圧入力端子に接続されている第３、
第４および第５電界効果トランジスタと、第１電源電圧
端子に接続されたゲート、第５電界効果トランジスタの
ドレインに接続されたソース、および第４電界効果トラ
ンジスタのドレインおよび第１電界効果トランジスタの
ゲートに接続されたドレインを有する第６電界効果トラ
ンジスタと、回路入力端子およびイネーブル端子に接続
され、第１および第２入力手段信号端子を有しており、
第２入力手段信号端子が第２電界効果トランジスタのゲ
ートに接続されている入力手段と、第１および第２入力
端子と出力端子を有しており、第２入力端子が回路入力
端子に接続されており、出力端子が第６電界効果トラン
ジスタのソースに接続されているワンショット手段と、
ワンショット手段の出力端子と第１入力手段信号端子の
間に並列に配置されている第７および第８電界効果トラ
ンジスタを含んでおり、第８電界効果トランジスタが第
１入力手段信号端子に接続されたゲート端子を有してお
り、第７電界効果トランジスタがワンショット手段の第
１入力端子に接続され、かつ第２電界効果トランジスタ
と電圧制限インピーダンスをもたらす手段の間の点に接
続されたゲート端子を有しているパス・ゲート手段とを
含むことを特徴とする混合電圧用途のバッファ回路。 （２）上記電圧制限インピーダンスをもたらす手段が上
記第１電源電圧端子に接続されたゲート端子を有するｎ
チャネル常時オフ電界効果トランジスタを含んでいるこ
とを特徴とする、上記（１）に記載のバッファ回路。 （３）上記第２入力手段信号端子に接続された入力と上
記バイアス電圧入力端子に接続された出力を有してお
り、バイアス電圧が第１電源電圧と、第１電源電圧とｐ
チャネル閾電圧との差に等しい電圧との間で変動するバ
イアス電圧をもたらす手段をさらに含んでいることを特
徴とする、上記（１）または（２）に記載のバッファ回
路。 （４）第１電源電圧に接続するための第１電源電圧端子
と、第２電源電圧端子と、マイクロプロセッサと、バス
・インタフェース回路と、マイクロプロセッサとバス・
インタフェース回路の間に配置されたＬＡＮ信号送出お
よび制御のための回路と、バス・インタフェース回路に
接続された１つまたは複数のバッファ回路とからなり、
各バッファ回路が回路入力端子と、イネーブル端子と、
バスに接続された出力端子と、プロセス依存バイアス電
圧を受け取るためのバイアス電圧入力端子と、第１およ
び第２電源電圧端子の間に直列に配置され、２つのトラ
ンジスタの間に点に接続された出力端子を有する第１お
よび第２電界効果トランジスタであって、第１トランジ
スタがゲート端子とウェル端子を有しており、常時オフ
ｐチャネル・タイプであり、第２トランジスタがゲート
端子を有しており、常時オフｎチャネル・タイプである
第１および第２電界効果トランジスタと、第２電界効果
トランジスタと出力端子が接続される点との間に配置さ
れた電圧制限インピーダンスをもたらす手段と、各々が
ｐチャネル常時オフ・タイプであり、各々がウェル端
子、ゲート端子、およびドレイン端子を有している第
３、第４および第５電界効果トランジスタであって、こ
れら３つのトランジスタの３個のウェル端子が３電界効
果トランジスタのドレイン端子と第１電界効果トランジ
スタのウェルに接続されており、第３電界効果トランジ
スタのソースが第１電源電圧端子に接続されており、第
３および第５電界効果トランジスタのゲート端子が第４
電界効果トランジスタの出力端子およびドレイン端子に
接続されており、第４電界効果トランジスタのゲートが
バイアス電圧入力端子に接続されている第３、第４およ
び第５電界効果トランジスタと、第１電源電圧端子に接
続されたゲート、第５電界効果トランジスタのドレイン
に接続されたソース、および第４電界効果トランジスタ
のドレインおよび第１電界効果トランジスタのゲートに
接続されたドレインを有する常時オフｎチャネル・タイ
プの第６電界効果トランジスタと、回路入力端子および
イネーブル端子に接続され、第１および第２入力手段信
号端子を有しており、第２入力手段信号端子が第２電界
効果トランジスタのゲートに接続されている入力手段
と、第１および第２入力端子と出力端子を有しており、
第２入力端子が回路入力端子に接続されており、出力端
子が第６電界効果トランジスタのソースに接続されてい
るワンショット手段と、ワンショット手段の出力端子と
第１入力手段信号端子の間に並列に配置されている第７
および第８電界効果トランジスタを含んでおり、第８電
界効果トランジスタが第１入力手段信号端子に接続され
たゲート端子を有しており、第７電界効果トランジスタ
がワンショット手段の第１入力端子に接続され、かつ第
２電界効果トランジスタと電圧制限インピーダンスをも
たらす手段の間の点に接続されたゲート端子を有してい
るパス・ゲート手段とを含んでいることを特徴とするロ
ーカル・エリア・ネットワーク（ＬＡＮ）プロトコル集
積回路。 （５）上記電圧制限インピーダンスをもたらす各手段が
上記第１電源電圧端子に接続されたゲート端子を有する
ｎチャネル常時オフ電界効果トランジスタを含んでいる
ことを特徴とする、上記（１）に記載の集積回路。 （６）上記各バッファ回路が上記第２入力手段信号端子
に接続された入力と上記バイアス電圧入力端子に接続さ
れた出力を有しており、バイアス電圧が第１電源電圧
と、第１電源電圧とｐチャネル閾電圧との差に等しい電
圧との間で変動するバイアス電圧をもたらす手段をさら
に含んでいることを特徴とする、上記（４）または
（５）に記載の集積回路チップ。
と、第１電源電圧に接続する第１電源電圧端子と、第２
電源電圧端子と、出力端子と、プロセス依存バイアス電
圧を受け取るためのバイアス電圧入力端子と、第１およ
び第２電源電圧端子の間に直列に配置され、２つのトラ
ンジスタの間に点に接続された出力端子を有する第１お
よび第２電界効果トランジスタであって、第１トランジ
スタがゲート端子とウェル端子を有しており、常時オフ
ｐチャネル・タイプであり、第２トランジスタがゲート
端子を有しており、常時オフｎチャネル・タイプである
第１および第２電界効果トランジスタと、第２電界効果
トランジスタと出力端子が接続される点との間に配置さ
れた電圧制限インピーダンスをもたらす手段と、各々が
ｐチャネル常時オフ・タイプであり、各々がウェル端
子、ゲート端子、およびドレイン端子を有している第
３、第４および第５電界効果トランジスタであって、こ
れら３つのトランジスタの３個のウェル端子が第３電界
効果トランジスタのドレイン端子と第１の電界効果トラ
ンジスタのウェルに接続されており、第３電界効果トラ
ンジスタのソース端子が第１電源電圧端子に接続されて
おり、第３および第５電界効果トランジスタのゲート端
子が第４電界効果トランジスタの出力端子およびドレイ
ン端子に接続されており、第４電界効果トランジスタの
ゲートがバイアス電圧入力端子に接続されている第３、
第４および第５電界効果トランジスタと、第１電源電圧
端子に接続されたゲート、第５電界効果トランジスタの
ドレインに接続されたソース、および第４電界効果トラ
ンジスタのドレインおよび第１電界効果トランジスタの
ゲートに接続されたドレインを有する第６電界効果トラ
ンジスタと、回路入力端子およびイネーブル端子に接続
され、第１および第２入力手段信号端子を有しており、
第２入力手段信号端子が第２電界効果トランジスタのゲ
ートに接続されている入力手段と、第１および第２入力
端子と出力端子を有しており、第２入力端子が回路入力
端子に接続されており、出力端子が第６電界効果トラン
ジスタのソースに接続されているワンショット手段と、
ワンショット手段の出力端子と第１入力手段信号端子の
間に並列に配置されている第７および第８電界効果トラ
ンジスタを含んでおり、第８電界効果トランジスタが第
１入力手段信号端子に接続されたゲート端子を有してお
り、第７電界効果トランジスタがワンショット手段の第
１入力端子に接続され、かつ第２電界効果トランジスタ
と電圧制限インピーダンスをもたらす手段の間の点に接
続されたゲート端子を有しているパス・ゲート手段とを
含むことを特徴とする混合電圧用途のバッファ回路。 （２）上記電圧制限インピーダンスをもたらす手段が上
記第１電源電圧端子に接続されたゲート端子を有するｎ
チャネル常時オフ電界効果トランジスタを含んでいるこ
とを特徴とする、上記（１）に記載のバッファ回路。 （３）上記第２入力手段信号端子に接続された入力と上
記バイアス電圧入力端子に接続された出力を有してお
り、バイアス電圧が第１電源電圧と、第１電源電圧とｐ
チャネル閾電圧との差に等しい電圧との間で変動するバ
イアス電圧をもたらす手段をさらに含んでいることを特
徴とする、上記（１）または（２）に記載のバッファ回
路。 （４）第１電源電圧に接続するための第１電源電圧端子
と、第２電源電圧端子と、マイクロプロセッサと、バス
・インタフェース回路と、マイクロプロセッサとバス・
インタフェース回路の間に配置されたＬＡＮ信号送出お
よび制御のための回路と、バス・インタフェース回路に
接続された１つまたは複数のバッファ回路とからなり、
各バッファ回路が回路入力端子と、イネーブル端子と、
バスに接続された出力端子と、プロセス依存バイアス電
圧を受け取るためのバイアス電圧入力端子と、第１およ
び第２電源電圧端子の間に直列に配置され、２つのトラ
ンジスタの間に点に接続された出力端子を有する第１お
よび第２電界効果トランジスタであって、第１トランジ
スタがゲート端子とウェル端子を有しており、常時オフ
ｐチャネル・タイプであり、第２トランジスタがゲート
端子を有しており、常時オフｎチャネル・タイプである
第１および第２電界効果トランジスタと、第２電界効果
トランジスタと出力端子が接続される点との間に配置さ
れた電圧制限インピーダンスをもたらす手段と、各々が
ｐチャネル常時オフ・タイプであり、各々がウェル端
子、ゲート端子、およびドレイン端子を有している第
３、第４および第５電界効果トランジスタであって、こ
れら３つのトランジスタの３個のウェル端子が３電界効
果トランジスタのドレイン端子と第１電界効果トランジ
スタのウェルに接続されており、第３電界効果トランジ
スタのソースが第１電源電圧端子に接続されており、第
３および第５電界効果トランジスタのゲート端子が第４
電界効果トランジスタの出力端子およびドレイン端子に
接続されており、第４電界効果トランジスタのゲートが
バイアス電圧入力端子に接続されている第３、第４およ
び第５電界効果トランジスタと、第１電源電圧端子に接
続されたゲート、第５電界効果トランジスタのドレイン
に接続されたソース、および第４電界効果トランジスタ
のドレインおよび第１電界効果トランジスタのゲートに
接続されたドレインを有する常時オフｎチャネル・タイ
プの第６電界効果トランジスタと、回路入力端子および
イネーブル端子に接続され、第１および第２入力手段信
号端子を有しており、第２入力手段信号端子が第２電界
効果トランジスタのゲートに接続されている入力手段
と、第１および第２入力端子と出力端子を有しており、
第２入力端子が回路入力端子に接続されており、出力端
子が第６電界効果トランジスタのソースに接続されてい
るワンショット手段と、ワンショット手段の出力端子と
第１入力手段信号端子の間に並列に配置されている第７
および第８電界効果トランジスタを含んでおり、第８電
界効果トランジスタが第１入力手段信号端子に接続され
たゲート端子を有しており、第７電界効果トランジスタ
がワンショット手段の第１入力端子に接続され、かつ第
２電界効果トランジスタと電圧制限インピーダンスをも
たらす手段の間の点に接続されたゲート端子を有してい
るパス・ゲート手段とを含んでいることを特徴とするロ
ーカル・エリア・ネットワーク（ＬＡＮ）プロトコル集
積回路。 （５）上記電圧制限インピーダンスをもたらす各手段が
上記第１電源電圧端子に接続されたゲート端子を有する
ｎチャネル常時オフ電界効果トランジスタを含んでいる
ことを特徴とする、上記（１）に記載の集積回路。 （６）上記各バッファ回路が上記第２入力手段信号端子
に接続された入力と上記バイアス電圧入力端子に接続さ
れた出力を有しており、バイアス電圧が第１電源電圧
と、第１電源電圧とｐチャネル閾電圧との差に等しい電
圧との間で変動するバイアス電圧をもたらす手段をさら
に含んでいることを特徴とする、上記（４）または
（５）に記載の集積回路チップ。
【図１】本発明の回路の概要図である。
【図２】バイアス電圧回路の設計を示す、本発明の回路
の好ましい実施例の詳細図である。
の好ましい実施例の詳細図である。
【図３】本発明の回路が使用される半導体チップと、該
チップが使用される環境のブロック図である。
チップが使用される環境のブロック図である。
【図４】本発明の回路を具体化した半導体チップが使用
されるコンピュータ・システムの図である。
されるコンピュータ・システムの図である。
【図５】従来技術の出力バッファ回路の略図である。
【図６】プルアップ抵抗が使用されている従来技術の逆
漏れ電流を説明する図である。
漏れ電流を説明する図である。
１０１ 入力端子 １０２ イネーブル端子 １０３ 出力端子 １０４ バイアス電圧入力端子 １０５ 入力手段 １０６ 第１入力手段信号端子 １０７ 第２入力手段信号端子 １０８ ワンショット回路 １０９ 第１入力端子 １１０ 第２入力端子 １１１ 端子 １１１ 出力端子 １１２ バイアス電圧手段 ２０１ ＮＡＮＤゲート ２０２ ＮＯＲゲート ２０３ ＮＡＮＤゲート ２０４ インバータ ２０５ インバータ ２０６ インバータ ３００ 集積回路チップ ３０１ 低電圧構成要素 ３０２ 高電圧構成要素 ３０３ 高電圧構成要素 ３０４ ローカル・バス ３０５ 周辺バス ３０６ マイクロプロセッサ ３０７ ＬＡＮ信号送出および制御回路 ３０８ バス・インタフェース回路 ３０９ バッファ回路 ４００ コンピュータ・システム ４０１ 表示装置 ４０２ シャーシ ４０３ ディスク記憶手段 ４０４ キーボード ４０５ 中央演算処理装置 ４０６ バス ４０７ アダプタ・カード Ｔ１ 常時オフｐチャネル・トランジスタ Ｔ２ 常時オフｎチャネル・トランジスタ Ｔ３ トランジスタ Ｔ４ 常時オフｐチャネル・トランジスタ Ｔ５ 常時オフｐチャネル・トランジスタ Ｔ６ 常時オフｎチャネル・トランジスタ Ｔ７ 常時オフｐチャネル・トランジスタ Ｔ８ 常時オフｐチャネル・トランジスタ Ｔ９ ｎチャネル・トランジスタ Ｔ１０ ｎチャネル・トランジスタ Ｔ１１ トランジスタ Ｔ１２ トランジスタ Ｔ１３ トランジスタ Ｔ１４ 活動抵抗
フロントページの続き (72)発明者 スコット・ジェイ・タッカー アメリカ合衆国27613 ノースカロライ ナ州ローリー リン・ポイント・レーン 4200エフ (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/0175
Claims (6)
- 【請求項１】回路入力端子と、 イネーブル端子と、 第１電源電圧に接続する第１電源電圧端子と、 第２電源電圧端子と、 出力端子と、 プロセス依存バイアス電圧を受け取るためのバイアス電
圧入力端子と、 第１および第２電源電圧端子の間に直列に配置され、２
つのトランジスタの間に点に接続された出力端子を有す
る第１および第２電界効果トランジスタであって、第１
トランジスタがゲート端子とウェル端子を有しており、
常時オフｐチャネル・タイプであり、第２トランジスタ
がゲート端子を有しており、常時オフｎチャネル・タイ
プである第１および第２電界効果トランジスタと、 第２電界効果トランジスタと出力端子が接続される点と
の間に配置された電圧制限インピーダンスをもたらす手
段と、 各々がｐチャネル常時オフ・タイプであり、各々がウェ
ル端子、ゲート端子、およびドレイン端子を有している
第３、第４および第５電界効果トランジスタであって、
これら３つのトランジスタの３個のウェル端子が第３電
界効果トランジスタのドレイン端子と第１の電界効果ト
ランジスタのウェルに接続されており、第３電界効果ト
ランジスタのソース端子が第１電源電圧端子に接続され
ており、第３および第５電界効果トランジスタのゲート
端子が第４電界効果トランジスタの出力端子およびドレ
イン端子に接続されており、第４電界効果トランジスタ
のゲートがバイアス電圧入力端子に接続されている第
３、第４および第５電界効果トランジスタと、 第１電源電圧端子に接続されたゲート、第５電界効果ト
ランジスタのドレインに接続されたソース、および第４
電界効果トランジスタのドレインおよび第１電界効果ト
ランジスタのゲートに接続されたドレインを有する第６
電界効果トランジスタと、 回路入力端子およびイネーブル端子に接続され、第１お
よび第２入力手段信号端子を有しており、第２入力手段
信号端子が第２電界効果トランジスタのゲートに接続さ
れている入力手段と、 第１および第２入力端子と出力端子を有しており、第２
入力端子が回路入力端子に接続されており、出力端子が
第６電界効果トランジスタのソースに接続されているワ
ンショット手段と、 ワンショット手段の出力端子と第１入力手段信号端子の
間に並列に配置されている第７および第８電界効果トラ
ンジスタを含んでおり、第８電界効果トランジスタが第
１入力手段信号端子に接続されたゲート端子を有してお
り、第７電界効果トランジスタがワンショット手段の第
１入力端子に接続され、かつ第２電界効果トランジスタ
と電圧制限インピーダンスをもたらす手段の間の点に接
続されたゲート端子を有しているパス・ゲート手段とを
含むことを特徴とする混合電圧用途のバッファ回路。 - 【請求項２】上記電圧制限インピーダンスをもたらす手
段が上記第１電源電圧端子に接続されたゲート端子を有
するｎチャネル常時オフ電界効果トランジスタを含んで
いることを特徴とする、請求項１に記載のバッファ回
路。 - 【請求項３】上記第２入力手段信号端子に接続された入
力と上記バイアス電圧入力端子に接続された出力を有し
ており、バイアス電圧が第１電源電圧と、第１電源電圧
とｐチャネル閾電圧との差に等しい電圧との間で変動す
るバイアス電圧をもたらす手段をさらに含んでいること
を特徴とする、請求項１または２に記載のバッファ回
路。 - 【請求項４】第１電源電圧に接続するための第１電源電
圧端子と、 第２電源電圧端子と、 マイクロプロセッサと、 バス・インタフェース回路と、 マイクロプロセッサとバス・インタフェース回路の間に
配置されたＬＡＮ信号送出および制御のための回路と、 バス・インタフェース回路に接続された１つまたは複数
のバッファ回路とからなり、各バッファ回路が回路入力
端子と、 イネーブル端子と、 バスに接続された出力端子と、 プロセス依存バイアス電圧を受け取るためのバイアス電
圧入力端子と、 第１および第２電源電圧端子の間に直列に配置され、２
つのトランジスタの間に点に接続された出力端子を有す
る第１および第２電界効果トランジスタであって、第１
トランジスタがゲート端子とウェル端子を有しており、
常時オフｐチャネル・タイプであり、第２トランジスタ
がゲート端子を有しており、常時オフｎチャネル・タイ
プである第１および第２電界効果トランジスタと、 第２電界効果トランジスタと出力端子が接続される点と
の間に配置された電圧制限インピーダンスをもたらす手
段と、 各々がｐチャネル常時オフ・タイプであり、各々がウェ
ル端子、ゲート端子、およびドレイン端子を有している
第３、第４および第５電界効果トランジスタであって、
これら３つのトランジスタの３個のウェル端子が３電界
効果トランジスタのドレイン端子と第１電界効果トラン
ジスタのウェルに接続されており、第３電界効果トラン
ジスタのソースが第１電源電圧端子に接続されており、
第３および第５電界効果トランジスタのゲート端子が第
４電界効果トランジスタの出力端子およびドレイン端子
に接続されており、第４電界効果トランジスタのゲート
がバイアス電圧入力端子に接続されている第３、第４お
よび第５電界効果トランジスタと、 第１電源電圧端子に接続されたゲート、第５電界効果ト
ランジスタのドレインに接続されたソース、および第４
電界効果トランジスタのドレインおよび第１電界効果ト
ランジスタのゲートに接続されたドレインを有する常時
オフｎチャネル・タイプの第６電界効果トランジスタ
と、 回路入力端子およびイネーブル端子に接続され、第１お
よび第２入力手段信号端子を有しており、第２入力手段
信号端子が第２電界効果トランジスタのゲートに接続さ
れている入力手段と、 第１および第２入力端子と出力端子を有しており、第２
入力端子が回路入力端子に接続されており、出力端子が
第６電界効果トランジスタのソースに接続されているワ
ンショット手段と、 ワンショット手段の出力端子と第１入力手段信号端子の
間に並列に配置されている第７および第８電界効果トラ
ンジスタを含んでおり、第８電界効果トランジスタが第
１入力手段信号端子に接続されたゲート端子を有してお
り、第７電界効果トランジスタがワンショット手段の第
１入力端子に接続され、かつ第２電界効果トランジスタ
と電圧制限インピーダンスをもたらす手段の間の点に接
続されたゲート端子を有しているパス・ゲート手段とを
含んでいることを特徴とするローカル・エリア・ネット
ワーク（ＬＡＮ）プロトコル集積回路。 - 【請求項５】上記電圧制限インピーダンスをもたらす各
手段が上記第１電源電圧端子に接続されたゲート端子を
有するｎチャネル常時オフ電界効果トランジスタを含ん
でいることを特徴とする、請求項１に記載の集積回路。 - 【請求項６】上記各バッファ回路が上記第２入力手段信
号端子に接続された入力と上記バイアス電圧入力端子に
接続された出力を有しており、バイアス電圧が第１電源
電圧と、第１電源電圧とｐチャネル閾電圧との差に等し
い電圧との間で変動するバイアス電圧をもたらす手段を
さらに含んでいることを特徴とする、請求項４または５
に記載の集積回路チップ。
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