KR100223744B1 - 혼합 전압 입력 버퍼 - Google Patents

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Abstract

본 발명은 여러 가지 전압을 혼용해서 사용하는 반도체 소자에서 혼합된 전압을 다루기 위한 혼합 전압 입력 버퍼에 있어서, 소정의 신호를 입력받으며, 입력된 상기 입력 신호를 인에이블 신호에 따라 전송하는 전송 수단(12, 13); 상기 전송 수단의 출력 신호를 입력받아, 그 전압 레벨을 내부 코어 파워의 전압 레벨로 변환하여 출력하는 전압 레벨 변환수단(14)을 구비하는 것을 특징으로 하는 혼합 전압 입력 버퍼에 관한 것으로, 동작 중의 파워 소모를 최대한 억제할 수 있도록 한 것이다.

Description

혼합 전압 입력 버퍼
제1도는 종래 일반적인 입력 버퍼의 회로도.
제2도는 본 발명의 일실시예에 따른 혼합 전압 입력 버퍼의 회로도.
제3도는 PCMCIA 시스템의 파워 연결을 설명하기 위한 블록도.
제4도는 본 발명의 다른 실시예에 따른 혼합 전압 입력 버퍼의 회로도.
* 도면의 주요부분에 대한 부호의 설명
11, 15, 16 : 인버터 12, 13 : 부정논리합 게이트
14 : 전압 레벨 변환기
본 발명은 혼합 전압 입력 버퍼(mixed voltage input buffer)에 관한 것이다.
일반적으로, 여러 가지 전압을 혼용해서 쓰는 반도체 소자에서 혼합 전압을 다루기 혼합 전압 입력 버퍼는 여러 가지 유용함을 제공한다. 즉 각 전압에 최적화된 문턱 레벨을 같고 적은 파워 소모를 가짐으로써 이러한 응용 분야에 유용하게 쓰인다.
특히, 피씨엠씨아이에이(PCMCIA) 시스템은 이러한 특징을 최대한으로 이용할 수 있다. 즉 호스트 어댑터는 내부적으로 여러 개의 기능 블록으로 나뉘는데, 각각의 블록은 독립적으로 동작하고 또한 독립적으로 혼합 전압을 이용한다. 또한 카드인터페이스 부분은 카드가 없는 경우 파워 공급이 없으므로 다양한 파워 제어를 요구한다.
제1도는 종래 일반적인 입력 버퍼의 회로도로서, 이를 참조로 종래 기술을 살펴보기로 한다. 도면에서, 1은 부정논리합(NOR) 게이트, 2는 인버터, CO는 최종출력 값, PAD는 연결 패드, CVDD는 코어 파워, NVDD는 칩에서 가장 높은 전압을 각각 나타낸다.
도면에서 PDA는 입력 버퍼의 인에이블 신호로서 카드 파워 오프와 같은 상황에서 하이가 되어 트랜지스터(660)를 오프 시킴으로써, 버퍼의 파워 소모를 줄인다. 그러나 모스 트랜지스터(660 내지 663)로 이루어진 부정논리합 게이트(1)를 구비한 입력 버퍼는 코어 파워(CVDD)를 사용하기 때문에 다음과 같은 경우에 전력소모가 많아진다.
즉, 카드 파워보다 코어 파워의 전압이 높은 경우 패드(PAD)를 통해 들어오는 입력 신호의 전압 레벨은 코어 파워보다는 낮다. 따라서 특히 넌-트랜지션(non-transition) 상태일 때 버퍼에서의 파워 소모가 발생하게 된다.
또한, 카드 파워와 카드의 입력을 받아들이는 버퍼의 파워가 서로 독립적이므로 파워 서플라이 전압의 변동에 버퍼의 특성이 민감하게 동작하게 된다.
즉, 종래에는 칩의 동작 중 넌-트랜지션 상태에서 버퍼와 입력 신호의 전원을 독립적으로 사용함으로써 버퍼의 전원 전압이 입력 신호의 전원 전압보다 높은 경우 전류 소모가 야기되는 문제점을 내포하고 있다.
따라서, 본 발명은 상기 제반 문제점을 해결하기 위하여 안출된 것으로, 버퍼의 파워와 입력 신호의 전원을 공동으로 사용함으로써, 칩의 동작중 넌-트랜지션 상태에서도 전류 소모를 최대한 억제할 수 있는 혼합 전압 입력 버퍼를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 여러 가지 전압을 혼용해서 사용하는 반도체소자에서 혼합된 전압을 다루기 위한 혼합전압입력버퍼에 있어서, 입력파워(IVDD)를 구동전압으로 공급받으며, 다양한 전압레벨을 가질 수 있는 외부로부터의 입력신호를 인에이블신호에 따라 전송하는 전송수단; 상기 전송수단의 출력신호를 입력받아, 그 전압 레벨을 내부코어파워(CVDD)의 전압 레벨로 변환하여 출력하는 전압레벨변환수단; 및 상기 전압레벨변환수단의 출력을 입력받아 내부코어를 드라이브하는 구동수단을 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
제2도는 본 발명의 일실시예에 따른 혼합 전압 입력 버퍼의 회로도이며, 제3도는 PCMCIA 시스템의 파워 연결을 설명하기 위한 블록도로서, 도면에서 EN은 인에이블 신호, CVDD는 코어 파워를 각각 나타낸다.
본 실시예는 제2도에 도시된 바와 같이 크게 인버터(11, 15, 16), 부정논리합 게이트(12, 13), 전압 레벨 변환기(14)를 구비한다.
풀업 PMOS 트랜지스터(MP1)와 풀다운 NMOS 트랜지스터(MN1)로 구성된 인버터(11)는 연결 패드(PAD)에 인가되는 신호를 입력받아 풀 스윙시켜 출력한다. 이때, 티티엘(TTL) 또는 씨모스(CMOS) 레벨의 입력 신호는 인버터(11)를 통하며 해당 파워의 전압, 즉 IVDD로 그 전압 레벨이 변환되어 출력된다. 여기서, PMOS 트랜지스터(MP1)의 소스는 자신을 드라이브하는 부분의 파워와 동일한 파워(IVDD)에 연결되고, 칩 내에서 가장 높은 전압(HVDD)으로 백 바이어스된다.
PMOS 트랜지스터(MP2, MP3), NMOS 트랜지스터(MN2, MN3)로 구성된 부정논리합 게이트(12)는 상기 인버터(11)의 출력과 인에이블 신호(EN)를 두 입력으로 한다. 이때, 파워는 역시 IVDD이다.
PMOS 트랜지스터(MP4, MP5), NMOS 트랜지스터(MN4, MN5)로 구성된 부정논리합 게이트(13)는 상기 부정논리합 게이트(12)의 출력과 인에이블 신호(EN)를 두 입력으로 하고, 역시 파워는 IVDD이다.
NMOS 트랜지스터(MN8, MN9)로 이루어진 전압 레벨 변환기(14)의 입력 부분은 위의 부정논리합 게이트(12, 13)의 출력을 각각의 게이트로 받는다. 각 NMOS 트랜지스터(MN8, MN9)의 소스는 접지 단자에 연결되고, 드레인은 PMOS 트랜지스터(MP6, MP7), NMOS 트랜지스터(MN6, MN7)로 구성된 래치의 입.출력 단자에 연결된다.
여기서, 래치의 파워는 내부 코어의 파워, 즉 CVDD를 사용함으로써 코어를 드라이브할 수 있고, 뒷단의 로직에서 넌-트랜지션 전류 소모를 방지할 수 있도록하고, 인버터(11), 부정 논리합 게이트(12, 13) 또한 입력의 파워와 같은 파워를 쓰므로 넌-트랜지션 전류소모를 방지한다.
PMOS 트랜지스터(MP8, MP9), NMOS 트랜지스터(MN10, MN11)로 이루어진 인버터(15, 16)는 내부 코어를 드라이브하기 위한 구동성(drivility)을 갖는다.
여기서 상기 IVDD는 제3도에 도시된 바와 같이 PCMCIA 호스트 어댑터의 내부 각 기능 블록에서 각 블록으로 공급되는 파워이며, 카드 파워와 각 카드 인터페이스의 파워는 동일한 파워를 사용한다.
따라서, 카드 파워와 카드 입력을 받아들이는 버퍼의 전압은 동일하며 넌-트랜지션 구간에서 입력의 전압은 버퍼의 전압 레벨과 동일하게 되므로 제2도에서 PMOS 트랜지스터(MP1), NMOS 트랜지스터(MN1)로 구성되는 인버터(11)에서, 두 트랜지스터 중 하나는 온, 다른 하나는 오프가 되므로 전류 소모를 방지할 수 있다.
또한 카드 파워와 내부 코어의 전압이 다를 경우 전압을 변환 시켜 주는 PMOS 트랜지스터(MP6, MP7), NMOS 트랜지스터(MN6, MN7, MN8, MN9)로 이루어진 전압 레벨 변환기(14)를 거쳐 코어 전압으로 변환시켜 주므로 전류 소모를 방지할 수 있다.
그리고 PMOS 트랜지스터(MP2, MP3, MP4, MP5), NMOS 트랜지스터(MN2, MN3, MN4, MN5)로 이루어진 부정논리합 게이트(12, 13)의 입력 단자에 인에이블 신호(EN)를 연결하여 불필요한 파워 소모를 방지하였다.
PCMCIA 호스트 어댑터(502)는 제3도에 도시된 바와 같이 시스템 인터페이스(510), 소켓 A 및 B 인터페이스(508, 509)의 세부분으로 구성된다.
소켓 A(504) 또는 소켓 B(503)에 카드가 삽입되면 각각 독립적으로 시스템 인터페이스를 통하여 파워 제어 제어부(501)를 제어하여 PCMCIA 호스트 어댑터(502)의 소켓 인터페이스와 카드가 삽입되는 소켓에 파워를 공급하게 된다.
즉 파워 제어부(501)에서 제공되는 파워(506, 507)는 각각 소켓 A의 파워 핀(515)과 소켓 B의 파워 핀(514)에 공급되고, 또한 각각의 파워는 각각의 소켓에 연결된다.
본 일실시예의 동작을 보다 상세하게 살펴보기로 한다.
본 실시예에서 입력 신호가 PMOS 트랜지스터(MP1) 및 NMOS 트랜지스터(MN1)의 게이트로 들어오면 입력 전압 레벨을 IVDD의 전압 레벨로 변환된다.
이렇게 변환된 신호가 부정논리합 게이트(12)로 입력되고, 부정논리합 게이트(12)의 출력은 부정논리합 게이트(13)로 입력된다. 부정논리합 게이트(12)의 출력은 또한 전압 레벨 변환기(14)의 구성 요소 중 하나인 NMOS 트랜지스터(MN9)의 게이트로 입력된다. 부정논리합 게이트(13)의 출력은 NMOS 트랜지스터(MN8)의 게이트로 입력된다.
NMOS 트랜지스터(MN4, MN5)의 입력 전압은 IVDD 기준으로 반대의 레벨을 유지하므로, 코어 파워에 연결된 PMOS 트랜지스터(MP6, MP7), NMOS 트랜지스터(MN6, MN7)로 이루어진 래치에 의하여 코어 파워의 전압에 대한 반대의 전압 레벨이 유지된다.
따라서 전압 레벨 변환기(14)의 출력은 접지 또는 CVDD 값을 가지므로, CVDD 파워를 가지는 인버터(15, 16)를 구동하게 되고, 그 출력 전압이 CVDD 기준으로 풀스윙하게 된다. 따라서 인버터(15, 16)에서 넌-트랜지션시의 전류 소모는 없다.
이 모든 동작 설명은 인에이블 신호(EN)가 로우인 경우이며, 이 경우 위의 두 부정논리합 게이트를 인에이블 상태로 유지한 상태의 동작을 설명한 것이다.
인에이블 신호(EN)가 하이가 되면 위의 두 부정논리합 게이트가 오프가 되므로 전류 소모는 없게 된다.
제4도는 본 발명의 다른 실시예에 따른 혼합 전압 입력 버퍼의 회로도이다.
본 다른 실시예는 카드 파워 오프시 입력 신호가 플로팅 되는 경우에서의 전류 소모를 방지하기 위하여 입력을 바로 부정논리합 게이트(21)로 연결함으로써 전류 소모를 방지할 수 있도록 한 것으로서, 이를 제외한 다른 구성, 즉 부정논리합 게이트(22), 전압 레벨 변환기(23), 인버터(24, 25)는 동일하다. 단, 이때, 상기 부정논리합 게이트(21)는 입력 전압 레벨을 IVDD의 전압 레벨로 변환하도록 구성되어야 한다. 이를 위해서는 도면에 도시된 바와 같이 풀업 PMOS 트랜지스터(MP22)의 소스 단자로 IVDD를 인가 받아야 하고, 칩 내에서 가장 높은 전압(HVDD)으로 백 바이어스 되어야 한다.
PCMCIA 시스템에서 소켓 쪽에 카드가 없는 경우 플로팅 되는 경우의 불필요한 누설이 발생하지 않도록 인에이블 신호(EN)가 하이로 됨으로써 부정논리합 게이트(12, 13)를 디스에이블 상태로 만들어 주도록 한다.
상기와 같이 이루어지는 본 발명은 동작 중의 파워 소모를 최대한 억제할 수 있는 특유의 효과가 있다.
따라서 PCMCIA 시스템과 같은 노트북 컴퓨터에 주로 사용되는 배터리 운용(battery operated) 시스템에서와 같이 저 전력 소모를 요구하는 시스템에서 유용하게 쓰일 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

Claims (12)

  1. (삭제)
  2. (삭제)
  3. (삭제)
  4. (정정) 여러 가지 전압을 혼용해서 사용하는 반도체소자에서 혼합된 전압을 다루기 위한 혼합전압입력버퍼에 있어서, 입력파워(IVDD)를 구동전압으로 공급받으며, 다양한 전압레벨을 가질 수 있는 외부로부터의 입력신호를 인에이블신호에 따라 전송하는 전송수단; 상기 전송수단의 출력신호를 입력받아, 그 전압 레벨을 내부코어파워(CVDD)의 전압 레벨로 변환하여 출력하는 전압레벨변환수단; 및 상기 전압레벨변환수단의 출력을 입력받아 내부코어를 드라이브하는 구동수단을 포함하여 이루어진 혼합전압입력버퍼.
  5. (정정) 제4항에 있어서, 상기 전송수단은, 상기 입력신호를 입력받아 상기 입력파워(IVDD)와 접지전압 사이의 전압 레벨에서 풀 스윙시켜 출력하는 인버터; 상기 인버터의 출력과 상기 인에이블신호를 두 입력으로 하는 제1부정논리합 게이트; 및 상기 제1부정논리합게이트의 출력과 상기 인에이블신호를 두 입력으로 하는 제2부정논리합게이트를 포함하여 이루어짐을 특징으로 하는 혼합전압입력버퍼.
  6. (정정) 제5항에 있어서, 상기 인버터는 소스가 상기 입력파워(IVDD)에 연결되고, 상기 반도체소자 내에서 가장 높은 전압(HVDD)으로 백 바이어스된 풀업트랜지스터를 포함하여 이루어짐을 특징으로 하는 혼합전압입력버퍼.
  7. (정정) 제5항에 있어서, 상기 제1부정논리합게이트는 소스가 상기 입력파워(IVDD)에 연결되고, 상기 반도체소자 내에서 가장 높은 전압(HVDD)으로 백 바이어스된 풀업트랜지스터를 포함하여 이루어짐을 특징으로 하는 혼합전압입력버퍼.
  8. (정정) 제4항에 있어서, 상기 전송수단은, 상기 입력신호와 상기 인에이블신호를 두 입력으로 하는 제1부정논리합 게이트; 및 상기 제1부정논리합게이트의 출력과 상기 인에이블신호를 두 입력으로 하는 제2부정논리합게이트를 포함하여 이루어짐을 특징으로 하는 혼합전압입력버퍼.
  9. (정정) 제8항에 있어서, 상기 제1부정논리합게이트는 소스가 상기 입력파워(IVDD)에 연결되고, 상기 반도체소자 내에서 가장 높은 전압(HVDD)으로 백 바이어스된 풀업트랜지스터를 포함하여 이루어짐을 특징으로 하는 혼합전압입력버퍼.
  10. (정정) 제4항 내지 제9항중 어느한 항에 있어서, 상기 입력파워는 드라이브하고자 하는 외부 장치의 파워임을 특징으로 하는 혼합전압입력버퍼.
  11. (정정) 제5항 또는 제8항에 있어서, 상기 전압레벨변환수단은, 상기 제1부정논리합게이트의 출력신호를 게이트 신호로 하고, 소스가 접지된 제1엔모스트랜지스터; 상기 제2부정논리합게이트의 출력신호를 게이트 신호로 하고, 소스가 접지된 제2엔모스트랜지스터; 및 상기 제1엔모스트랜지스터 및 제2엔모스트랜지스터의 드레인에 입출력 단자가 연결된 래치를 포함하여 이루어짐을 특징으로 하는 혼합전압입력버퍼.
  12. (정정) 제4항에 있어서, 상기 구동수단은 상기 내부코어파워를 구동전압으로 하는 직렬 연결된 다수의 인버터를 포함하여 이루어짐을 특징으로 하는 혼합전압입력버퍼.
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