JPH09116416A - 入出力バッファ回路 - Google Patents

Abstract

(57)【要約】 【目的】インタフェースする電源電圧レベルよりも低い
電圧で内部回路が動作するチップを低電力かつ高速に動
作させることを可能とする入出力バッファ回路を提供す
る。 【構成】インタフェースのレベル（ＶＣＣＨ）とＧＮＤ
の間の電位にゲートを固定されたｐＭＯＳ（ＭＰ８）と
ｎＭＯＳ（ＭＮ１０）を介して、入出力端子（ＰＡＤ）
がｐＭＯＳ（ＭＰ７）とｎＭＯＳ（ＭＮ９）により駆動
され、ｐＭＯＳ（ＭＰ７）のゲートを駆動する信号（Ｎ
９）のロウレベルはＧＮＤより高く、ｎＭＯＳ（ＭＮ
９）のゲートを駆動する信号（Ｎ１５）のハイレベルは
インタフェースのレベル（ＶＣＣＨ）より低いことを特
徴とするバッファ回路。 【効果】インタフェースする電源電圧レベルよりも低い
電圧で内部回路が動作するチップを、低電力かつ高速に
動作させることが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路に関
し、特に相異なる電源電圧で動作する複数の半導体集積
回路の間のインタフェースを可能とする入出力バッファ
に関する。

【０００２】

【従来の技術】最新のマイクロプロセッサチップでは、
高速化と高集積化に伴う消費電力の増大を抑制するた
め、チップ内部の動作電圧を標準的な電圧（例えば、
３．３Ｖ）よりも低電圧化する動きが顕在化しつつある
（例えば、日経マイクロデバイス１９９５年１月号７８
ページ）。このように低電圧で動作するチップが、３．
３Ｖで動作するボード上の他のチップ（周辺ロジックや
メモリなど）とインタフェースするためには、自分の動
作電圧よりも高い電源電圧レベルとインタフェースでき
る入出力バッファを搭載する必要がある。このような入
出力バッファの従来例を図４および図５に示す。

【０００３】図４の従来例は、公開特許公報（特開平4-
329024）で報告されている。ＶＣＣＨは標準電源電圧
（例えば、３．３Ｖ）に相当する。ＶＣＣＬはこの入出
力バッファが搭載されているチップの内部の動作電圧で
あり、ＶＣＣＨより低い（例えば、２．５Ｖ）。チップ
内部からの出力信号（ＤＯＵＴ）、出力活性化信号（Ｏ
ＥＮ）、チップ内部への入力信号（ＤＩＮ）はいずれも
信号振幅はＶＣＣＬである。バッファ回路が出力信号
（ＤＯＵＴ）を入出力端子（ＰＡＤ）に出力するとき、
信号振幅がＶＣＣＬのまま出力される。一方、外部から
入出力端子（ＰＡＤ）にＶＣＣＨレベルの信号が入力さ
れるとき、Ｎチャネル型ＭＯＳＦＥＴ（ＭＮ１０４）、
２段のＣＭＯＳインバータ（ＭＰ１０３、ＭＮ１０５、
ＩＮＶ１００）を介してＶＣＣＬレベルの信号（ＤＩ
Ｎ）に変換されてチップ内部に送られる。Ｐチャネル型
ＭＯＳＦＥＴ（ＭＰ１０１）のＮウェルにＶＣＣＬでは
なくＶＣＣＨが給電されているのは、外部から入出力端
子（ＰＡＤ）にハイレベル（ＶＣＣＨ）の信号が印加さ
れたときにＭＰ１０１のドレイン（ＰＡＤ）とＮウェル
からなるＰＮ接合が順バイアスされるのを防止するため
である。

【０００４】図５の従来例は、IEEE Journal of Solid-
State Circuits, vol. 29, pp. 1415-1428, Dec. 1994
で報告されている。このバッファ回路では、ＶＣＣＬレ
ベルの出力信号（ＤＯＵＴ）は入出力端子（ＰＡＤ）で
はＶＣＣＨレベルの信号に変換されて出力される。この
ＶＣＣＨレベルへの引き上げは、Ｐチャネル型ＭＯＳＦ
ＥＴで構成されるラッチ（ＭＰ２０１とＭＰ２０２、Ｍ
Ｐ２０３とＭＰ２０４）により行われる。一方、外部か
ら入出力端子（ＰＡＤ）にＶＣＣＨレベルの信号が入力
されるとき、図４の従来例と類似の方法によりＶＣＣＬ
レベルの信号（ＤＩＮ）に変換されてチップ内部に送ら
れる。

【０００５】他の従来例としては特開平4-211515号公報
があるが、詳細は省略する。

【０００６】

【発明が解決しようとする課題】インタフェースする標
準的な電源電圧レベルよりも低い電圧で内部回路を動作
させるチップでは、内部回路を低電力かつ高速に動作さ
せることが困難であるという問題がある。これは、従来
から用いられている前述の入出力バッファには以下の
（１）または（２）の問題があることに起因する。

【０００７】（１）インタフェースする電源電圧レベル
とは無関係にチップ内部の動作電圧を低く下げる（すな
わち、内部回路を低電力化する）ことができない。

【０００８】（２）入出力バッファ中の素子にはインタ
フェースのレベルと同一の高い電圧が印加されるので、
内部回路の動作電圧を低電圧化しているにもかかわら
ず、信頼性の点から許容できる素子の微細化（すなわ
ち、内部回路動作の高速化）はインタフェースする電源
電圧レベルで定まってしまい、それ以上の微細化（高速
化）はできない。

【０００９】従来の入出力バッファがもつ上記の問題
（１）および（２）をそれぞれ以下に詳しく説明する。

【００１０】従来例として図４に示した入出力バッファ
には上記（１）の問題がある。すなわち、インタフェー
スする電源電圧レベル（ＶＣＣＨ）とは無関係にそのチ
ップ内部の動作電圧（ＶＣＣＬ）を低く下げることはで
きない。なぜなら、ＶＣＣＬを非常に低く下げると、こ
のチップから出力されたハイレベルの信号は標準電源電
圧（ＶＣＣＨ）で動作する他のチップにはハイレベルと
して正しく認識されないからである。図６を用いてこれ
を説明する。図４の入出力バッファ（図６では最終出力
段のみを示してある）から外部へ出力される信号のハイ
レベルはＶＣＣＬである。一方、標準電源電圧（ＶＣＣ
Ｈ）で動作するチップはＶＣＣＨ／２前後の値を論理し
きい値として入力信号のハイレベルとロウレベルを識別
していると一般に考えられる。したがって、ＶＣＣＬが
ＶＣＣＨの１／２にも満たないような低い電圧の場合
は、ＶＣＣＬで動作するチップからこのバッファにより
外部に出力されたハイレベル（ＶＣＣＬ）の信号は誤っ
てロウレベルとして認識されてしまう（例えば、ＶＣＣ
Ｈ＝３．３Ｖ、ＶＣＣＬ＝１Ｖの場合）。かくして、こ
の入出力バッファを用いた場合は、インタフェースする
電源電圧レベルとは無関係にそのチップ内部の動作電圧
を低く下げることはできないので、内部回路を大幅に低
電力化することは困難である。

【００１１】従来例として図５に示した入出力バッファ
には上記（２）の問題がある。すなわち、この入出力バ
ッファ中の素子にはインタフェースのレベルと同一の高
い電圧（ＶＣＣＨ）が印加される。例えば、バッファの
ハイレベル出力時には、入出力端子（ＰＡＤ）はＶＣＣ
Ｈ、ノード（Ｎ２１０）は０Ｖ（ＧＮＤレベル）となる
から、Ｎチャネル型ＭＯＳＦＥＴ（ＭＮ２０５）のドレ
イン・ソース間およびゲート・ソース間にはＶＣＣＨの
電圧が印加される。同様にして、電源電圧ＶＣＣＨより
給電される部分回路に含まれる素子（ＭＮ２０１〜２０
４、ＭＰ２０１〜２０５、ＩＮＶ２０４〜２０８を構成
する各素子）にＶＣＣＨが印加される場合があることは
容易に理解されるであろう。かくして、この入出力バッ
ファを搭載したチップでは、内部回路の動作電圧をＶＣ
ＣＬに低電圧化しているにもかかわらず、信頼性の点か
ら許容できる素子の微細化（すなわち、内部回路動作の
高速化）はインタフェースする電源電圧レベル（ＶＣＣ
Ｈ）で定まってしまい、それ以上の微細化（高速化）は
できない。もちろん、許容印加電圧が異なる２種類の素
子（例えば、相異なるゲート酸化膜をもつ２種類のＭＯ
ＳＦＥＴ）を同一チップ上に形成し、入出力バッファと
内部回路でこれらを使い分けることも原理的には可能で
あるが、素子形成のプロセス工程が非常に複雑になるの
で現実的ではない。

【００１２】本発明の目的は、インタフェースする電源
電圧レベルよりも低い電圧で内部回路を動作させるチッ
プおいて、内部回路の低電力かつ高速な動作を可能とす
る入出力バッファを提供することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、本発明の一実施形態によれば、そのドレイン・ソー
ス経路が互いに直列接続された第１および第２のＰチャ
ネル型ＭＯＳＦＥＴ（ＭＰ７およびＭＰ８）と、そのド
レイン・ソース経路が互いに直列接続された第１および
第２のNチャネル型ＭＯＳＦＥＴ（ＭＮ９およびＭＮ１
０）を具備し、第１の動作電位点（ＶＣＣＨ）に上記第
１のＰチャネル型ＭＯＳＦＥＴ（ＭＰ７）のソース端子
が接続され、上記第１の動作電位点（ＶＣＣＨ）よりも
電位が低い第２の動作電位点（ＧＮＤ）に上記第１のＮ
チャネル型ＭＯＳＦＥＴ（ＭＮ９）のソース端子が接続
され、上記第２のＰチャネル型ＭＯＳＦＥＴ（ＭＰ８）
のドレイン端子および上記第２のＮチャネル型ＭＯＳＦ
ＥＴ（ＭＮ１０）のドレイン端子が第１の端子（ＰＡ
Ｄ）に接続され、上記第１の動作電位点（ＶＣＣＨ）よ
りも電位が低く上記第２の動作電位点（ＧＮＤ）よりも
電位が高い第３の動作電位点（ＶＣＣＭ）に上記第２の
Ｐチャネル型ＭＯＳＦＥＴ（ＭＰ８）のゲート端子およ
び上記第２のＮチャネル型ＭＯＳＦＥＴ（ＭＮ１０）の
ゲート端子が接続され、上記第１のＰチャネル型ＭＯＳ
ＦＥＴ（ＭＰ７）のゲート端子が第１の信号（Ｎ９）に
応答し、上記第１のＮチャネル型ＭＯＳＦＥＴ（ＭＮ
９）のゲート端子が第２の信号（Ｎ１５）に応答するこ
とを特徴とするものである（図１参照）。

【００１４】さらに、本発明の好適な実施例によれば、
上記第１の信号（Ｎ９）はハイレベルが上記第１の動作
電位点（ＶＣＣＨ）に一致しロウレベルが上記第２の動
作電位点（ＧＮＤ）より高い電位（ＶＣＣＭ）であり、
上記第２の信号（Ｎ１５）はハイレベルが上記第１の動
作電位点（ＶＣＣＨ）より低い電位（ＶＣＣＭ）であり
ロウレベルが上記第２の動作電位点（ＧＮＤ）に一致す
ることを特徴とするものである（図１参照）。

【００１５】さらに、本発明の好適な実施形態によれ
ば、上記第１の信号（Ｎ９）を生成する第１の手段は、
そのドレイン・ソース経路が互いに直列接続された第３
および第４のＰチャネル型ＭＯＳＦＥＴ（ＭＰ１および
ＭＰ３）と、そのドレイン・ソース経路が互いに直列接
続された第５および第６のＰチャネル型ＭＯＳＦＥＴ
（ＭＰ２およびＭＰ４）と、そのドレイン端子が上記第
４のＰチャネル型ＭＯＳＦＥＴ（ＭＰ３）のドレイン端
子に接続された第３のＮチャネル型ＭＯＳＦＥＴ（ＭＮ
２）と、そのドレイン端子が上記第６のＰチャネル型Ｍ
ＯＳＦＥＴ（ＭＰ４）のドレイン端子に接続された第４
のＮチャネル型ＭＯＳＦＥＴ（ＭＮ４）を具備し、上記
第３のＰチャネル型ＭＯＳＦＥＴ（ＭＰ１）のドレイン
端子と上記第５のＰチャネル型ＭＯＳＦＥＴ（ＭＰ２）
のゲート端子が接続され、上記第５のＰチャネル型ＭＯ
ＳＦＥＴ（ＭＰ２）のドレイン端子と上記第３のＰチャ
ネル型ＭＯＳＦＥＴ（ＭＰ１）のゲート端子が接続さ
れ、上記第３および第５のＰチャネル型ＭＯＳＦＥＴ
（ＭＰ１およびＭＰ２）のソース端子が上記第１の動作
電位点（ＶＣＣＨ）に接続され、上記第４および第６の
Ｐチャネル型ＭＯＳＦＥＴ（ＭＰ３およびＭＰ４）のゲ
ート端子および上記第３および第４のＮチャネル型ＭＯ
ＳＦＥＴ（ＭＮ２およびＭＮ４）のゲート端子が上記第
３の動作電位点（ＶＣＣＭ）に接続されたことを特徴と
するものである（図１参照）。

【００１６】さらに、本発明の好適な実施形態によれ
ば、第３の信号（Ｎ１）に応答して、上記第３のＮチャ
ネル型ＭＯＳＦＥＴ（ＭＮ２）のソース端子（Ｎ３）と
上記第４のNチャネル型ＭＯＳＦＥＴ（ＭＮ４）のソー
ス端子（Ｎ４）のいずれか一方を選択的に上記第２の動
作電位点（ＧＮＤ）に一致させる第２の手段を具備する
ことを特徴とするものである（図１参照）。

【００１７】さらに、本発明の好適な実施例によれば、
上記第３の信号（Ｎ１）はそのハイレベルが上記第３の
動作電位点（ＶＣＣＭ）よりも高くはない電位（ＶＣＣ
Ｌ）でありそのロウレベルが上記第２の動作電位点（Ｇ
ＮＤ）に一致することを特徴とするものである（図１参
照）。

【００１８】さらに、本発明の好適な実施形態によれ
ば、上記第２の手段は、そのドレイン・ソース経路を介
して上記第３のNチャネル型ＭＯＳＦＥＴ（ＭＮ２）の
ソース端子（Ｎ３）と上記第２の動作電位点（ＧＮＤ）
が接続される第５のNチャネル型ＭＯＳＦＥＴ（ＭＮ
１）と、そのドレイン・ソース経路を介して上記第４の
Nチャネル型ＭＯＳＦＥＴ（ＭＮ４）のソース端子（Ｎ
４）と上記第２の動作電位点（ＧＮＤ）が接続される第
６のNチャネル型ＭＯＳＦＥＴ（ＭＮ３）を具備し、上
記第５のNチャネル型ＭＯＳＦＥＴ（ＭＮ１）のゲート
端子は上記第３の信号（Ｎ１）に応答し、上記第６のN
チャネル型ＭＯＳＦＥＴ（ＭＮ３）のゲート端子は上記
第３の信号（Ｎ１）の相補信号（Ｎ２）に応答すること
を特徴とするものである（図１参照）。

【００１９】さらに、本発明の好適な実施形態によれ
ば、上記第２の信号（Ｎ１５）を生成する第３の手段
は、そのソース端子が上記第３の動作電位点（ＶＣＣ
Ｍ）に接続された第７および第８のＰチャネル型ＭＯＳ
ＦＥＴ（ＭＰ５およびＭＰ６）と、そのソース端子が上
記第２の動作電位点（ＧＮＤ）に接続された第７および
第８のＮチャネル型ＭＯＳＦＥＴ（ＭＮ７およびＭＮ
８）を具備し、上記第７のＮチャネル型ＭＯＳＦＥＴ
（ＭＮ７）のドレイン端子は上記第７のＰチャネル型Ｍ
ＯＳＦＥＴ（ＭＰ５）のドレイン端子と上記第８のＰチ
ャネル型ＭＯＳＦＥＴ（ＭＰ６）のゲート端子に接続さ
れ、上記第８のＮチャネル型ＭＯＳＦＥＴ（ＭＮ８）の
ドレイン端子は上記第８のＰチャネル型ＭＯＳＦＥＴ
（ＭＰ６）のドレイン端子と上記第７のＰチャネル型Ｍ
ＯＳＦＥＴ（ＭＰ５）のゲート端子に接続され、上記第
７のＮチャネル型ＭＯＳＦＥＴ（ＭＮ７）のゲート端子
は第４の信号（Ｎ１１）に応答し、上記第８のＮチャネ
ル型ＭＯＳＦＥＴ（ＭＮ８）のゲート端子は上記第４の
信号（Ｎ１１）の相補信号（Ｎ１２）に応答することを
特徴とするものである（図１参照）。

【００２０】さらに、本発明の好適な実施例によれば、
上記第４の信号（Ｎ１１）はそのハイレベルが上記第３
の動作電位点（ＶＣＣＭ）よりも高くはない電位（ＶＣ
ＣＬ）でありそのロウレベルが上記第２の動作電位点
（ＧＮＤ）に一致することを特徴とするものである（図
１参照）。

【００２１】さらに、本発明の好適な実施形態によれ
ば、そのゲート端子が上記第３の動作電位点（ＶＣＣ
Ｍ）に接続されそのドレイン・ソース経路が上記第１の
端子（ＰＡＤ）に接続された第９のＮチャネル型ＭＯＳ
ＦＥＴ（ＭＮ１１）を具備することを特徴とするもので
ある（図１参照）。

【００２２】さらに、本発明の好適な実施例によれば、
上記第１の信号（Ｎ９）を生成する上記第１の手段は、
そのソース端子が上記第３の動作電位点（ＶＣＣＭ）に
接続された第１０および第１１のＮチャネル型ＭＯＳＦ
ＥＴ（ＭＮ５およびＭＮ６）を具備し、上記第３のＰチ
ャネル型ＭＯＳＦＥＴ（ＭＰ１）のドレイン端子は上記
第１０のＮチャネル型ＭＯＳＦＥＴ（ＭＮ５）のドレイ
ン端子および上記第１１のＮチャネル型ＭＯＳＦＥＴ
（ＭＮ６）のゲート端子に接続され、上記第５のＰチャ
ネル型ＭＯＳＦＥＴ（ＭＰ２）のドレイン端子は上記第
１１のＮチャネル型ＭＯＳＦＥＴ（ＭＮ６）のドレイン
端子および上記第１０のＮチャネル型ＭＯＳＦＥＴ（Ｍ
Ｎ５）のゲート端子に接続されたことを特徴とするもの
である（図１参照）。

【００２３】本発明の代表的な実施形態（図１）では、
接地電位（ＧＮＤ）より高い３つの電源（ＶＣＣＬ、Ｖ
ＣＣＭおよびＶＣＣＨ）が供給される。ＶＣＣＬよりＶ
ＣＣＭの電位が高く、ＶＣＣＭよりＶＣＣＨの電位が高
い。ＶＣＣＬはチップ内部の動作電圧に相当する。ま
た、ＶＣＣＨはこのバッファ回路がインタフェースする
電源電圧レベルに相当する。チップ内部からの出力信号
（ＤＯＵＴ）、出力活性化信号（ＯＥＮ）、チップ内部
への入力信号（ＤＩＮ）は、いずれもハイレベルがＶＣ
ＣＬ、ロウレベルが０Ｖ（ＧＮＤレベル）に一致する。

【００２４】ＮＡＮＤゲート（ＮＡ１、ＮＡ２）とイン
バータ（ＩＮＶ１、ＩＮＶ２、ＩＮＶ３）からなる部分
論理回路は出力信号（ＤＯＵＴ）と出力活性化信号（Ｏ
ＥＮ）をもとに信号（Ｎ１、Ｎ２、Ｎ１１、Ｎ１２）を
生成する。Ｎ１とＮ２、Ｎ１１とＮ１２はそれぞれ互い
に相補の関係にある。出力活性化信号（ＯＥＮ）がハイ
レベル（ＶＣＣＬ）のとき、信号（Ｎ２、Ｎ１１）は出
力信号（ＤＯＵＴ）と論理値が一致する。また、出力活
性化信号（ＯＥＮ）がロウレベル（０Ｖ）のとき、出力
信号（ＤＯＵＴ）の論理値によらず信号（Ｎ２）は常に
ロウレベル（０Ｖ）、信号（Ｎ１１）は常にハイレベル
（ＶＣＣＬ）となる。

【００２５】出力活性化信号（ＯＥＮ）がハイレベル
（ＶＣＣＬ）のとき、バッファ回路は出力信号（ＤＯＵ
Ｔ）を入出力端子（ＰＡＤ）に出力する（図２参照）。
出力信号（ＤＯＵＴ）がロウレベル（０Ｖ）からハイレ
ベル（ＶＣＣＬ）に遷移する場合を例にとり、この動作
を以下に説明する。

【００２６】信号（Ｎ１）はハイレベル（ＶＣＣＬ）か
らロウレベル（０Ｖ）、信号（Ｎ２）はロウレベル（０
Ｖ）からハイレベル（ＶＣＣＬ）に遷移するので、Ｎチ
ャネル型ＭＯＳＦＥＴ（ＭＮ１）はオフに、Ｎチャネル
型ＭＯＳＦＥＴ（ＭＮ３）はオンに遷移する。遷移前は
ハイレベル（ＶＣＣＨ）であったノード（Ｎ８）は、Ｐ
チャネル型ＭＯＳＦＥＴ（ＭＰ４）とＮチャネル型ＭＯ
ＳＦＥＴ（ＭＮ４）を介してＮチャネル型ＭＯＳＦＥＴ
（ＭＮ３）によって駆動され、ＶＣＣＭよりもＰチャネ
ル型ＭＯＳＦＥＴ（ＭＰ４）のしきい値の大きさ分だけ
高い電位に達するまで電位が引き下げられる。これによ
りＰチャネル型ＭＯＳＦＥＴ（ＭＰ１）はオンとなり、
遷移前はロウレベル（ＶＣＣＭ）であったノード（Ｎ
７）をハイレベル（ＶＣＣＨ）に引き上げる。これによ
りＮチャネル型ＭＯＳＦＥＴ（ＭＮ６）はオンに遷移
し、ノード（Ｎ８）の電位をＶＣＣＭに一致させる。か
くして、ＶＣＣＬをハイレベル、０Ｖをロウレベルとす
る信号（Ｎ１およびＮ２）は、ＶＣＣＨをハイレベル、
ＶＣＣＭをロウレベルとする信号（Ｎ７およびＮ８）に
レベル変換される。

【００２７】信号（Ｎ８）はさらに２段のインバータ
（ＩＮＶ４、ＩＮＶ５）を通して同一レベルの信号とし
てノード（Ｎ９）に伝えられる。ノード（Ｎ９）はハイ
レベル（ＶＣＣＨ）からロウレベル（ＶＣＣＭ）に遷移
するのでＰチャネル型ＭＯＳＦＥＴ（ＭＰ７）をオンに
遷移させる。一方、信号（Ｎ１２）はハイレベル（ＶＣ
ＣＬ）からロウレベル（０Ｖ）、信号（Ｎ１１）はロウ
レベル（０Ｖ）からハイレベル（ＶＣＣＬ）に遷移する
ので、Ｎチャネル型ＭＯＳＦＥＴ（ＭＮ８）はオフに、
Ｎチャネル型ＭＯＳＦＥＴ（ＭＮ７）はオンに遷移す
る。遷移前はハイレベル（ＶＣＣＭ）であったノード
（Ｎ１３）は、Ｎチャネル型ＭＯＳＦＥＴ（ＭＮ７）に
よって駆動され、ロウレベル（０Ｖ）に引き下げられ
る。これによりＰチャネル型ＭＯＳＦＥＴ（ＭＰ６）は
オンとなり、遷移前はロウレベル（０Ｖ）であったノー
ド（Ｎ１４）をＶＣＣＭに引き上げる。かくして、ＶＣ
ＣＬをハイレベル、０Ｖをロウレベルとする信号（Ｎ１
１およびＮ１２）は、ＶＣＣＭをハイレベル、０Ｖをロ
ウレベルとする信号（Ｎ１３およびＮ１４）にレベル変
換される。

【００２８】信号（Ｎ１３）はさらに２段のインバータ
（ＩＮＶ７およびＩＮＶ８）を通して同一レベルの信号
としてノード（Ｎ１５）に伝えられる。ノード（Ｎ１
５）はハイレベル（ＶＣＣＭ）からロウレベル（０Ｖ）
に遷移するのでＮチャネル型ＭＯＳＦＥＴ（ＭＮ９）を
オフに遷移させる。以上のようにしてＰチャネル型ＭＯ
ＳＦＥＴ（ＭＰ７）がオン、Ｎチャネル型ＭＯＳＦＥＴ
（ＭＮ９）がオフとなるので、Ｐチャネル型ＭＯＳＦＥ
Ｔ（ＭＰ７）はＰチャネル型ＭＯＳＦＥＴ（ＭＰ８）を
介して入出力端子（ＰＡＤ）を駆動し、ロウレベル（０
Ｖ）からハイレベル（ＶＣＣＨ）に引き上げる。

【００２９】出力活性化信号（ＯＥＮ）が同じくハイレ
ベル（ＶＣＣＬ）であって、出力信号（ＤＯＵＴ）がハ
イレベル（ＶＣＣＬ）からロウレベル（０Ｖ）に遷移す
るときは、各ノードにはそれぞれ上述とは逆の遷移が生
じ、入出力端子（ＰＡＤ）はハイレベル（ＶＣＣＨ）か
らロウレベル（０Ｖ）に遷移する（図２参照）。

【００３０】出力活性化信号（ＯＥＮ）がロウレベル
（０Ｖ）のときは、出力信号（ＤＯＵＴ）の論理値によ
らずノード（Ｎ９）はハイレベル（ＶＣＣＨ）、ノード
（Ｎ１５）はロウレベル（０Ｖ）となる。Ｐチャネル型
ＭＯＳＦＥＴ（ＭＰ７）とＮチャネル型ＭＯＳＦＥＴ
（ＭＮ９）はいずれもオフとなるので、このバッファ回
路は入出力端子（ＰＡＤ）を駆動しない。

【００３１】本発明のバッファ回路を適用したチップで
は、内部動作電圧（ＶＣＣＬ）の低電圧化による内部回
路の低電力化を容易に図ることができる。なぜなら、上
記の説明から明らかなように、チップ内部のＶＣＣＬレ
ベルの信号は本発明のバッファ回路によりインタフェー
スする電源電圧レベル（ＶＣＣＨ）にレベル変換されて
入出力端子（ＰＡＤ）に出力されるので、インタフェー
スする電源電圧レベル（ＶＣＣＨ）とは無関係にチップ
内部の動作電圧（ＶＣＣＬ）を低く下げることができる
からである。

【００３２】さらに、本発明のバッファ回路では素子に
印加される最大電圧がインタフェースの電源電圧（ＶＣ
ＣＨ）よりも低く抑えられているので、信頼性の点か
ら、それだけより進んだ微細加工技術を適用し易く、し
たがって、内部回路の高速化を図り易くなる。本発明の
バッファ回路中の素子に印加される最大電圧がＶＣＣＨ
よりも低く抑えられていることを以下に詳細に説明す
る。

【００３３】入出力端子（ＰＡＤ）は０ＶからＶＣＣＨ
までフルスイングするが、ＰＡＤに応答するＭＯＳＦＥ
Ｔ（ＭＰ７、ＭＰ８、ＭＮ９、ＭＮ１０）にはＶＣＣＨ
より低い電圧しか印加されない。これを図１および図３
を用いて説明する。図３は、入出力端子（ＰＡＤ）の電
位がロウレベル（０Ｖ）、ハイレベル（ＶＣＣＨ）、ロ
ウレベル（０Ｖ）の順に遷移したとき（図２に対応）の
ノード（Ｎ１０、Ｎ１６）の電位、Ｐチャネル型ＭＯＳ
ＦＥＴ（ＭＰ８）の端子間電圧、Ｎチャネル型ＭＯＳＦ
ＥＴ（ＭＮ１０）の端子間電圧の時間変化を示してい
る。まず、ノード（Ｎ１０）の電位（図３中のＮ１０を
参照）はＶＣＣＭ＋ＶＴＰより低くはならない（ただ
し、ＶＴＰはＰチャネル型ＭＯＳＦＥＴのしきい値の大
きさ）。なぜなら、ノード（Ｎ１０）がＶＣＣＭ＋ＶＴ
Ｐより低電位になろうとするとＰチャネル型ＭＯＳＦＥ
Ｔ（ＭＰ８）がオフになりノード（Ｎ１０）の電位低下
を妨げるからである。したがって、Ｐチャネル型ＭＯＳ
ＦＥＴ（ＭＰ７）のドレイン・ソース間（ソースはＶＣ
ＣＨに固定されている）にはＶＣＣＨ−（ＶＣＣＭ＋Ｖ
ＴＰ）以下の電圧しか印加されない。また、素子接続の
対象性から容易に類推されるように、ノード（Ｎ１６）
の電位（図３中のＮ１６を参照）はＶＣＣＭ−ＶＴＮよ
り高くはならない（ただし、ＶＴＮはＮチャネル型ＭＯ
ＳＦＥＴのしきい値の大きさ）ので、Ｎチャネル型ＭＯ
ＳＦＥＴ（ＭＮ９）のドレイン・ソース間にはＶＣＣＭ
−ＶＴＮ以下の電圧しか印加されない。また、Ｐチャネ
ル型ＭＯＳＦＥＴ（ＭＰ８）とＮチャネル型ＭＯＳＦＥ
Ｔ（ＭＮ１０）はゲート端子がＶＣＣＭに固定されてい
ることから、ゲート・ソース間およびゲート・ドレイン
間の印加電圧はＶＣＣＭとＶＣＣＨ−ＶＣＣＭのうち大
きいほうの電圧を超えない（図３中のＧ−ＳおよびＧ−
Ｄを参照）。Ｐチャネル型ＭＯＳＦＥＴ（ＭＰ８）とＮ
チャネル型ＭＯＳＦＥＴ（ＭＮ１０）のドレイン・ソー
ス間電圧の大きさは、入出力端子（ＰＡＤ）がロウレベ
ル（０Ｖ）のときＭＰ８が最大値ＶＣＣＭ＋ＶＴＰ、入
出力端子（ＰＡＤ）がハイレベル（ＶＣＣＨ）のときＭ
Ｎ１０が最大値ＶＣＣＨ−ＶＣＣＭ＋ＶＴＮをとるが、
いずれもＶＣＣＨより低い電圧である（図３中のＤ−Ｓ
を参照）。かくして、入出力端子（ＰＡＤ）に応答する
ＭＯＳＦＥＴ（ＭＰ７、ＭＰ８、ＭＮ９、ＭＮ１０）に
は、ＰＡＤが０ＶからＶＣＣＨまでフルスイングするに
もかかわらず、ＶＣＣＨより低い電圧しか印加されな
い。ＭＯＳＦＥＴのしきい値の大きさ（ＶＴＰ、ＶＴ
Ｎ）を近似的に零とみなし、さらにＶＣＣＭをＶＣＣＨ
／２に設定すると、上記の説明よりＭＯＳＦＥＴ（ＭＰ
７、ＭＰ８、ＭＮ９、ＭＮ１０）に印加される最大電圧
はＶＣＣＨ／２となる。

【００３４】Ｐチャネル型ＭＯＳＦＥＴ（ＭＰ１〜４）
とＮチャネル型ＭＯＳＦＥＴ（ＭＮ１〜４）から構成さ
れるレベル変換部は電源電圧としてＶＣＣＨが供給され
ているが、各ＭＯＳＦＥＴには、やはりＶＣＣＨより低
い電圧しか印加されない。なぜなら、このレベル変換部
を構成する素子の接続（ＭＰ１、ＭＰ３、ＭＮ２、ＭＮ
１）あるいは（ＭＰ２、ＭＰ４、ＭＮ４、ＭＮ３）が、
上記の素子接続（ＭＰ７、ＭＰ８、ＭＮ１０、ＭＮ９）
と同一であるため、上記の説明と同一の機構により各Ｍ
ＯＳＦＥＴの印加電圧が低減されるからである。

【００３５】Ｎチャネル型ＭＯＳＦＥＴ（ＭＮ１１）の
ゲート端子はＶＣＣＭに固定されているので、入出力端
子（ＰＡＤ）がハイレベル（ＶＣＣＨ）になってもノー
ド（Ｎ１７）の電位はＶＣＣＭ−ＶＴＮまでしか上昇し
ない。したがって、インバータ（ＩＮＶ８）を構成する
素子にはＶＣＣＨの電圧がフルに印加されることはな
い。Ｎチャネル型ＭＯＳＦＥＴ（ＭＮ１１）に印加され
る電圧はＮチャネル型ＭＯＳＦＥＴ（ＭＮ１０）と同様
に低減される。

【００３６】本発明のバッファ回路（図１参照）に含ま
れる上記以外の素子に関しては、印加される電圧がＶＣ
ＣＨより低いのは明らかである。かくして、本発明のバ
ッファ回路を構成するすべての素子に印加される最大電
圧は、インタフェースの電圧（ＶＣＣＨ）よりも低く抑
えられている。

【００３７】

【発明の実施の形態】以下に本発明の実施例を図面によ
り詳細に説明する。

【００３８】図１は、本発明の一実施例を説明する入出
力バッファ回路の構成図である。本バッファ回路では、
接地電位（ＧＮＤ）より高い３つの電源（ＶＣＣＬ、Ｖ
ＣＣＭおよびＶＣＣＨ）が供給される。ＶＣＣＬよりＶ
ＣＣＭの電位が高く、ＶＣＣＭよりＶＣＣＨの電位が高
い。ＶＣＣＬはチップ内部の動作電圧に相当する。ま
た、ＶＣＣＨはこのバッファ回路がインタフェースする
電源電圧レベル（例えば、３．３Ｖ）に相当する。チッ
プ内部からの出力信号（ＤＯＵＴ）、出力活性化信号
（ＯＥＮ）、チップ内部への入力信号（ＤＩＮ）は、い
ずれもハイレベルがＶＣＣＬ、ロウレベルが０Ｖ（ＧＮ
Ｄレベル）に一致する。

【００３９】ＮＡＮＤゲート（ＮＡ１、ＮＡ２）とイン
バータ（ＩＮＶ１、ＩＮＶ２、ＩＮＶ３）からなる部分
論理回路は出力信号（ＤＯＵＴ）と出力活性化信号（Ｏ
ＥＮ）をもとに信号（Ｎ１、Ｎ２、Ｎ１１、Ｎ１２）を
生成する。Ｎ１とＮ２、Ｎ１１とＮ１２はそれぞれ互い
に相補の関係にある。出力活性化信号（ＯＥＮ）がハイ
レベル（ＶＣＣＬ）のとき、信号（Ｎ２、Ｎ１１）は出
力信号（ＤＯＵＴ）と論理値が一致する。また、出力活
性化信号（ＯＥＮ）がロウレベル（０Ｖ）のとき、出力
信号（ＤＯＵＴ）の論理値によらず信号（Ｎ２）は常に
ロウレベル（０Ｖ）、信号（Ｎ１１）は常にハイレベル
（ＶＣＣＬ）となる。

【００４０】出力活性化信号（ＯＥＮ）がハイレベル
（ＶＣＣＬ）のとき、バッファ回路は出力信号（ＤＯＵ
Ｔ）を入出力端子（ＰＡＤ）に出力する（図２参照）。
出力信号（ＤＯＵＴ）がロウレベル（０Ｖ）からハイレ
ベル（ＶＣＣＬ）に遷移する場合を例にとり、この動作
を以下に説明する。信号（Ｎ１）はハイレベル（ＶＣＣ
Ｌ）からロウレベル（０Ｖ）、信号（Ｎ２）はロウレベ
ル（０Ｖ）からハイレベル（ＶＣＣＬ）に遷移するの
で、Ｎチャネル型ＭＯＳＦＥＴ（ＭＮ１）はオフに、Ｎ
チャネル型ＭＯＳＦＥＴ（ＭＮ３）はオンに遷移する。
遷移前はハイレベル（ＶＣＣＨ）であったノード（Ｎ
８）は、Ｐチャネル型ＭＯＳＦＥＴ（ＭＰ４）とＮチャ
ネル型ＭＯＳＦＥＴ（ＭＮ４）を介してＮチャネル型Ｍ
ＯＳＦＥＴ（ＭＮ３）によって駆動され、ＶＣＣＭより
もＰチャネル型ＭＯＳＦＥＴ（ＭＰ４）のしきい値の大
きさ分だけ高い電位に達するまで電位が引き下げられ
る。これによりＰチャネル型ＭＯＳＦＥＴ（ＭＰ１）は
オンとなり、遷移前はロウレベル（ＶＣＣＭ）であった
ノード（Ｎ７）をハイレベル（ＶＣＣＨ）に引き上げ
る。これによりＮチャネル型ＭＯＳＦＥＴ（ＭＮ６）は
オンに遷移し、ノード（Ｎ８）の電位をＶＣＣＭに一致
させる。かくして、ＶＣＣＬをハイレベル、０Ｖをロウ
レベルとする信号（Ｎ１およびＮ２）は、ＶＣＣＨをハ
イレベル、ＶＣＣＭをロウレベルとする信号（Ｎ７およ
びＮ８）にレベル変換される。信号（Ｎ８）はさらに２
段のインバータ（ＩＮＶ４、ＩＮＶ５）を通して同一レ
ベルの信号としてノード（Ｎ９）に伝えられる。ノード
（Ｎ９）はハイレベル（ＶＣＣＨ）からロウレベル（Ｖ
ＣＣＭ）に遷移するのでＰチャネル型ＭＯＳＦＥＴ（Ｍ
Ｐ７）をオンに遷移させる。一方、信号（Ｎ１２）はハ
イレベル（ＶＣＣＬ）からロウレベル（０Ｖ）、信号
（Ｎ１１）はロウレベル（０Ｖ）からハイレベル（ＶＣ
ＣＬ）に遷移するので、Ｎチャネル型ＭＯＳＦＥＴ（Ｍ
Ｎ８）はオフに、Ｎチャネル型ＭＯＳＦＥＴ（ＭＮ７）
はオンに遷移する。遷移前はハイレベル（ＶＣＣＭ）で
あったノード（Ｎ１３）は、Ｎチャネル型ＭＯＳＦＥＴ
（ＭＮ７）によって駆動され、ロウレベル（０Ｖ）に引
き下げられる。これによりＰチャネル型ＭＯＳＦＥＴ
（ＭＰ６）はオンとなり、遷移前はロウレベル（０Ｖ）
であったノード（Ｎ１４）をＶＣＣＭに引き上げる。か
くして、ＶＣＣＬをハイレベル、０Ｖをロウレベルとす
る信号（Ｎ１１およびＮ１２）は、ＶＣＣＭをハイレベ
ル、０Ｖをロウレベルとする信号（Ｎ１３およびＮ１
４）にレベル変換される。信号（Ｎ１３）はさらに２段
のインバータ（ＩＮＶ７およびＩＮＶ８）を通して同一
レベルの信号としてノード（Ｎ１５）に伝えられる。ノ
ード（Ｎ１５）はハイレベル（ＶＣＣＭ）からロウレベ
ル（０Ｖ）に遷移するのでＮチャネル型ＭＯＳＦＥＴ
（ＭＮ９）をオフに遷移させる。以上のようにしてＰチ
ャネル型ＭＯＳＦＥＴ（ＭＰ７）がオン、Ｎチャネル型
ＭＯＳＦＥＴ（ＭＮ９）がオフとなるので、Ｐチャネル
型ＭＯＳＦＥＴ（ＭＰ７）はＰチャネル型ＭＯＳＦＥＴ
（ＭＰ８）を介して入出力端子（ＰＡＤ）を駆動し、ロ
ウレベル（０Ｖ）からハイレベル（ＶＣＣＨ）に引き上
げる。

【００４１】出力活性化信号（ＯＥＮ）が同じくハイレ
ベル（ＶＣＣＬ）であって、出力信号（ＤＯＵＴ）がハ
イレベル（ＶＣＣＬ）からロウレベル（０Ｖ）に遷移す
るときは、各ノードにはそれぞれ上述とは逆の遷移が生
じ、入出力端子（ＰＡＤ）はハイレベル（ＶＣＣＨ）か
らロウレベル（０Ｖ）に遷移する（図２参照）。

【００４２】出力活性化信号（ＯＥＮ）がロウレベル
（０Ｖ）のときは、出力信号（ＤＯＵＴ）の論理値によ
らずノード（Ｎ９）はハイレベル（ＶＣＣＨ）、ノード
（Ｎ１５）はロウレベル（０Ｖ）となる。Ｐチャネル型
ＭＯＳＦＥＴ（ＭＰ７）とＮチャネル型ＭＯＳＦＥＴ
（ＭＮ９）はいずれもオフとなるので、このバッファ回
路は入出力端子（ＰＡＤ）を駆動しない。

【００４３】チップ外部から入出力端子（ＰＡＤ）に入
力されたＶＣＣＨレベルの信号は、Ｎチャネル型ＭＯＳ
ＦＥＴ（ＭＮ１１）、ＶＣＣＬが給電される２段のＣＭ
ＯＳインバータ（ＩＮＶ８、ＩＮＶ９）を介してＶＣＣ
Ｌレベルの信号（ＤＩＮ）に変換される（図２参照）。
なお、ダイオード（Ｄ１、Ｄ２）は、静電破壊を防止す
るための入力保護用の素子として用いている。

【００４４】本実施例のバッファ回路を適用したチップ
では、内部動作電圧（ＶＣＣＬ）の低電圧化による内部
回路の低電力化を容易に図ることができる。なぜなら、
上記の説明から明らかなように、チップ内部のＶＣＣＬ
レベルの信号は本実施例のバッファ回路によりインタフ
ェースする電源電圧レベル（ＶＣＣＨ）にレベル変換さ
れて入出力端子（ＰＡＤ）に出力されるので、インタフ
ェースする電源電圧レベル（ＶＣＣＨ）とは無関係にチ
ップ内部の動作電圧（ＶＣＣＬ）を低く下げることがで
きるからである。

【００４５】さらに、本実施例のバッファ回路では素子
に印加される最大電圧がインタフェースの電源電圧（Ｖ
ＣＣＨ）よりも低く抑えられているので、信頼性の点か
ら、それだけより進んだ微細加工技術を適用し易く、し
たがって、内部回路の高速化を図り易くなる。本実施例
のバッファ回路中の素子に印加される最大電圧がＶＣＣ
Ｈよりも低く抑えられていることを以下に詳細に説明す
る。

【００４６】入出力端子（ＰＡＤ）は０ＶからＶＣＣＨ
までフルスイングするが、ＰＡＤに応答するＭＯＳＦＥ
Ｔ（ＭＰ７、ＭＰ８、ＭＮ９、ＭＮ１０）にはＶＣＣＨ
より低い電圧しか印加されない。これを図１および図３
を用いて説明する。

【００４７】図３は、入出力端子（ＰＡＤ）の電位がロ
ウレベル（０Ｖ）、ハイレベル（ＶＣＣＨ）、ロウレベ
ル（０Ｖ）の順に遷移したとき（図２に対応）のノード
（Ｎ１０、Ｎ１６）の電位、Ｐチャネル型ＭＯＳＦＥＴ
（ＭＰ８）の端子間電圧、Ｎチャネル型ＭＯＳＦＥＴ
（ＭＮ１０）の端子間電圧の時間変化を示している。ま
ず、ノード（Ｎ１０）の電位（図３中のＮ１０を参照）
はＶＣＣＭ＋ＶＴＰより低くはならない（ただし、ＶＴ
ＰはＰチャネル型ＭＯＳＦＥＴのしきい値の大きさ）。
なぜなら、ノード（Ｎ１０）がＶＣＣＭ＋ＶＴＰより低
電位になろうとするとＰチャネル型ＭＯＳＦＥＴ（ＭＰ
８）がオフになりノード（Ｎ１０）の電位低下を妨げる
からである。したがって、Ｐチャネル型ＭＯＳＦＥＴ
（ＭＰ７）のドレイン・ソース間（ソースはＶＣＣＨに
固定されている）にはＶＣＣＨ−（ＶＣＣＭ＋ＶＴＰ）
以下の電圧しか印加されない。また、素子接続の対象性
から容易に類推されるように、ノード（Ｎ１６）の電位
（図３中のＮ１６を参照）はＶＣＣＭ−ＶＴＮより高く
はならない（ただし、ＶＴＮはＮチャネル型ＭＯＳＦＥ
Ｔのしきい値の大きさ）ので、Ｎチャネル型ＭＯＳＦＥ
Ｔ（ＭＮ９）のドレイン・ソース間にはＶＣＣＭ−ＶＴ
Ｎ以下の電圧しか印加されない。また、Ｐチャネル型Ｍ
ＯＳＦＥＴ（ＭＰ８）とＮチャネル型ＭＯＳＦＥＴ（Ｍ
Ｎ１０）はゲート端子がＶＣＣＭに固定されていること
から、ゲート・ソース間およびゲート・ドレイン間の印
加電圧はＶＣＣＭとＶＣＣＨ−ＶＣＣＭのうち大きいほ
うの電圧を超えない（図３中のＧ−ＳおよびＧ−Ｄを参
照）。Ｐチャネル型ＭＯＳＦＥＴ（ＭＰ８）とＮチャネ
ル型ＭＯＳＦＥＴ（ＭＮ１０）のドレイン・ソース間電
圧の大きさは、入出力端子（ＰＡＤ）がロウレベル（０
Ｖ）のときＭＰ８が最大値ＶＣＣＭ＋ＶＴＰ、入出力端
子（ＰＡＤ）がハイレベル（ＶＣＣＨ）のときＭＮ１０
が最大値ＶＣＣＨ−ＶＣＣＭ＋ＶＴＮをとるが、いずれ
もＶＣＣＨより低い電圧である（図３中のＤ−Ｓを参
照）。かくして、入出力端子（ＰＡＤ）に応答するＭＯ
ＳＦＥＴ（ＭＰ７、ＭＰ８、ＭＮ９、ＭＮ１０）には、
ＰＡＤが０ＶからＶＣＣＨまでフルスイングするにもか
かわらず、ＶＣＣＨより低い電圧しか印加されない。Ｍ
ＯＳＦＥＴのしきい値の大きさ（ＶＴＰ、ＶＴＮ）を近
似的に零とみなし、さらにＶＣＣＭをＶＣＣＨ／２に設
定すると、上記の説明よりＭＯＳＦＥＴ（ＭＰ７、ＭＰ
８、ＭＮ９、ＭＮ１０）に印加される最大電圧はＶＣＣ
Ｈ／２となる。

【００４８】Ｐチャネル型ＭＯＳＦＥＴ（ＭＰ１〜４）
とＮチャネル型ＭＯＳＦＥＴ（ＭＮ１〜４）から構成さ
れるレベル変換部は電源電圧としてＶＣＣＨが供給され
ているが、各ＭＯＳＦＥＴには、やはりＶＣＣＨより低
い電圧しか印加されない。なぜなら、このレベル変換部
を構成する素子の接続（ＭＰ１、ＭＰ３、ＭＮ２、ＭＮ
１）あるいは（ＭＰ２、ＭＰ４、ＭＮ４、ＭＮ３）が、
上記の素子接続（ＭＰ７、ＭＰ８、ＭＮ１０、ＭＮ９）
と同一であるため、上記の説明と同一の機構により各Ｍ
ＯＳＦＥＴの印加電圧が低減されるからである。

【００４９】Ｎチャネル型ＭＯＳＦＥＴ（ＭＮ１１）の
ゲート端子はＶＣＣＭに固定されているので、入出力端
子（ＰＡＤ）がハイレベル（ＶＣＣＨ）になってもノー
ド（Ｎ１７）の電位はＶＣＣＭ−ＶＴＮまでしか上昇し
ない。したがって、インバータ（ＩＮＶ８）を構成する
素子にはＶＣＣＨの電圧がフルに印加されることはな
い。Ｎチャネル型ＭＯＳＦＥＴ（ＭＮ１１）に印加され
る電圧はＮチャネル型ＭＯＳＦＥＴ（ＭＮ１０）と同様
に低減される。

【００５０】本実施例のバッファ回路に含まれる上記以
外の素子に関しては、印加される電圧がＶＣＣＨより低
いのは明らかである。かくして、本実施例のバッファ回
路を構成するすべての素子に印加される最大電圧は、イ
ンタフェースの電圧（ＶＣＣＨ）よりも低く抑えられて
いる。

【００５１】図７は本発明の他の実施例を示す入出力バ
ッファ回路の構成図であって、図１に示したバッファ回
路からＮチャネル型ＭＯＳＦＥＴ（ＭＮ５、ＭＮ６）を
取り除いた構成となっている。図１のバッファ回路で
は、Ｎチャネル型ＭＯＳＦＥＴ（ＭＮ５、ＭＮ６）で構
成されるラッチによりノード（Ｎ７、Ｎ８）のロウレベ
ルはＶＣＣＭまで引き下げられるが（図２参照）、本実
施例ではＶＣＣＭよりＰチャネル型ＭＯＳＦＥＴのしき
い値の大きさだけ高い電位となる。したがって、ノード
（Ｎ８）がロウレベルのときにインバータ（ＩＮＶ４）
にリーク電流が流れるという問題があるが、図１の実施
例よりも少ない素子数で回路が構成できるという利点も
ある。

【００５２】図８は本発明の他の実施例を示す入出力バ
ッファ回路の構成図であって、図１に示したバッファ回
路で用いていた電源（ＶＣＣＭ）をすべて電源（ＶＣＣ
Ｌ）に置き換えたものである。本実施例のバッファ回路
では、図１の実施例に示したバッファ回路よりも高い電
圧が印加される素子が存在する。例えば、ラッチ回路を
構成するＰチャネル型ＭＯＳＦＥＴ（ＭＰ１、ＭＰ２）
とＮチャネル型ＭＯＳＦＥＴ（ＭＮ５、ＭＮ６）に印加
される最大電圧は、図１のバッファ回路ではＶＣＣＨ−
ＶＣＣＭであるが、本実施例のバッファ回路ではＶＣＣ
Ｈ−ＶＣＣＬに増大する。しかしながら、印加される最
大電圧がインタフェースのレベル（ＶＣＣＨ）より低減
されていることにかわりはない。本実施例のバッファ回
路の利点は、必要な電源の数が少ないことである。

【００５３】図９は本発明の他の実施例を示す入出力バ
ッファ回路の構成図であって、図１に示したバッファ回
路で用いていた電源（ＶＣＣＭ）の一部を、ＭＯＳＦＥ
Ｔの駆動電流の増大を優先させるように、選択的に電源
（ＶＣＣＬ）に選択的に置き換えたものである。本実施
例でもバッファ回路内の素子に印加される最大電圧は図
１のバッファ回路に比べて増大するが、やはり、印加さ
れる最大電圧がインタフェースのレベル（ＶＣＣＨ）よ
り低減されていることにかわりはない。

【００５４】図１０は本発明の他の実施例を示す入出力
バッファ回路の構成図であって、図１に示したバッファ
回路を、お互いに相補な信号（Ｎ１およびＮ２）がＮチ
ャネル型ＭＯＳＦＥＴ（ＭＮ１およびＭＮ２）のドレイ
ン・ソース経路を介してノード（Ｎ３、Ｎ４）を駆動す
るように、また、お互いに相補な信号（Ｎ１１およびＮ
１２）がＮチャネル型ＭＯＳＦＥＴ（ＭＮ７およびＭＮ
８）のドレイン・ソース経路を介してノード（Ｎ１３、
Ｎ１４）を駆動するように、接続を変更したものであ
る。

【００５５】図１１は本発明の他の実施例を示す出力バ
ッファ回路の構成図であって、図１に示した入出力バッ
ファ回路を出力バッファに専用化したものである。図１
の入出力バッファ回路に含まれている出力活性化信号
（ＯＥＮ）が不要となるので、それに付随する部分論理
回路（ＩＮＶ２、ＩＮＶ３、ＮＡ１、ＮＡ２）も不要と
なる。また、入力バッファ部（ＭＮ１１、ＩＮＶ８、Ｉ
ＮＶ９）ももちろん不要となる。

【００５６】図１２は本発明の他の実施例を示す構成図
であって、電池で動作する携帯型情報機器のシステム構
成を示す。マイクロプロセッサでは、通信回線、ＰＣカ
ード、液晶ディスプレイなどとの間で授受を行うデータ
を高速にデジタル処理するために高い性能が要求される
と同時に、電池動作を長時間化するためになるべく低電
力での動作が求められる。入出力バッファに本発明のバ
ッファ回路を適用したマイクロプロセッサは、標準電源
電圧（ＶＣＣＨ）で動作する周辺ロジックやメモリとイ
ンタフェースしながら、しかも低電力かつ高速に動作す
ることが可能となる。

【００５７】

【発明の効果】以上説明したように本発明によれば、イ
ンタフェースする電源電圧レベルよりも低い電圧で内部
回路が動作するチップで、内部回路を低電力かつ高速に
動作させることが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す入出力バッファ回路の
構成図である。

【図２】本発明の一実施例を示す入出力バッファ回路の
電圧波形である。

【図３】本発明の一実施例を示す入出力バッファ回路の
電圧波形である。

【図４】従来の入出力バッファ回路の構成図である。

【図５】従来の入出力バッファ回路の構成図である。

【図６】図４の入出力バッファ回路の入力および出力信
号レベルである。

【図７】本発明の他の実施例を示す入出力バッファ回路
の構成図である。

【図８】本発明の他の実施例を示す入出力バッファ回路
の構成図である。

【図９】本発明の他の実施例を示す入出力バッファ回路
の構成図である。

【図１０】本発明の他の実施例を示す入出力バッファ回
路の構成図である。

【図１１】本発明の他の実施例を示す出力バッファ回路
の構成図である。

【図１２】本発明の入出力バッファ回路を搭載したマイ
クロプロセッサ、およびそれを用いた携帯型情報機器で
ある。

【符号の説明】

ＭＰ１〜８、ＭＰ１００〜１０３、ＭＰ２０１〜２０
５：Ｐチャネル型ＭＯＳＦＥＴ ＭＮ１〜１１、ＭＮ１００〜１０５、ＭＮ２０１〜２０
５：Ｎチャネル型ＭＯＳＦＥＴ ＩＮＶ１〜７、ＩＮＶ１００、ＩＮＶ２０１〜２０９：
インバータ ＮＡ１、ＮＡ２、ＮＡ２０１、ＮＡ２０２：２入力ＮＡ
ＮＤゲート Ｄ１、Ｄ２、Ｄ２０１、Ｄ２０２：ダイオード ＤＯＵＴ：内部回路からの出力 ＯＥＮ：出力活性化信号 ＤＩＮ：内部回路への入力 ＰＡＤ：パッド ＶＣＣＨ、ＶＣＣＭ、ＶＣＣＬ：電源 ＧＮＤ：接地電位 Ｎ１〜１７、Ｎ２０１〜Ｎ２１０：ノード １００：入出力制御回路

Claims (14)

【特許請求の範囲】
1. 【請求項１】そのドレイン・ソース経路が互いに直列接
   続された第１および第２のＰチャネル型ＭＯＳＦＥＴ
   と、そのドレイン・ソース経路が互いに直列接続された
   第１および第２のNチャネル型ＭＯＳＦＥＴを具備し、
   第１の動作電位点に上記第１のＰチャネル型ＭＯＳＦＥ
   Ｔのソース端子が接続され、上記第１の動作電位点より
   も電位が低い第２の動作電位点に上記第１のＮチャネル
   型ＭＯＳＦＥＴのソース端子が接続され、上記第２のＰ
   チャネル型ＭＯＳＦＥＴのドレイン端子および上記第２
   のＮチャネル型ＭＯＳＦＥＴのドレイン端子が第１の端
   子に接続され、上記第１の動作電位点よりも電位が低く
   上記第２の動作電位点よりも電位が高い第３の動作電位
   点に上記第２のＰチャネル型ＭＯＳＦＥＴのゲート端子
   および上記第２のＮチャネル型ＭＯＳＦＥＴのゲート端
   子が接続され、上記第１のＰチャネル型ＭＯＳＦＥＴの
   ゲート端子が第１の信号に応答し、上記第１のＮチャネ
   ル型ＭＯＳＦＥＴのゲート端子が第２の信号に応答する
   ことを特徴とするバッファ回路。
2. 【請求項２】請求項１に記載のバッファ回路において、
   上記第１の信号はハイレベルが上記第１の動作電位点に
   一致しロウレベルが上記第２の動作電位点より高い電位
   であり、上記第２の信号はハイレベルが上記第１の動作
   電位点より低い電位でありロウレベルが上記第２の動作
   電位点に一致することを特徴とするバッファ回路。
3. 【請求項３】請求項１に記載のバッファ回路において、
   上記第１の信号を生成する第１の手段は、そのドレイン
   ・ソース経路が互いに直列接続された第３および第４の
   Ｐチャネル型ＭＯＳＦＥＴと、そのドレイン・ソース経
   路が互いに直列接続された第５および第６のＰチャネル
   型ＭＯＳＦＥＴと、そのドレイン端子が上記第４のＰチ
   ャネル型ＭＯＳＦＥＴのドレイン端子に接続された第３
   のＮチャネル型ＭＯＳＦＥＴと、そのドレイン端子が上
   記第６のＰチャネル型ＭＯＳＦＥＴのドレイン端子に接
   続された第４のＮチャネル型ＭＯＳＦＥＴを具備し、上
   記第３のＰチャネル型ＭＯＳＦＥＴのドレイン端子と上
   記第５のＰチャネル型ＭＯＳＦＥＴのゲート端子が接続
   され、上記第５のＰチャネル型ＭＯＳＦＥＴのドレイン
   端子と上記第３のＰチャネル型ＭＯＳＦＥＴのゲート端
   子が接続され、上記第３および第５のＰチャネル型ＭＯ
   ＳＦＥＴのソース端子が上記第１の動作電位点に接続さ
   れ、上記第４および第６のＰチャネル型ＭＯＳＦＥＴの
   ゲート端子および上記第３および第４のＮチャネル型Ｍ
   ＯＳＦＥＴのゲート端子が上記第３の動作電位点に接続
   されたことを特徴とするバッファ回路。
4. 【請求項４】請求項３に記載のバッファ回路において、
   第３の信号に応答して、上記第３のＮチャネル型ＭＯＳ
   ＦＥＴのソース端子と上記第４のNチャネル型ＭＯＳＦ
   ＥＴのソース端子のいずれか一方を選択的に上記第２の
   動作電位点に一致させる第２の手段を具備することを特
   徴とするバッファ回路。
5. 【請求項５】請求項４に記載のバッファ回路において、
   上記第３の信号はそのハイレベルが上記第３の動作電位
   点よりも高くはない電位でありそのロウレベルが上記第
   ２の動作電位点に一致することを特徴とするバッファ回
   路。
6. 【請求項６】請求項４に記載のバッファ回路において、
   上記第２の手段は、そのドレイン・ソース経路を介して
   上記第３のNチャネル型ＭＯＳＦＥＴのソース端子と上
   記第２の動作電位点が接続される第５のNチャネル型Ｍ
   ＯＳＦＥＴと、そのドレイン・ソース経路を介して上記
   第４のNチャネル型ＭＯＳＦＥＴのソース端子と上記第
   ２の動作電位点が接続される第６のNチャネル型ＭＯＳ
   ＦＥＴを具備し、上記第５のNチャネル型ＭＯＳＦＥＴ
   のゲート端子は上記第３の信号に応答し、上記第６のN
   チャネル型ＭＯＳＦＥＴのゲート端子は上記第３の信号
   の相補信号に応答することを特徴とするバッファ回路。
7. 【請求項７】請求項１に記載のバッファ回路において、
   上記第２の信号を生成する第３の手段は、そのソース端
   子が上記第３の動作電位点に接続された第７および第８
   のＰチャネル型ＭＯＳＦＥＴと、そのソース端子が上記
   第２の動作電位点に接続された第７および第８のＮチャ
   ネル型ＭＯＳＦＥＴを具備し、上記第７のＮチャネル型
   ＭＯＳＦＥＴのドレイン端子は上記第７のＰチャネル型
   ＭＯＳＦＥＴのドレイン端子と上記第８のＰチャネル型
   ＭＯＳＦＥＴのゲート端子に接続され、上記第８のＮチ
   ャネル型ＭＯＳＦＥＴのドレイン端子は上記第８のＰチ
   ャネル型ＭＯＳＦＥＴのドレイン端子と上記第７のＰチ
   ャネル型ＭＯＳＦＥＴのゲート端子に接続され、上記第
   ７のＮチャネル型ＭＯＳＦＥＴのゲート端子は第４の信
   号に応答し、上記第８のＮチャネル型ＭＯＳＦＥＴのゲ
   ート端子は上記第４の信号の相補信号に応答することを
   特徴とするバッファ回路。
8. 【請求項８】請求項７に記載のバッファ回路において、
   上記第４の信号はそのハイレベルが上記第３の動作電位
   点よりも高くはない電位でありそのロウレベルが上記第
   ２の動作電位点に一致することを特徴とするバッファ回
   路。
9. 【請求項９】請求項１に記載のバッファ回路において、
   そのゲート端子が上記第３の動作電位点に接続されその
   ドレイン・ソース経路が上記第１の端子に接続された第
   ９のＮチャネル型ＭＯＳＦＥＴを具備することを特徴と
   するバッファ回路。
10. 【請求項１０】請求項３に記載のバッファ回路におい
    て、上記第１の信号を生成する上記第１の手段は、その
    ソース端子が上記第３の動作電位点に接続された第１０
    および第１１のＮチャネル型ＭＯＳＦＥＴを具備し、上
    記第３のＰチャネル型ＭＯＳＦＥＴのドレイン端子は上
    記第１０のＮチャネル型ＭＯＳＦＥＴのドレイン端子お
    よび上記第１１のＮチャネル型ＭＯＳＦＥＴのゲート端
    子に接続され、上記第５のＰチャネル型ＭＯＳＦＥＴの
    ドレイン端子は上記第１１のＮチャネル型ＭＯＳＦＥＴ
    のドレイン端子および上記第１０のＮチャネル型ＭＯＳ
    ＦＥＴのゲート端子に接続されたことを特徴とするバッ
    ファ回路。
11. 【請求項１１】請求項１に記載のバッファ回路におい
    て、上記第１の動作電位点と上記第２の動作電位点の中
    間電位よりも低い電位の信号を上記第１の動作電位点と
    同電位の信号に変換することを特徴とするバッファ回
    路。
12. 【請求項１２】請求項１に記載されたバッファ回路を同
    一チップ内に搭載していることを特徴とする半導体集積
    回路。
13. 【請求項１３】請求項１２に記載された半導体集積回路
    を少なくとも１個はパッケージ・ボード上に有する情報
    処理装置。
14. 【請求項１４】第１の電位と、第２の電位と、上記第１
    の電位と上記第２の電位との間の第３の電位とが接続さ
    れたバッファ回路において、 上記第２の電位を基準とする入力信号を上記第１の電位
    と上記第３の電位との間で変化する信号に変換する第１
    の回路と、 上記入力信号を上記第２の電位と上記第３の電位との間
    で変化する信号に変換する第２の回路と、 上記第１の回路の出力信号をそのゲートに入力し、その
    ソースが上記第１の電位に接続された第１導電型の第１
    のトランジスタと、 上記第３の電位をそのゲートに入力し、そのソースが上
    記第１のトランジスタのドレインに接続された上記第１
    導電型の第２のトランジスタと、 上記第２のトランジスタのドレインに接続された出力端
    子と、 上記第３の電位をそのゲートに入力し、そのドレインが
    上記出力端子に接続された第２導電型の第３のトランジ
    スタと、 上記第２の回路の出力信号をそのゲートに入力し、その
    ドレインが上記第３のトランジスタのソースに接続さ
    れ、そのソースが上記第２の電位に接続された上記第２
    導電型の第４のトランジスタとを具備することを特徴と
    するバッファ回路。