JP2009524292A - 酸化物薄膜電界効果トランジスタを使用したデジタル出力ドライバおよび入力バッファー - Google Patents

Abstract

デジタル出力ドライバは、薄い酸化物ＦＥＴを用いて実装されてよいプレドライバおよびドライバを含んでいる。プレドライバは、デジタル入力信号にもとづいて、第一および第二のデジタル信号を発生する。第一のデジタル信号波、第一（例えばパッド）の供給電圧および中間電圧によって決定される第一の電圧範囲を有している。第二のデジタル信号は、第二（例えばコア）の供給電圧および回路アースによって決定される第二の電圧範囲を有している。ドライバは、前記第一および第二のデジタル信号を受信して、前記第一の供給電圧および回路アースによって決定される第三の電圧範囲を有するデジタル出力信号を与える。プレドライバは、ラッチおよびラッチドライバを含んでよい。ラッチは、デジタル入力信号についての現在の論理値を保存する。ラッチドライバは、該論理血をラッチに書込む。ラッチドライバは、論理値を書込むために短い持続時間だけ可能にされ、その後にオフされる。
【選択図】 図３

Description

この開示は一般的にはエレクトロニクスに関し、更に詳細には、集積回路（ＩＣ）のためのデジタル出力ドライバおよび入力バッファーに関する。

背景

デジタルＩＣは、通信装置、コンピュータ、消費者エレクトロニクス等のような種々のアプリケーションにおいて広く使用されている。多くのデジタルＩＣは、相補型金属酸化物半導体（ＣＭＯＳ）で製造されるが、これはＮチャンネル電界効果トランジスタ（Ｎ−ＦＥＴ）およびＰチャンネルＦＥＴ（Ｐ−ＦＥＴ）の両方を利用するものである。ＦＥＴはまた、トランジスタ装置、或いは単純に装置とも称される。

デジタルＩＣは、薄い酸化物ＦＥＴ、厚い酸化物ＦＥＴ、或いは薄い酸化物および厚い酸化物ＦＥＴの両方の組合せを利用する。一般に、薄い酸化物ＦＥＴは低供給電圧で動作し、薄い酸化物層、低い閾値および低いブレークダウン電圧を有する。逆に、厚い酸化物ＦＥＴは、より高い供給電圧に耐え、また厚い酸化物層、高い閾値電圧および高いブレークダウン電圧を有する。

プロセッサ用のような多くのデジタルＩＣは、殆ど薄い酸化物ＦＥＴを用いて、或いは薄い酸化物ＦＥＴだけを用いて設計される。これは、薄い酸化物ＦＥＴが、ＩＣ製造技術の改善によって可能になったより小さいトランジスタサイズに比例して、容易に縮小されるからである。更に、薄い酸化物ＦＥＴは、低供給電圧で動作することができ、これは低い電力消費をもたらす。従って、薄い酸化物ＦＥＴは、電池電力で動作する携帯型電子機器にとって極めて望ましいものである。

デジタルＩＣは、典型的には１以上の外部装置（例えばメモリー装置）とインターフェースする。この外部装置は、供給電圧よりも高い入力／出力（Ｉ／Ｏ）電圧を使用してよい。より高いＩ／Ｏ電圧に適合させるために、デジタルＩＣ内のＩ／Ｏ回路は、より高いＩ／Ｏ電圧を扱うことができる厚い酸化物ＦＥＴを用いて製造されてよい。

デジタルＩＣのために、薄い酸化物ＦＥＴは幾つかの数のマスクを用いて製造されてよく、その数は、デジタルＩＣを製造するために使用されるＩＣプロセスに依存してよい。厚い酸化物ＦＥＴは、薄い酸化物ＦＥＴについて必要とされるマスクに加えて、幾つかの数のマスクを用いて製造されてよい。所定のＩＣダイ面積について、ＩＣダイのコストは、概ね、該ＩＣダイを製造するために必要なマスクの合計数に比例する。従って、製造コストを低減するために、厚い酸化物ＦＥＴについて必要とされる追加のマスクを回避できるように、薄い酸化物ＦＥＴだけを使用してより高いＩ／Ｏ電圧とインターフェースすることが望ましい。

概要

従って、薄い酸化物ＦＥＴを使用して、高いＩ／Ｏ電圧とインターフェースできるデジタル出力ドライバについての必要性が存在している。

ここでは、薄い酸化物ＦＥＴを用いて実施でき、且つ良好な特性を有するデジタル出力ドライバおよびデジタル入力バッファーが記載される。デジタル出力ドライバには、プレドライバおよびドライバが含まれる。プレドライバは、デジタルＩＣの内部の回路からデジタル入力信号を受取り、該デジタル入力信号に基づいて第一および第二のデジタル信号を発生する。ドライバは、この第一および第二のデジタル信号を受取り、外部装置のためのデジタル出力信号を提供する。第一のデジタル信号は、第一の供給電圧および中間電圧によって決定される第一の電圧範囲を有する。第二のデジタル信号は、第二の供給電圧および回路アースによって決定される第二の電圧範囲を有する。デジタル出力信号は、第一の供給電圧および回路アースによって決定される第三の電圧範囲を有する。第一の供給電圧は、外部装置のためのＩ／Ｏ電圧であるパッド供給電圧（Ｖ_ＰＡＤ）を有する。第二の供給電圧は第一の供給電圧よりも低く、またデジタルＩＣ内の回路のためのコア供給電圧（Ｖ_ＣＯＲＥ）であってよい。

一実施形態において、プレドライバは、ラッチおよびラッチドライバを含んでいる。該ラッチは、デジタル入力信号のための回路論理値を保存し、第一の供給電圧と中間電圧の間に結合された二つのインバータを用いて実施される。ラッチドライバは、論理値をラッチに書き込む。ラッチドライバは、短い時間だけ論理値の書込みを可能にされてよく、その後にオフされてよい。ラッチドライバは、（１）一緒にスタックされ且つラッチ内の第一のノードをプルダウンして該ラッチに高論理値を書込むように構成された第一の組のＮ−ＦＥＴ、および（２）一緒にスタックされ且つラッチ内の第二のノードをプルダウンして該ラッチに低論理値を書込むように構成された第二の組のＮ−ＦＥＴを含んでよい。一つの組のＮ−ＦＥＴは、論理値（例えば高論理および低論理）をラッチに書込むために短時間だけオンされてよい。プレドライバは更に、前記第一のデジタル信号をバッファーするための第一のバッファー、および／または前記デジタル入力信号をバッファーするための第二のバッファーを含んでよい。

一実施形態において、ドライバは、一緒にスタックされた少なくとも二つのＰ−ＦＥＴおよび少なくとも二つのＮ−ＦＥＴを含んでいる。最頂部のＰ−ＦＥＴは第一のデジタル信号を受信し、最低部のＮ−ＦＥＴは第二のデジタル信号を受信する。プレドライバおよびドライバについて、一緒にスタックされるＮ−ＦＥＴの数およびＰ−ＦＥＴの数は、第一および第二の供給電圧、並びにＰ−ＦＥＴおよびＮ−ＦＥＴのための電圧限界に基づいて決定されてよい。

前記デジタル入力バッファー、並びに本発明の種々の側面および実施形態を、以下で更に詳細に説明する。

詳細な説明

本発明の特徴および性質は、図中の同様の符号が全体を通して対応したものを同定する図面と共に、以下に記載する詳細な説明から更に明らかになるであろう。

「例示的」の語は、ここでは「例、事例または例示として働く」ことを意味するために使用される。「例示的」としてここに記載される何れかの実施形態または設計は、必ずしも他の実施形態または設計よりも好ましく、または有利なものとして解釈されるべきものではない。

ここに記載するデジタル出力ドライバは、種々のデジタルＩＣのために使用されてよい。例えば、該デジタル出力ドライバは、アプリケーション特異的集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）、プログラマブル論理装置（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プロセッサ、コントローラ、マイクロプロセッサ、無線周波数ＩＣ（ＲＦＩＣ）等のために使用されてよい。デジタル出力ドライバはまた、無線通信装置、携帯電話、パーソナルデジタルアシスタント（ＰＤＡ）、携帯コンピュータ等のような、種々の電子装置のために使用されてよい。明瞭化のために、デジタル出力装置は、以下では無線装置、例えば携帯電話におけるＡＳＩＣについて説明する。

図１は、無線装置１００のブロック図を示している。受信経路上において、アンテナ１１２は、ベースステーションおよび／または人工衛星により送信されたＲＦ信号を受信し、受信されたＲＦ信号を受信機（ＲＣＶＲ）１１４に提供する。受信機１１４は、受信されたＲＦ信号を処理（例えばフィルタ、増幅、周波数ダウンコンバージョン、およびデジタル化）し、サンプルを更なる処理のためにＡＳＩＣ１２０に提供する。送信経路上において、ＡＳＩＣ１２０は、送信されるべきデータを処理し、データチップを送信機（ＴＭＴＲ）１１６に提供する。送信機１１６は、該データチップを処理（例えばアナログへの変換、フィルタ、増幅、および周波数のアップコンバージョン）て出力ＲＦ信号を発生させ、該信号はアンテナ１１２を介して送信される。

ＡＳＩＣ１２０は、通信および他の機能をサポートする種々の処理ユニットを含んでいる。図１に示した実施形態の場合、ＡＳＩＣ１２０はモデムプロセッサ１２２、オーディオ／ビデオプロセッサ１２４、アプリケーションプロセッサ１２６、主コントローラ／プロセッサ１３０、Ｉ／Ｏコントローラ１３２、およびメモリーコントローラ１３４を含んでいる。モデムプロセッサ１２２は、データの送信および受信のための処理、例えばコード化、変調、復調、およびデコード化等を実行する。アプリケーションプロセッサ１２６は、種々のアプリケーションのための処理、例えば、多方向呼び出し（multi-way calling）、Ｗｅｂブラウジング、ゲーム、およびユーザインターフェース等を実行する。Ｉ／Ｏコントローラ１３２は、オーディオユニット１４２、ディスプレイユニット１４４、およびキーパッド１４６のような外部装置とインターフェースする。メモリーコントローラ１３４は、外部メモリー１４８とインターフェースし、該メモリーはＳＤＲＡＭおよびフラッシュメモリー等を含んでよい。

図２は、例示的なＩ／Ｏ回路２２０を示しており、これは図１におけるＡＳＩＣ１２０内のデジタルＩ／Ｏパッド２１０のために使用されてよい。Ｉ／Ｏパッド２１０は、ＡＳＩＣ１２０の内部回路と外部回路との間の接続を提供する。Ｉ／Ｏパッド２１０は、結合ワイヤ、リードフレームフィンガー等（図１には示さず）を介して、ＩＣパッケージの外部ピンに電気的に結合されてよい。Ｉ／Ｏパッド２１０は、Ｉ／Ｏパッドのための信号ドライブおよびバッファーリングを提供するＩ／Ｏ回路２２０に結合されている。

図２に示した実施形態の場合、Ｉ／Ｏ回路２２０は、出力ドライバ２３０、出力バッファー２４０、および静電気放電保護装置（ＥＳＤ）２５０を含んでいる。出力ドライバ２３０は、Ｉ／Ｏパッド２１０を介してＡＳＩＣ１２０により送られるデジタル信号のための、レベルシフトおよび信号ドライブを提供する。出力ドライバ２３０は、以下で述べるようにして組込まれてよい。入力バッファー２４０は、Ｉ／Ｏパッド２１０を介して受信されるデジタル信号のためのバッファーリングを提供する。ＥＳＤ２５０は、静電気放電に対する保護を提供し、電圧供給源およびＩ／Ｏパッド２１０の間に結合されるクランプダイオードと共に組込まれてよい。

図２に示すように、Ｉ／Ｏパッド２１０を介して送信および受信されるデジタル信号は、高いパッド供給電圧（Ｖ_ＰＡＤ）にあるのに対して、ＡＳＩＣ１２０内部のデジタル信号は低いコア供給電圧（Ｖ_ＣＯＲＥ）にある。例えば、Ｖ_ＰＡＤは、３．３、２．６、または１．８ボルトであってよく、またＶ_ＣＯＲＥは、１．０または１．２ボルトであってよい。出力ドライバ２３０は、Ｖ_ＰＡＤとＶ_ＣＯＲＥの間のレベルシフトを実行する。出力ドライバ２３０は、以下の特性を有するべきである：
・コア供給電圧とパッド供給電圧の間の漏電がない；
・コア供給電圧とパッド供給電圧の間での、信頼性があり且つ正しい翻訳。

これら望ましい特徴は、以下で述べる出力ドライバを用いて達成されてよい。

図３は、図２における出力ドライバ２３０の一実施形態である出力ドライバ２３０ａのブロック図を示している。この実施形態の場合、出力ドライバ２３０ａは、プレドライバ３１０およびドライバ３６０を含んでいる。プレドライバ３１０は、ラッチ３２０、ラッチドライバ３３０、並びにバッファー３４０および３５０を含んでいる。ラッチドライバ３３０は、ＡＳＩＣ１２０内の回路からデジタル入力信号Ｖ_ＩＮを受信し、Ｖ_ＩＮ信号上での論理値の変化を検出し、この検出された論理値をラッチ３２０に書き込む。ラッチ３２０は、ラッチドライバにより書込まれた論理値を保存し、ラッチ出力信号Ｖ_Ｌを与える。バッファー３４０は、Ｖ_Ｌ信号をバッファーして、第一のドライバ信号Ｖ_１を与える。バッファー３５０は、Ｖ_ＩＮ信号をバッファーし、第二のドライバ信号Ｖ_２を提供する。Ｖ_１およびＶ_２信号は同じ論理値を有するが、異なる電圧レベルにある。ドライバ３６０は、Ｖ_１およびＶ_２信号を受信し、結合されたＩ／Ｏパッド２１０のためのデジタル出力信号Ｖ_ＯＵＴを提供する。

図３は、出力ドライバ２３０ａ内の各回路素子のための供給電圧を示している。ラッチ３２０は、Ｖ_ＰＡＤと中間供給電圧Ｖ_ＩＮの間で動作する。ラッチドライバ３３０は、高電圧（Ｖ_ＣＯＲＥまたはＶ_ＩＮＴであってよい）と低供給電圧Ｖ_ＳＳＣ（典型的には回路アースまたは０Ｖである）の間で動作する。バッファー３４０は、Ｖ_ＰＡＤとＶ_ＩＮの間で動作する。バッファー３５０は、Ｖ_ＣＯＲＥとＶ_ＳＳＣの間で動作する。ドライバ３６０は、Ｖ_ＰＡＤと、これもまた典型的には回路アースまたは０Ｖである低供給電圧Ｖ_ＳＳＰとの間で動作する。

図３はまた、出力ドライバ２３０ａ内の各信号のための電圧範囲を示している。Ｖ_ＩＮ信号およびＶ_２信号は、０Ｖ〜Ｖ_ＣＯＲＥの範囲を有している。Ｖ_Ｌ信号およびＶ_１信号は、Ｖ_ＩＮＴ〜Ｖ_ＰＡＤの範囲を有しており、従って、より高いパッド供給電圧までシフトされる。Ｖ_ＯＵＴ信号は、０Ｖ〜Ｖ_ＰＡＤの範囲を有している。図３に示したように、より低い信号経路に沿った信号は、ＡＳＩＣ１２０内のデジタル信号と同じ電圧範囲にある。より高い信号経路に沿った信号は、Ｖ_ＩＮＴ〜Ｖ_ＰＡＤの高い電圧範囲にある。

Ｖ_ＩＮＴは、以下の条件を満たすように発生されてよい：
Ｖ_ＩＮＴ≧Ｖ_ＰＡＤ−Ｖ_{ｇｓ＿ｍａｘ} 式（１）
Ｖ_ＩＮＴ＜Ｖ_ＰＡＤ−η・｜Ｖ_ｔｐ｜ 式（２）
ここで、
Ｖ_{ｇｓ＿ｍａｘ}は、薄い酸化物ＦＥＴのための最大ゲート／ソース電圧であり；
Ｖ_ｔｐは、ドライバ３６０に使用される薄い酸化物Ｐ−ＦＥＴの閾値電圧であり；
ηは、スケーリング因子である。

例えば、式（１）の条件だけを考慮すると、Ｖ_ＰＡＤ＝２．７Ｖで、Ｖ_{ｇｓ＿ｍａｘ}＝１．４Ｖであれば、Ｖ_ＩＮＴ≧１．３Ｖである。もう一つの例として、Ｖ_ＰＡＤ＝１．８Ｖで、Ｖ_{ｇｓ＿ｍａｘ}＝１．４Ｖであれば、Ｖ_ＩＮＴ≧０．５Ｖである。式（１）に示したように定義されたＶ_ＩＮＴを用いれば、上の方の信号経路におけるデジタル信号は、高論理値に付いてはＶ_ＰＡＤ以下の電圧を有し、低論理値についてはＶ_ＰＡＤ−Ｖ_{ｇｓ＿ｍａｘ}以上の電圧を有するであろう。式（１）における条件は、上方の信号経路におけるＦＥＴの何れか二つの端子を横切る最大電圧が、ＦＥＴがオンされて電流を通しているときに特定の限界内にあることを保証する。ηは、Ｐ−ＦＥＴが完全にオンすることを保証するように、２または３に設定される。Ｖ_ＩＮＴは、オンチップ電圧調節器、電流源バイアス回路等を用等の種々の方法で発生されてよい。Ｖ_ＩＮＴはまた、Ｖ_{ｇｓ＿ｍａｘ}が破られないようにＶ_ＰＡＤを追跡するために設計されてもよい。

一般に、ＦＥＴはスタックされてよく、またＶ_ＩＮＴは、（１）ゲートとソースもしくはドレインを横切って印加される最大電圧（Ｖ_{ｇｓ＿ｍａｘ}）、および（２）ドレインおよびソースを横切って印加される最大電圧（Ｖ_{ｄｓ＿ｍａｘ}）が、両者共に各ＦＥＴについて満足されるように発生される。スタッキングおよび増大したチャンネル長さは、Ｖ_ｄｓに関連した問題を低減し、またＶ_ｇｓおよびＶ_ｇｄはより重要なパラメータになる。

図４は、出力ドライバ２３０ｂの概略図を示しており、これは図３の出力ドライバ２３０ａの一実施形態である。この実施形態の場合、ラッチ３２０は、背中合わせに結合される二つのインバータ４２０および４２２を含んでいる。インバータ４２０の出力は、インバータ４２２の入力に結合され、またインバータ４２２の出力は、インバータ４２０の入力に結合される。各インバータは、上の方の供給電圧についてはＶ_ＰＡＤに結合され、また低い方の供給電圧についてはＶ_ＩＮＴに結合される。各インバータは、Ｖ_ＩＮＴ〜Ｖ_ＰＡＤの電圧範囲を有するデジタル出力信号を提供する。

図４に示した実施形態の場合、ラッチドライバ３３０は、Ｎ−ＦＥＴ４３０、４３２、４４０および４４２、ゲート制御回路４３４および４４４、およびインバータ４４６を含んでいる。Ｎ−ＦＥＴ４３０および４３２はスタックされ、左ブランチを形成する。Ｎ−ＦＥＴ４３０は、Ｖ_ＳＳＣに結合されたそのソースを有しており、またＮＦＥＴ４３２のソースに結合されたそのドレインを有している。Ｎ−ＦＥＴ４３２は、インバータ４２０の入力であるノードＮ_１に結合されたそのドレインを有している。Ｎ−ＦＥＴ４３０および４３２のゲートは、これもＶ_ＩＮ信号を受信するゲート制御回路４３４に結合される。Ｎ−ＦＥＴ４４０および４４２もまたスタックされて、右ブランチを形成する。Ｎ−ＦＥＴ４４０は、Ｖ_ＳＳＣに結合されたそのソース、およびＮ−ＦＥＴ４４２のソースに結合されたそのドレインを有する。Ｎ−ＦＥＴ４４２は、インバータ４２２の入力であるノードＮ_２に結合されたそのドレインを有する。Ｎ−ＦＥＴ４４０および４４２のゲートは、これもまた

（以下、Ｖ_ＩＮ［インバース］と記す）
信号を受信するゲート制御回路４４４に結合される。インバータ４４６は、Ｖ_ＩＮ信号を受信して、反転されたＶ_ＩＮ信号であるＶ_ＩＮ［インバース］を与える。

ラッチ３２０およびラッチドライバ３３０は、以下のようにして動作する。最初に、ラッチドライバ３３０の左右のブランチがオンする。ブランチは、該ブランチの一方または両方のＮ−ＦＥＴをオフすることによってオフされてよい。Ｖ_ＩＮ信号が低論理値（約０Ｖ）から高論理値（約Ｖ_ＣＯＲＥ）へと遷移すると、Ｎ−ＦＥＴ４３０および４３２は、ゲート制御回路４３４によって短時間だけオンされ、ノードＮ_１を低論理値へと低下させる。短時間の後、Ｎ−ＦＥＴ４３０および／またはＮ−ＦＥＴ４３２は、ゲート制御回路４３４によってオフされる。ラッチ３２０は、ノードＮ_１において低論理値を維持する。特に、インバータ４２０はノードＮ_１における低論理値を検知して、ノードＮ_２における高論理値を与え、またインバータ４２２はノードＮ_２における高論理ああ対を検知して、Ｎ_１における低論理値を提供する。

逆に、Ｖ_ＩＮ信号が高論理値から低論理値に遷移すれば、Ｎ−ＦＥＴ４４０および４４２は、ゲート制御回路４４４によって短時間だけオンにされ、ノードＮ_２を低論理に低下させる。この短時間の後、Ｎ−ＦＥＴ４４０および／またはＮ−ＦＥＴ４４２はゲート制御回路４４４によってオフされる。ラッチ３２０は、Ｎ_２において低論理値をラッチおよび維持する。特に、インバータ４２２は、Ｎ_１において低論理値を与え、またインバータ４２０はノードＮ_２において高論理値を与える。

従って、ラッチドライバ３３０は、Ｖ_ＩＮ信号の論理値に依存してノードＮ_１またはＮ_２にゼロを書込む。左ブランチがオンされてノードＮ_１にゼロを書込み、また右ブランチがオンされてノードＮ_２にゼロを書き込む。左ブランチがオンされると、電流がＮ−ＦＥＴ４３０および４３２を通して流れ、Ｎ−ＦＥＴ４３０のドレインが上昇し、ノードＮ_１の電圧がＮ−ＦＥＴ４３０および４３２の両方を横切って分割される。Ｎ−ＦＥＴ４３０および４３２が同じサイズまたは寸法を有していれば、ノードＮ_１における電圧は、Ｎ−ＦＥＴ４３０および４３２を横切って均一に分割される。

図４は、各ブランチについて、二つのＮ−ＦＥＴがスタックされる実施形態を示している。一般に、各ＬブランチについてスタックされるＮ−ＦＥＴの数（Ｌ）は、次式で与えられてよい：

ここで、

は、Ｖ_ＰＡＤ／Ｖ_{ｇｓ＿ｍａｘ}について、次に大きい整数値を与えるシーリング演算子である。例えば、Ｖ_ＰＡＤ＝１．８Ｖで且つＶ_ＣＯＲＥ＝１．２Ｖであれば、各ブランチについて二つのスタックされたＮ−ＦＥＴが使用されるべきである。Ｖ_ＰＡＤ＝２．６Ｖで且つＶ_ＣＯＲＥ＝１．２Ｖであれば、各ブランチについて三つのスタックされたＮ−ＦＥＴが使用されるべきである。各ブランチについて充分な数のＮ−ＦＥＴを使用することは、（１）ゲートおよびドレインもしくはソースを横切って印加される最大電圧がＶ_{ｇｓ＿ｍａｘ}以内であること、また（２）ドレインおよびソースを横切って印加される最大電圧が、各Ｎ−ＦＥＴについて、該Ｎ−ＦＥＴがオンされ且つ導通しているときはＶ_{ｄｓ＿ｍａｘ}以内であることを保証する。

図５は、図４におけるＶ_ＩＮ信号、並びにＮ−ＦＥＴ４３０および４３２のゲートにそれぞれ与えられるＶ_ＡおよびＶ_Ｂ信号についての、例示的なタイミング図を示している。この実施例について、Ｖ_ＩＮ信号およびＶ_Ａ信号は、最初は低論理値にあり、またＶ_Ｂ信号は高論理値にある。Ｎ−ＦＥＴ４３０はオフされ、ｎ−ＦＥＴ４３２はオンされ、左ブランチはオフされる。時間Ｔ_１においては、Ｖ_ＩＮ信号は低論理値から高論理値へと遷移し、Ｖ_Ａ信号もまた高論理値へと遷移する。Ｎ−ＦＥＴ４３０および４３２は両者共にオンされ、左ブランチがオンされて、ノードＮ_１を低論理値に低下させる。短時間後の時間Ｔ_２において、Ｖ_Ｂ信号は低論理値に遷移する。Ｎ−ＦＥＴ４３２はオフされ、左ブランチがオフされる。従って、Ｎ−ＦＥＴ４３０および４３２は、時間Ｔ_１およびＴ_２の間の短い時間Ｔ_ＯＮの間だけ、両者共にオンされる。時間Ｔ_３において、Ｖ_ＩＮ信号は高論理値から低論理値へと遷移し、Ｖ_Ａ信号もまたは低論理値へと遷移し、またＶ_Ｂ信号は高論理値へと遷移する。Ｎ−ＦＥＴ４３０はオフされ、Ｎ−ＦＥＴ４３２はオンされ、左ブランチはオフのまま残る。

一般に、Ｎ−ＦＥＴ４３０についてのＶ_Ａ信号およびＮ−ＦＥＴ４３２についてのＶ_Ｂ信号は、ノードＮ_１にゼロを書込むのに十分に長い時間だけ左ブランチが可能になるような種々の方法で発生されてよい。図５は、Ｖ_ＡおよびＶ_Ｂ信号の一実施形態を示している。もう一つの実施形態では、Ｖ_ＡおよびＶ_Ｂ信号がスワップされて、Ｖ_ＩＮ信号が高論理値にあるときにＮ−ＦＥＴ４３０がオフされるようになっている。更にもう一つの実施形態では、時間Ｔ_１においてＶ_ＡおよびＶ_Ｂ信号が両者共に高論理値に遷移し、時間Ｔ_２においてはＶ_Ａ信号および／またはＶ_Ｂ信号が低論理値へと遷移する。Ｖ_ＡおよびＶ_Ｂ信号はまた、他の方法で定義されてもよい。Ｖ_ＡおよびＶ_Ｂ信号は、Ｖ_ＩＮ信号、Ｖ_ＩＮ［インバース］信号、またはＶ_ＩＮおよびＶ_ＩＮ［インバース］信号の両方に基づいて発生されてよい。

図５はまた、二つのＮ−ＦＥＴ４３０および４３２が一緒にスタックされる場合について、Ｖ_ＩＮ信号、Ｖ_Ａ信号およびＶ_Ｂ信号の各々の電圧の例示的範囲を示している。二つ以上のＮ−ＦＥＴが一緒にスタックされれば、各Ｎ−ＦＥＴについてのゲート制御信号は、該Ｎ−ＦＥＴスタック内のＮ−ＦＥＴの位置によって決定され得る適切な電圧範囲内にある。各Ｎ−ＦＥＴのゲート制御信号は、（１）該Ｎ−ＦＥＴのＶ_ｇｓおよびＶ_ｄｓがそれぞれＶ_{ｇｓ＿ｍａｘ}およびＶ_{ｄｓ＿ｍａｘ}の範囲内であり、また（２）Ｎ−ＦＥＴが充分に且つ必要な範囲でオンされるように発生される。

図６は、Ｎ−ＦＥＴ４３０および４３２について図５にそれぞれ示したＶ_ＡおよびＶ_Ｂ信号を発生できる、ゲート制御回路４３４の実施形態を示している。この実施形態について、ゲート制御回路４３４は、Ｋ個の直列に結合されたインバータ６１０ａ〜６１０ｋ、およびＮＡＮＤゲート６１２を含んでおり、ここでのＫは２以上の偶数の整数である。Ｖ_ＩＮ信号は、Ｖ_Ａ信号として直接与えられる。Ｖ_ＩＮ信号はまた、インバータ６１０ａの入力に与えられ、またインバータ６１０ａ〜６１０ｋによって遅延され、これはＴ_ＯＮの全遅延を与える。ＮＡＮＤゲート６１２は、一つの入力上でＶ_ＩＮ信号を受信し、もう一つの入力上でインバータ６１０ｋからの遅延したＶ_ＩＮ信号を受信し、またＮ−ＦＥＴ４３２のためのＶ_Ｂ信号を提供する。

図５および図６に示した実施形態は、幾つかの望ましい特徴を提供する。第一に、Ｖ_Ｂ信号は、図５における時間Ｔ_３でのＶ_Ａ信号の降下縁においてさえＶ_Ａ信号に従う。これは、Ｎ−ＦＥＴ４３２がオンする前に、Ｎ−ＦＥＴ４３０がオフされることを保証する。こうして、左ブランチは、時間Ｔ_３におけるＶ_ＩＮ信号およびＶ_Ａ信号の降下縁の間はオフしたままであり、ノードＮ_１に蓄積された電荷を乱さない。第二に、如何なる望ましいＴ_ＯＮ遅延も、充分な数のインバータ６１０を使用することによって達成され得る。

図６は、図５に示したＶ_ＡおよびＶ_Ｂ信号を発生させるための実施形態を示している。これらの信号はまた他の回路を用いて発生させてもよく、これは本発明の範囲内である。上記で述べたように、Ｖ_Ａ信号およびＶ_Ｂ信号は他の方法で定義されてもよく、また他の回路を使用して、これら他のバージョンのＶ_Ａ信号およびＶ_Ｂ信号を発生させてもよい。ラッチドライバ３３０の右ブランチについての、Ｎ−ＦＥＴ４４０および４４２のためのゲート制御信号は、同様にして、Ｎ−ＦＥＴ４３０および４３２のためのＶ_ＡおよびＶ_Ｂ信号として発生されてよい。

図４に戻ると、ノードＮ_１における寄生容量ならびにＮ−ＦＥＴ４３０および４３２の駆動能力が、ノードＮ_１を低論理値に下げるためにこれらＮ−ＦＥＴをオンさせるための時間を決定する。図６に示す一実施形態において、Ｎ−ＦＥＴ４３０および４３２は固定された時間Ｔ_ＯＮだけオンされるが、これはノードＮ_１を低論理値に下げるために必要とされる予想時間よりも長いか、または等しい。もう一つの実施形態において、Ｎ−ＦＥＴ４３０および４３２は、検知回路により決定される可変時間だけオンされる。この検知回路は、ノードＮ_１における電圧を検知し、この電圧が充分に低いときにＮ−ＦＥＴ４３０および４３２をオフさせる。

図７は、ラッチ３２０の一実施形態の概略図を示している。この実施形態において、インバータ４２０は、Ｎ−ＦＥＴ７１２と共にスタックされたＰ−ＦＥＴ７１０を含んでいる。Ｐ−ＦＥＴ７１０およびＮ−ＦＥＴ７１２のゲートは一緒に結合されて、インバータ４２０の入力を形成している。Ｐ−ＦＥＴ７１０のソースはＶ_ＰＡＤに結合され、Ｎ−ＦＥＴ７１２のソースはＶ_ＩＮＴに結合される。インバータ４２２は、ＰＦＥＴ７２０およびＮ−ＦＥＴ７２２を含んでおり、これらはＰ−ＦＥＴ７１０およびＮ−ＦＥＴ７１２とそれぞれ同様に結合される。インバータ４２０および４２２は、Ｖ_ＰＡＤとＶ_ＩＮＴの間で動作する。

図４に戻ってこれを参照すると、ラッチドライバ３３０は、Ｖ_ＩＮ信号に基づいてノードＮ_１またはＮ_２の何れかにゼロを書き込む。ラッチ３２０は、このゼロを、書き込まれているノードに応じて低論理値または高論理値として保存する。ラッチ３２０はレベルがシフトしたＶ_Ｌ信号を提供し、これは高論理についてはＶ_ＰＡＤであり、また低論理値についてはＶ_ＩＮＴである。

図４はまた、出力ドライバ２３０ｂ内のドライバ３６０の一実施形態を示している。この実施形態の場合、ドライバ３６０は、Ｐ−ＦＥＴ４６０および４６２、並びにＮ−ＦＥＴ４６４および４６６を含んでおり、これらは一緒にスタックされている。Ｐ−ＦＥＴ４６０は、Ｖ_ＰＡＤに結合されたそのソース、バッファー３４０からＶ_１信号を受信するそのゲート、およびＰ−ＦＥＴ４６２のソースに結合されたそのドレインを有している。Ｐ−ＦＥＴ４６２は、Ｖ_Ｐバイアス信号を受信するそのゲート、およびＮ−ＦＥＴ４６４のドレインに結合されたそのドレインを有している。Ｎ−ＦＥＴ４６４は、Ｖ_Ｎバイアス信号を受信するそのゲート、およびＮ−ＦＥＴ４６６のドレインに結合されたそのソースを有している。Ｎ−ＦＥＴ４６６は、バッファー３５０からＶ_２信号を受信するそのゲート、およびＶ_ＳＳＰに結合されたそのソースを有している。

Ｖ_ＰおよびＶ_Ｎバイアス信号は、それぞれＰ−ＦＥＴ４６２およびＮ−ＦＥＴ４６４を常時オンさせる。Ｖ_Ｐバイアス信号は、Ｐ−ＦＥＴ４６０および４６２がそれらのＶ_{ｇｓ＿ｍａｘ}限界を冒すのを防止するように選択される電圧を有している。同様に、Ｖ_Ｎバイアス信号は、Ｎ−ＦＥＴ４６４および４６６がそれらのＶ_{ｇｓ＿ｍａｘ}限界を冒すのを防止するように選択される電圧を有している。Ｖ_Ｎバイアス信号は、Ｖ_ＣＯＲＥまたはＶ_ＩＮＴから発生されてよく、信頼性が保証され得るならば、これら電圧源の一つの電圧を使用することによってＶ_ＣＯＲＥまたはＶ_ＩＮＴに直接結合されてもよい。Ｖ_Ｐバイアス信号は、信頼性が保証され得るならば、Ｖ_ＰＡＤまたはＶ_ＩＮＴの電圧を用いてＶ_ＩＮＴに直接結合されてよい。或いは、Ｖ_Ｐバイアス信号は、望ましい電圧を提供できる参照回路を用いて発生されてよい。

Ｐ−ＦＥＴ４６０および４６２、並びにＮ−ＦＥＴ４６４および４６６は、インバータとして動作する。Ｖ_１およびＶ_２信号が低論理値であるときに、Ｐ−ＦＥＴ４６０はＶ_１信号によりオンされ、Ｎ−ＦＥＴ４６６はＶ_２信号によりオフされ、またＰ−ＦＥＴ４６０および４６２は、Ｖ_ＯＵＴ信号をＶ_ＰＡＤに向けて駆動する。逆に、Ｖ_１およびＶ_２信号が高論理値にあるときに、Ｐ−ＦＥＴ４６０はＶ_１信号によりオフされ、Ｎ−ＦＥＴ４６６はＶ_２信号によりオンされ、またＮ−ＦＥＴおよび４６６はＶ_ＯＵＴ信号をＶ_ＳＳＰ信号へと駆動する。従って、ドライバ３６０内の各ＦＥＴが０Ｖ〜Ｖ_ＰＡＤの全電圧範囲の一部でしか揺動しないとしても、Ｖ_ＯＵＴ信号は０Ｖ〜Ｖ_ＰＡＤの全電圧範囲で揺動する。Ｐ−ＦＥＴ４６０および４６２が同じサイズを有していれば、Ｖ_ＰＡＤおよびＶ_ＯＵＴの間の電圧は、二つのＰＦＥＴの間で均等に分割される。同様に、Ｎ−ＦＥＴ４６４および４６６が同じサイズを有していれば、Ｖ_ＯＵＴおよびＶ_ＳＳＰの間の電圧は、この二つのＮ−ＦＥＴの間で均等に分割される。

図４は、二つのＰ−ＦＥＴおよび二つのＮ−ＦＥＴが、ドライバ３６０の中にスタックされる実施形態を示している。スタックされるＰ−ＦＥＴの数（Ｌ）およびＮ−ＦＥＴの数（Ｌ）は、式（３）に示すように決定されてよい。Ｌ−１のＰＦＥＴは常時オンされてよく、また一つのＰ−ＦＥＴ（例えば最頂部のＰ−ＦＥＴ）は、Ｖ_１信号を用いて制御されてよい。同様に、Ｌ−１のＮ−ＦＥＴは常時オンされてよく、また一つのＮ−ＦＥＴ（例えば最底部のＮ−ＦＥＴ）は、Ｖ_２信号を用いて制御されてよい。Ｌ−１のバイアス信号が、常時オンされるＬ−１個のＰ−ＦＥＴのために使用されてよく、またＬ−１のバイアス信号が、常時オンされるＬ−１個のＮ−ＦＥＴのために使用されてよい。これらのバイアス信号は、Ｐ−ＦＥＴおよびＮ−ＦＥＴがそれらのＶ_{ｇｓ＿ｍａｘ}限界を冒さないように、Ｖ_ＣＯＲＥ、Ｖ_ＩＮＴおよび／またはＶ_ＰＡＤに基づいて発生されてよい。

ドライバ３６９による信号反転は、種々の方法で補償されてよい。例えば、バッファー３４０および３５０がインバータで置換えられてよく、Ｖ_ＩＮ信号が反転されてよく、Ｖ_ＩＮ信号がゲート制御回路４４４に与えられてよく、またＶ_ＩＮ［インバース］信号がゲート制御回路４３４に提供されてよい等々である。

ここに記載した出力ドライバは、種々の利点を有することができる。第一に、プレドライバ３１０内の回路はデジタル信号に基づいて動作してよい。各デジタル信号は、特定の電圧範囲の上方電圧と下方電圧の間で遷移する。これは、プレドライバのためのバイアス電圧および参照電圧を発生する必要性を回避する。第二に、定常状態の間の静電気の漏電経路が存在しない可能性がある。各回路は、定常状態に達したときにオフされる。第三に、Ｎ−ＦＥＴは、ラッチドライバ３３０におけるプルダウントランジスタとして使用されてよい。Ｎ−ＦＥＴは、ノードをプルダウンする際には、Ｐ−ＦＥＴよりも遥かに効率的である。第四に、ドライバ３６０のためのデジタルＶ_ＩＮ信号およびＶ_Ｌ信号は、より早い動作速度を達成するためにバッファーされてよい。第五に、如何なるＶ_ＰＡＤ電圧およびＶ_ＣＯＲＥ電圧も、充分な数のＮ−ＦＥＴおよびＰ−ＦＥＴをスタックすることによって、またラッチドライバ３３０において適正なゲート制御信号を発生させることによってサポートされ得る。

図８は、図２における入力バッファー２４０の実施例である入力バッファー２４０ａの概略図を示している。この実施例の場合、入力バッファー２４０ａは、Ｎ−ＦＥＴ８１０、Ｐ−ＦＥＴ８１２、並びにインバータ８１４および８１６を含んでいる。Ｎ−ＦＥＴ８１０は、Ｉ／Ｏパッド２１０に結合されたそのドレイン、Ｖ_ＩＮＴに結合されたそのゲート、およびインバータ８１４の入力に結合されたそのソースを有している。Ｐ−ＦＥＴ８１２は、Ｖ_ＣＯＲＥに結合されたそのソース、およびインバータ８１４の出力に結合されたそのゲート、およびインバータ８１４の入力に結合されたそのドレインを有している。インバータ８１４および８１６は直列に結合される。インバータ８１６は、電圧変換されたデジタル信号を提供する。出力ドライバのために発生されたＶ_ＩＮＴは、入力バッファーのために有利に使用される。

Ｎ−ＦＥＴ８１０は、Ｉ／Ｏパッド２１０から受信されたデジタル信号を減衰させる。Ｎ−ＦＥＴ８１０は、インバータ８１４の入力であるノードＡでの電圧が、ノードＡがＩ／Ｏパッド２１０からドライブされるときの大きな値未満に維持されることを保証する。一般に、Ｌ−１のＮ−ＦＥＴがスタックされ、Ｉ／Ｏパッド２１０とインバータ８１４の入力との間に結合されてよく、ここでのＬは、式（３）に示されたようにして決定されてよい。Ｐ−ＦＥＴ８１２は、インバータ８１４が始動されたときに、ノードＡがＶ_ＣＯＲＥまで上昇することを保証する。Ｐ−ＦＥＴ８１４によるプルアップ動作は、インバータ８１４をスピードアップさせる正のフィードバックの一形態であり、入力上昇縁に良好なスイッチングが存在することを保証する。

ここに記載した出力ドライバは、ＣＭＯＳ、Ｎ−ＭＯＳ、Ｐ−ＭＯＳ、バイポーラ、バイポーラ−ＣＭＯＳ（Ｂｉ−ＣＭＯＳ）等々の種々のＩＣプロセッサ中において製造されてよい。該出力ドライバはまた、上記で述べた種々のタイプのＩＣのために使用されてよい。

開示された実施形態の上記説明は、当業者が本発明を製造または使用することを可能にするために提供されるものである。これらの実施形態に対する種々の変更が当業者には容易に明らかであろうし、またここに定義した一般的原理は、本発明の精神または範囲を逸脱することなく適用され得るものである。従って、本発明はここに示された実施形態に限定されるものではなく、ここに開示された原理および新規な特徴に一致した最も広い範囲が与えられるべきものである。

図１は、無線装置のブロック図を示している。 図２は、出力ドライバおよび入力バッファーで構成されたＩ／Ｏ回路を示している。 図３は、出力装置のブロック図を示している。 図４は、出力ドライバの概略図を示している。 図５は、出力ドライバ内のラッチドライバのためのデジタル信号についてのタイミング図を示している。 図６は、ラッチドライバ内のゲート制御回路の概略図を示している。 図７は、出力ドライバ内におけるラッチの概略図を示している。 図８は、入力バッファーの概略図を示している。

Claims (29)

1. 第一の供給電圧および中間電圧により決定される第一の電圧範囲を有する第一のデジタル信号を与えるように構成されたラッチと；
   前記ラッチに結合され、また前記第一のデジタル信号および第二のデジタル信号を受信し、デジタル出力信号を提供するように構成されたドライバであって、前記第二のデジタル信号は第二の供給電圧および回路アースによって決定される第二の電圧範囲を有し、また前記デジタル出力信号は、前記第一の供給電圧および回路アースによって決定される第三の電圧範囲を有し、前記第一の供給電圧は前記第二の供給電圧よりも高いドライバと
   を具備してなる集積回路。
2. 請求項１に記載の集積回路であって、前記ラッチは、前記第一の供給電圧と前記中間電圧の間に結合された、第一および第二のインバータを備えてなる集積回路。
3. 請求項１に記載の集積回路であって：更に、
   前記ラッチに結合され、前記ラッチに論理値を書込むように構成されたラッチドライバを具備してなる集積回路。
4. 請求項３に記載の集積回路であって、前記ラッチは第一および第二のノードを備えてなり、また前記ラッチドライバは、前記ラッチに論理値を書込むために前記第一および第二のノードをプルダウンするように構成される集積回路。
5. 請求項４に記載の集積回路であって、前記ラッチドライバは、前記論理値を書込むために予め定められた持続時間だけ前記第一または第二のノードをプルダウンし、また該予め定められた持続時間の後にオフするように構成される集積回路。
6. 請求項１に記載の集積回路であって：更に、
   前記ラッチに結合されたラッチドライバであって、
   一緒にスタックされ、且つ前記ラッチに高論理値を書込むように前記ラッチ内の前記第一のノードをプルダウンするように構成された、第一の組の少なくとも二つのＮ−チャンネル電界効果トランジスタ（Ｎ−ＦＥＴ）と；
   一緒にスタックされ、且つ前記ラッチに低論理値を書込むように前記ラッチ内の前記第二のノードをプルダウンするように構成された、第二の組の少なくとも二つのＮ−ＦＥＴと
   を具備してなる集積回路。
7. 請求項６に記載の集積回路であって、前記ラッチドライバが更に、
   前記第一の組の少なくとも二つのＮ−ＦＥＴのための、第一の組の少なくとも二つの制御信号を発生するように構成された第一の制御回路と；
   前記第二の組の少なくとも二つのＮ−ＦＥＴのための、第二の組の少なくとも二つの制御信号を発生するように構成された第二の制御回路と
   を備えてなる集積回路。
8. 請求項７に記載の集積回路であって、前記第一の組の少なくとも二つの制御信号が、前記ラッチに高論理を書込むために前記第一の組の少なくとも二つのＮ−ＦＥＴを予め定められた持続時間だけオンさせ、また前記予め定められた持続時間の後に前記Ｎ−ＦＥＴの少なくとも一つをオフさせる集積回路。
9. 請求項１に記載の集積回路であって：更に、
   前記ラッチおよび前記ドライバに結合され、且つ前記第一のデジタル信号を受信して、第一の電圧範囲を有する第一のバッファーされた信号を提供するように構成された第一のバッファーを具備してなり、ここでの前記ドライバは前記第一のバッファーされた信号を受信するように構成される集積回路。
10. 請求項９に記載の集積回路であって：更に、
    前記ドライバに結合され、且つ、デジタル入力信号を受信して第二のデジタル信号を提供するように構成された第二のバッファーを具備してなる集積回路。
11. 請求項１に記載の集積回路であって、前記ドライバは、
    前記第一の供給電圧と回路アースの間に結合された、少なくとも二つのＰチャンネル電界効果トランジスタ（Ｐ−ＦＥＴ）および少なくとも二つのＮチャンネル電界効果トランジスタ（Ｎ−ＦＥＴ）を備えてなる集積回路。
12. 請求項１１に記載の集積回路であって、前記少なくとも二つのＰ−ＦＥＴおよび前記少なくとも二つのＮ−ＦＥＴが一緒にスタックされ、前記少なくとも二つのＰ−ＦＥＴのうちの最頂部のＰＥＦＥが前記第一のデジタル信号を受信し、前記少なくとも二つのＰ−ＦＥＴのうちの最底部のＮ−ＦＥＴが前記第二のデジタル信号を受信する集積回路。
13. 請求項１１に記載の集積回路であって、前記ラッチおよび前記ドライバは、薄い酸化物電界効果トランジスタ（ＦＥＴ）だけを含んでいる集積回路．
14. 請求項１に記載の集積回路であって：更に、
    第三の電圧範囲を有するデジタル入力信号を受信し、前記第二の電圧範囲を有するバッファーされたデジタル入力信号を提供するように構成された入力バッファーを具備してなる集積回路。
15. デジタル入力信号に基づいて第一および第二のデジタル信号を発生するように構成されたプレドライバであって、前記第一のデジタル信号は第一の供給電圧および中間電圧によって決定される第一の電圧範囲を有し、前記第二のデジタル信号は第二の供給電圧および回路アースによって決定される第二の電圧範囲を有し、前記第一の供給電圧は前記第二の供給電圧よりも高いプレドライバと；
    前記プレドライバに結合され、且つ前記第一および第二のデジタル信号を受信して、前記第一の供給電圧および回路アースによって決定される第三の電圧範囲を有するデジタル出力信号を提供するように構成されたドライバと
    を具備してなる集積回路。
16. 請求項１５に記載の集積回路であって、前記プレドライバは、前記デジタル入力信号に基づいて少なくとも一つのデジタル制御信号を発生し、該少なくとも一つのデジタル制御信号を用いて前記第一のデジタル信号を発生するように構成される集積回路。
17. 請求項１５に記載の集積回路であって、前記第一の供給電圧は前記集積回路に結合された外部装置のためのものであり、前記第二の供給電圧は、前記集積回路内の回路のためのものである集積回路。
18. 請求項１５に記載の集積回路であって、前記プレドライバおよびドライバは、薄い酸化物電界効果トランジスタだけを含んでなる集積回路。
19. 請求項１８に記載の集積回路であって、前記プレドライバおよびドライバにおける薄い酸化物ＦＥＴの各々は、前記薄い酸化物ＦＥＴがオンされて電流を流すときに、前記第二の供給電圧よりも低いゲートからソース（Ｖ_ｇｓ）への電圧を有する集積回路。
20. デジタル入力信号に基づいて第一および第二のデジタル信号を発生するための手段であって、前記第一のデジタル信号は第一の供給電圧および中間電圧によって決定される第一の電圧範囲を有し、前記第二のデジタル信号は第二の供給電圧および回路アースによって決定される第二の電圧範囲を有し、前記第一の供給電圧は前記第二の供給電圧よりも高い手段と；
    前記第一および第二のデジタル信号に基づいてデジタル出力信号を与えるための手段であって、前記デジタル出力信号は前記第一の供給電圧および回路アースにより決定される第三の電圧範囲を有する手段と
    を具備してなる装置。
21. 請求項２０に記載の装置であって、前記第一および第二のデジタル信号を発生させるための手段が、
    前記第一のデジタル信号を発生するように、前記デジタル入力信号をラッチするための手段を含んでなる装置。
22. 請求項２０に記載の装置であって、前記デジタル入力信号をラッチするための手段が、
    前記デジタル入力信号の論理値に基づいて、第一のノードまたは第二のノードをプルダウンするための手段と、
    前記論理値を保存するための手段と
    を備えてなる装置。
23. 請求項２０に記載の装置であって、前記第一および第二のデジタル信号を発生させるための手段が、
    前記デジタル入力信号に基づいて少なくとも一つのデジタル制御信号を発生させるための手段と、
    前記少なくとも一つのデジタル制御信号に基づいて前記第一のデジタル信号を発生させるための手段と
    を備えてなる装置。
24. デジタル入力信号に基づいて第一および第二のデジタル信号を発生し、前記第一のデジタル信号は第一の供給電圧および中間電圧によって決定される第一の電圧範囲を有し、前記第二のデジタル信号は第二の供給電圧および回路アースによって決定される第二の電圧範囲を有し、前記第一の供給電圧は前記第二の供給電圧よりも高いことと；
    前記第一および第二のデジタル信号に基づいてデジタル出力信号を提供し、前記デジタル出力信号は前記第一の供給電圧および回路アースにより決定される第三の電圧範囲を有することと
    を含んでなる方法。
25. 請求項２４に記載の方法であって、前記第一および第二のデジタル信号を発生させることが、
    前記第一のデジタル信号を発生するために、前記デジタル入力信号をラッチすることを含んでなる方法。
26. 出力ドライバであって、第一の供給電圧および中間電圧によって決定される第一の電圧範囲を有する内部入力信号を受信するように、
    前記第一の電圧範囲を有する第一のデジタル信号を発生するように、
    第二の供給電圧および回路アースによって決定される第二の電圧範囲を有する第二のデジタル信号を発生するように、そして
    前記第一の供給電圧および回路アースによって決定される第三の電圧範囲を有するデジタル出力信号を与え、ここでの前記第一の供給電圧は前記第二の供給電圧よりも高いように構成された出力ドライバと；
    前記第三の電圧範囲を有する外部入力信号を受信して、前記第二の電圧範囲を有するバッファーされた入力信号を与えるように構成された入力バッファーと
    を具備してなる集積回路。
27. 請求項２６に記載の集積回路であって、前記入力バッファーが、
    前記中間電圧に結合され、且つ前記外部入力信号を受信するように構成されたＮチャンネル電界効果トランジスタ（Ｎ−ＦＥＴ）と；
    前記Ｎ−ＦＥＴに結合され、且つ前記Ｎ−ＦＥＴを介して前記外部入力信号を受信するように構成されたインバータと
    を具備してなる集積回路。
28. 請求項２７に記載の集積回路であって、前記入力バッファーが更に、
    前記第二の供給電圧に結合され、且つ前記インバータの入力および出力に結合されたＰチャンネル電界効果トランジスタ（Ｐ−ＦＥＴ）
    を備えてなる集積回路。
29. 請求項２６に記載の集積回路であって、前記出力ドライバおよび前記入力バッファーが、薄い酸化物電界効果トランジスタ（ＦＥＴ）だけを含んでなる集積回路。

Images