JPH09148915A - 出力回路 - Google Patents
出力回路Info
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- JPH09148915A JPH09148915A JP8218261A JP21826196A JPH09148915A JP H09148915 A JPH09148915 A JP H09148915A JP 8218261 A JP8218261 A JP 8218261A JP 21826196 A JP21826196 A JP 21826196A JP H09148915 A JPH09148915 A JP H09148915A
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- potential
- mos transistor
- drain
- gate
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Abstract
(57)【要約】
【課題】 外部ＬＳＩの電源電圧がＭＯＳトランジスタ
のゲート酸化膜耐圧以上でも、各ＭＯＳトランジスタの
ゲート酸化膜に耐圧以上の電圧がかかることなく前記外
部ＬＳＩの電源電圧を振幅とする信号を出力可能な出力
回路を提供する。 【解決手段】 外部ＬＳＩに接続された出力パッド部Ｏ
ＵＴの電位を第２の電位ＶＤＤ２に引き上げるプルアッ
プ回路３０は、プルアップ制御信号Ｓu をゲート入力と
するＰＭＯＳ３１と第１の電位ＶＤＤ１をゲート電位と
するＰＭＯＳ３２とからなる。出力パッド部ＯＵＴの電
位を接地電位に引き下げるプルダウン回路４０は、プル
ダウン制御信号Ｓd をゲート入力とするＮＭＯＳ４１と
第１の電位ＶＤＤ１をゲート電位とするＮＭＯＳ４２と
からなる。電圧変換回路２０は、ＰＭＯＳ２１，２２と
ＮＭＯＳ２３，２４との間に第１の電位ＶＤＤ１をゲー
ト電位とするＰＭＯＳ２５，２６及びＮＭＯＳ２７，２
８が挿入された構成になっており、信号生成回路１０か
ら入力された第１の制御信号Ｓ1 を変換して節点Ｂから
プルアップ制御信号Ｓu を出力する。
のゲート酸化膜耐圧以上でも、各ＭＯＳトランジスタの
ゲート酸化膜に耐圧以上の電圧がかかることなく前記外
部ＬＳＩの電源電圧を振幅とする信号を出力可能な出力
回路を提供する。 【解決手段】 外部ＬＳＩに接続された出力パッド部Ｏ
ＵＴの電位を第２の電位ＶＤＤ２に引き上げるプルアッ
プ回路３０は、プルアップ制御信号Ｓu をゲート入力と
するＰＭＯＳ３１と第１の電位ＶＤＤ１をゲート電位と
するＰＭＯＳ３２とからなる。出力パッド部ＯＵＴの電
位を接地電位に引き下げるプルダウン回路４０は、プル
ダウン制御信号Ｓd をゲート入力とするＮＭＯＳ４１と
第１の電位ＶＤＤ１をゲート電位とするＮＭＯＳ４２と
からなる。電圧変換回路２０は、ＰＭＯＳ２１，２２と
ＮＭＯＳ２３，２４との間に第１の電位ＶＤＤ１をゲー
ト電位とするＰＭＯＳ２５，２６及びＮＭＯＳ２７，２
８が挿入された構成になっており、信号生成回路１０か
ら入力された第１の制御信号Ｓ1 を変換して節点Ｂから
プルアップ制御信号Ｓu を出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タで構成した半導体集積回路（ＬＳＩ）に関するもので
あり、特に、ＭＯＳトランジスタのゲート酸化膜耐圧以
上の電圧を電源電圧とする他のＬＳＩと接続するための
インターフェースとなる出力回路に関するものである。
タで構成した半導体集積回路（ＬＳＩ）に関するもので
あり、特に、ＭＯＳトランジスタのゲート酸化膜耐圧以
上の電圧を電源電圧とする他のＬＳＩと接続するための
インターフェースとなる出力回路に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路の微細化に伴い、
半導体デバイスの耐圧、特にＭＯＳトランジスタのゲー
ト酸化膜の耐圧が低くなっており、これに伴い３Ｖやそ
れ以下の低電圧を電源電圧とするＬＳＩが増加してい
る。ところが、ＬＳＩの電源電圧が３Ｖであっても、こ
のＬＳＩと接続する外部のＬＳＩの電源電圧が例えば５
Ｖである場合には、３Ｖの電源電圧を５Ｖに変換して出
力する出力回路が必要になる。
半導体デバイスの耐圧、特にＭＯＳトランジスタのゲー
ト酸化膜の耐圧が低くなっており、これに伴い３Ｖやそ
れ以下の低電圧を電源電圧とするＬＳＩが増加してい
る。ところが、ＬＳＩの電源電圧が３Ｖであっても、こ
のＬＳＩと接続する外部のＬＳＩの電源電圧が例えば５
Ｖである場合には、３Ｖの電源電圧を５Ｖに変換して出
力する出力回路が必要になる。
【０００３】以下、図面を参照して従来の出力回路につ
いて説明する。この出力回路は、出力パッド部の電位状
態を外部ＬＳＩの電源電位、接地電位及びハイインピー
ダンスのいずれかに設定する回路である。
いて説明する。この出力回路は、出力パッド部の電位状
態を外部ＬＳＩの電源電位、接地電位及びハイインピー
ダンスのいずれかに設定する回路である。
【０００４】図１３は従来の出力回路の構成を示す回路
図である。図１３において、ＯＵＴは外部ＬＳＩの信号
線が接続される出力パッド部、ＩＮ及びＥＮは出力パッ
ド部ＯＵＴの電位状態を制御する出力制御端子であっ
て、ＩＮはオンチップ回路からの信号を入力する入力端
子、ＥＮはイネーブル信号を入力するイネーブル端子で
ある。また、ＶＤＤ１は第１の電位であり、その値はＬ
ＳＩを構成するＭＯＳトランジスタのゲート酸化膜耐圧
以下であり例えば３Ｖ、ＶＤＤ２は外部ＬＳＩの電源電
位である第２の電位であり、その値は例えば５Ｖであ
る。
図である。図１３において、ＯＵＴは外部ＬＳＩの信号
線が接続される出力パッド部、ＩＮ及びＥＮは出力パッ
ド部ＯＵＴの電位状態を制御する出力制御端子であっ
て、ＩＮはオンチップ回路からの信号を入力する入力端
子、ＥＮはイネーブル信号を入力するイネーブル端子で
ある。また、ＶＤＤ１は第１の電位であり、その値はＬ
ＳＩを構成するＭＯＳトランジスタのゲート酸化膜耐圧
以下であり例えば３Ｖ、ＶＤＤ２は外部ＬＳＩの電源電
位である第２の電位であり、その値は例えば５Ｖであ
る。
【０００５】１１０は出力制御端子ＩＮ，ＥＮの電位に
応じてプルアップ制御信号及びプルダウン制御信号を生
成する信号生成回路であり、ＮＡＮＤゲート１１及びＮ
ＯＲゲート１２によって構成されている。ＮＡＮＤゲー
ト１１、ＮＯＲゲート１２は電源電位として第１の電位
ＶＤＤ１が与えられており、ＭＯＳトランジスタのゲー
ト酸化膜耐圧以下の電圧で動作する。
応じてプルアップ制御信号及びプルダウン制御信号を生
成する信号生成回路であり、ＮＡＮＤゲート１１及びＮ
ＯＲゲート１２によって構成されている。ＮＡＮＤゲー
ト１１、ＮＯＲゲート１２は電源電位として第１の電位
ＶＤＤ１が与えられており、ＭＯＳトランジスタのゲー
ト酸化膜耐圧以下の電圧で動作する。
【０００６】１２０は信号生成回路１１０から入力され
たプルアップ制御信号を昇圧して出力する電圧変換回路
であり、Ｐ型ＭＯＳトランジスタ２１，２２、Ｎ型ＭＯ
Ｓトランジスタ２３，２４、及び信号の論理の反転を行
うインバータ回路２９によって構成されている。Ｐ型Ｍ
ＯＳトランジスタ２１，２２のソースには第２の電位Ｖ
ＤＤ２が与えられ、Ｐ型ＭＯＳトランジスタ２１とＮ型
ＭＯＳトランジスタ２３とのドレイン同士が接続され、
Ｐ型ＭＯＳトランジスタ２２とＮ型ＭＯＳトランジスタ
２４とのドレイン同士が接続され、Ｎ型ＭＯＳトランジ
スタ２３，２４のソースは接地されている。
たプルアップ制御信号を昇圧して出力する電圧変換回路
であり、Ｐ型ＭＯＳトランジスタ２１，２２、Ｎ型ＭＯ
Ｓトランジスタ２３，２４、及び信号の論理の反転を行
うインバータ回路２９によって構成されている。Ｐ型Ｍ
ＯＳトランジスタ２１，２２のソースには第２の電位Ｖ
ＤＤ２が与えられ、Ｐ型ＭＯＳトランジスタ２１とＮ型
ＭＯＳトランジスタ２３とのドレイン同士が接続され、
Ｐ型ＭＯＳトランジスタ２２とＮ型ＭＯＳトランジスタ
２４とのドレイン同士が接続され、Ｎ型ＭＯＳトランジ
スタ２３，２４のソースは接地されている。
【０００７】Ｎ型ＭＯＳトランジスタ２３のゲートには
信号生成回路１１０から入力されたプルアップ制御信号
が入力され、Ｎ型ＭＯＳトランジスタ２４には前記プル
アップ制御信号がインバータ回路２９によって反転され
て入力される。Ｐ型ＭＯＳトランジスタ２１のゲートは
Ｐ型ＭＯＳトランジスタ２２のドレイン（Ｎ型ＭＯＳト
ランジスタ２４のドレイン）に接続され（節点Ｂ）、Ｐ
型ＭＯＳトランジスタ２２のゲートはＰ型ＭＯＳトラン
ジスタ２１のドレイン（Ｎ型ＭＯＳトランジスタ２３の
ドレイン）に接続されている（節点Ａ）。節点Ｂから、
昇圧されたプルアップ制御信号が出力される。また、イ
ンバータ回路２９には電源電位として第１の電位ＶＤＤ
１が与えられている。
信号生成回路１１０から入力されたプルアップ制御信号
が入力され、Ｎ型ＭＯＳトランジスタ２４には前記プル
アップ制御信号がインバータ回路２９によって反転され
て入力される。Ｐ型ＭＯＳトランジスタ２１のゲートは
Ｐ型ＭＯＳトランジスタ２２のドレイン（Ｎ型ＭＯＳト
ランジスタ２４のドレイン）に接続され（節点Ｂ）、Ｐ
型ＭＯＳトランジスタ２２のゲートはＰ型ＭＯＳトラン
ジスタ２１のドレイン（Ｎ型ＭＯＳトランジスタ２３の
ドレイン）に接続されている（節点Ａ）。節点Ｂから、
昇圧されたプルアップ制御信号が出力される。また、イ
ンバータ回路２９には電源電位として第１の電位ＶＤＤ
１が与えられている。
【０００８】１３０はプルアップ回路であり、Ｐ型ＭＯ
Ｓトランジスタ３１によって構成されている。Ｐ型ＭＯ
Ｓトランジスタ３１は、ゲートが電圧変換回路１２０の
節点Ｂに接続され、ソース及び基板に第２の電位ＶＤＤ
２が与えられ、ドレインが出力パッド部ＯＵＴに接続さ
れており、オン状態のとき出力パッド部ＯＵＴの電位を
第２の電位ＶＤＤ２まで引き上げる。
Ｓトランジスタ３１によって構成されている。Ｐ型ＭＯ
Ｓトランジスタ３１は、ゲートが電圧変換回路１２０の
節点Ｂに接続され、ソース及び基板に第２の電位ＶＤＤ
２が与えられ、ドレインが出力パッド部ＯＵＴに接続さ
れており、オン状態のとき出力パッド部ＯＵＴの電位を
第２の電位ＶＤＤ２まで引き上げる。
【０００９】１４０はプルダウン回路であり、Ｎ型ＭＯ
Ｓトランジスタ４１によって構成されている。Ｎ型ＭＯ
Ｓトランジスタ４１は、ゲートに信号生成回路１１０の
ＮＯＲゲート１２の出力信号が印加され、ソース及び基
板が接地され、ドレインが出力パッド部ＯＵＴに接続さ
れており、オン状態のとき出力パッド部ＯＵＴの電位を
接地電位まで引き下げる。
Ｓトランジスタ４１によって構成されている。Ｎ型ＭＯ
Ｓトランジスタ４１は、ゲートに信号生成回路１１０の
ＮＯＲゲート１２の出力信号が印加され、ソース及び基
板が接地され、ドレインが出力パッド部ＯＵＴに接続さ
れており、オン状態のとき出力パッド部ＯＵＴの電位を
接地電位まで引き下げる。
【００１０】以上のように構成された図１３に示す従来
の出力回路について、その動作を図１４及び図１５を参
照して説明する。なお、以下の説明では、ディジタル信
号におけるハイレベル（高電位）を「“Ｈ”」とし、ロ
ウレベル（低電位）を「“Ｌ”」とし、特に必要のある
ときは「“Ｈ”（３Ｖ）」のように電位の値も付すこと
にする。また、ここでは第１の電位ＶＤＤ１を３Ｖと
し、第２の電位ＶＤＤ２を５Ｖとする。
の出力回路について、その動作を図１４及び図１５を参
照して説明する。なお、以下の説明では、ディジタル信
号におけるハイレベル（高電位）を「“Ｈ”」とし、ロ
ウレベル（低電位）を「“Ｌ”」とし、特に必要のある
ときは「“Ｈ”（３Ｖ）」のように電位の値も付すこと
にする。また、ここでは第１の電位ＶＤＤ１を３Ｖと
し、第２の電位ＶＤＤ２を５Ｖとする。
【００１１】まず、出力パッド部ＯＵＴから“Ｈ”（５
Ｖ）を出力する場合の動作を図１４を用いて説明する。
この場合、イネーブル端子ＥＮに“Ｈ”（３Ｖ）のイネ
ーブル信号を入力すると共に入力端子ＩＮに“Ｈ”（３
Ｖ）の入力信号を入力する。
Ｖ）を出力する場合の動作を図１４を用いて説明する。
この場合、イネーブル端子ＥＮに“Ｈ”（３Ｖ）のイネ
ーブル信号を入力すると共に入力端子ＩＮに“Ｈ”（３
Ｖ）の入力信号を入力する。
【００１２】すると、ＮＡＮＤゲート１１の出力信号は
“Ｌ”（０Ｖ）になり、ＮＯＲゲート１２の出力信号も
“Ｌ”（０Ｖ）になる。ＮＡＮＤゲート１１の出力信号
が０Ｖになると、Ｎ型ＭＯＳトランジスタ２３のゲート
電位は０Ｖになる一方、Ｎ型ＭＯＳトランジスタ２４の
ゲートはインバータ回路２９を介してＮＡＮＤゲート１
１に接続されているのでその電位は３Ｖになる。したが
って、Ｎ型ＭＯＳトランジスタ２３はオフになり、Ｎ型
ＭＯＳトランジスタ２４はオンになる。Ｎ型ＭＯＳトラ
ンジスタ２４がオンになると節点Ｂの電位が下がるた
め、Ｐ型ＭＯＳトランジスタ２１はゲート電位が下がる
のでオンになる。Ｐ型ＭＯＳトランジスタ２１がオンに
なる一方Ｎ型ＭＯＳトランジスタ２３がオフになるの
で、節点Ａの電位は５Ｖになる。節点Ａの電位が５Ｖに
なることによってＰ型ＭＯＳトランジスタ２２がオフに
なる一方、Ｎ型ＭＯＳトランジスタ２４はオンであるの
で、節点Ｂの電位は０Ｖになる。
“Ｌ”（０Ｖ）になり、ＮＯＲゲート１２の出力信号も
“Ｌ”（０Ｖ）になる。ＮＡＮＤゲート１１の出力信号
が０Ｖになると、Ｎ型ＭＯＳトランジスタ２３のゲート
電位は０Ｖになる一方、Ｎ型ＭＯＳトランジスタ２４の
ゲートはインバータ回路２９を介してＮＡＮＤゲート１
１に接続されているのでその電位は３Ｖになる。したが
って、Ｎ型ＭＯＳトランジスタ２３はオフになり、Ｎ型
ＭＯＳトランジスタ２４はオンになる。Ｎ型ＭＯＳトラ
ンジスタ２４がオンになると節点Ｂの電位が下がるた
め、Ｐ型ＭＯＳトランジスタ２１はゲート電位が下がる
のでオンになる。Ｐ型ＭＯＳトランジスタ２１がオンに
なる一方Ｎ型ＭＯＳトランジスタ２３がオフになるの
で、節点Ａの電位は５Ｖになる。節点Ａの電位が５Ｖに
なることによってＰ型ＭＯＳトランジスタ２２がオフに
なる一方、Ｎ型ＭＯＳトランジスタ２４はオンであるの
で、節点Ｂの電位は０Ｖになる。
【００１３】節点Ｂの電位が０Ｖになると、Ｐ型ＭＯＳ
トランジスタ３１はゲート電位が０Ｖになるのでオンに
なり、またＮ型ＭＯＳトランジスタ４１は、ＮＯＲゲー
ト１２の出力信号が０Ｖなのでゲート電位が０Ｖになり
オフになる。Ｐ型ＭＯＳトランジスタ３１がオンである
と共にＮ型ＭＯＳトランジスタ４１がオフであり、また
Ｐ型ＭＯＳトランジスタ３１のソースには第２の電位Ｖ
ＤＤ２が与えられているので、出力パッド部ＯＵＴの電
位は“Ｈ”（５Ｖ）になる。このように、イネーブル端
子ＥＮに“Ｈ”（３Ｖ）のイネーブル信号を入力する共
に入力端子ＩＮに“Ｈ”（３Ｖ）の入力信号を入力する
と、出力パッド部ＯＵＴから“Ｈ”（５Ｖ）が出力され
る。図１４では、出力パッド部ＯＵＴから“Ｈ”（５
Ｖ）が出力されるときオンになるＭＯＳトランジスタを
破線の丸で囲んでいる。
トランジスタ３１はゲート電位が０Ｖになるのでオンに
なり、またＮ型ＭＯＳトランジスタ４１は、ＮＯＲゲー
ト１２の出力信号が０Ｖなのでゲート電位が０Ｖになり
オフになる。Ｐ型ＭＯＳトランジスタ３１がオンである
と共にＮ型ＭＯＳトランジスタ４１がオフであり、また
Ｐ型ＭＯＳトランジスタ３１のソースには第２の電位Ｖ
ＤＤ２が与えられているので、出力パッド部ＯＵＴの電
位は“Ｈ”（５Ｖ）になる。このように、イネーブル端
子ＥＮに“Ｈ”（３Ｖ）のイネーブル信号を入力する共
に入力端子ＩＮに“Ｈ”（３Ｖ）の入力信号を入力する
と、出力パッド部ＯＵＴから“Ｈ”（５Ｖ）が出力され
る。図１４では、出力パッド部ＯＵＴから“Ｈ”（５
Ｖ）が出力されるときオンになるＭＯＳトランジスタを
破線の丸で囲んでいる。
【００１４】次に、出力パッド部ＯＵＴから“Ｌ”（０
Ｖ）を出力する場合の動作を図１５を用いて説明する。
この場合、イネーブル端子ＥＮに“Ｈ”（３Ｖ）のイネ
ーブル信号を入力すると共に入力端子ＩＮに“Ｌ”（０
Ｖ）の入力信号を入力する。
Ｖ）を出力する場合の動作を図１５を用いて説明する。
この場合、イネーブル端子ＥＮに“Ｈ”（３Ｖ）のイネ
ーブル信号を入力すると共に入力端子ＩＮに“Ｌ”（０
Ｖ）の入力信号を入力する。
【００１５】すると、ＮＡＮＤゲート１１の出力信号は
“Ｈ”（３Ｖ）になり、ＮＯＲゲート１２の出力信号も
また“Ｈ”（３Ｖ）になる。ＮＡＮＤゲート１１の出力
信号が３Ｖになると、Ｎ型ＭＯＳトランジスタ２３のゲ
ート電位は３Ｖになる一方、Ｎ型ＭＯＳトランジスタ２
４のゲートはインバータ回路２９を介してＮＡＮＤゲー
ト１１に接続されているのでその電位は０Ｖになる。し
たがって、Ｎ型ＭＯＳトランジスタ２３はオンになり、
Ｎ型ＭＯＳトランジスタ２４はオフになる。Ｎ型ＭＯＳ
トランジスタ２３がオンになると節点Ａの電位が下がる
ため、Ｐ型ＭＯＳトランジスタ２２はゲート電位が下が
るのでオンになる。Ｐ型ＭＯＳトランジスタ２２がオン
になる一方Ｎ型ＭＯＳトランジスタ２４はオフになるの
で、節点Ｂの電位は５Ｖになる。節点Ｂの電位が５Ｖに
なることによってＰ型ＭＯＳトランジスタ２１がオフに
なる一方、Ｎ型ＭＯＳトランジスタ２３はオンであるの
で、節点Ａの電位は０Ｖになる。
“Ｈ”（３Ｖ）になり、ＮＯＲゲート１２の出力信号も
また“Ｈ”（３Ｖ）になる。ＮＡＮＤゲート１１の出力
信号が３Ｖになると、Ｎ型ＭＯＳトランジスタ２３のゲ
ート電位は３Ｖになる一方、Ｎ型ＭＯＳトランジスタ２
４のゲートはインバータ回路２９を介してＮＡＮＤゲー
ト１１に接続されているのでその電位は０Ｖになる。し
たがって、Ｎ型ＭＯＳトランジスタ２３はオンになり、
Ｎ型ＭＯＳトランジスタ２４はオフになる。Ｎ型ＭＯＳ
トランジスタ２３がオンになると節点Ａの電位が下がる
ため、Ｐ型ＭＯＳトランジスタ２２はゲート電位が下が
るのでオンになる。Ｐ型ＭＯＳトランジスタ２２がオン
になる一方Ｎ型ＭＯＳトランジスタ２４はオフになるの
で、節点Ｂの電位は５Ｖになる。節点Ｂの電位が５Ｖに
なることによってＰ型ＭＯＳトランジスタ２１がオフに
なる一方、Ｎ型ＭＯＳトランジスタ２３はオンであるの
で、節点Ａの電位は０Ｖになる。
【００１６】Ｐ型ＭＯＳトランジスタ３１はゲート電位
すなわち節点Ｂの電位が５Ｖになるのでオフであり、ま
た、Ｎ型ＭＯＳトランジスタ４１はＮＯＲゲート１２の
出力信号が３Ｖなのでゲート電位が３Ｖになりオンであ
る。Ｐ型ＭＯＳトランジスタ３１がオフであると共にＮ
型ＭＯＳトランジスタ４１がオンであり、さらにＮ型Ｍ
ＯＳトランジスタ４１のソースは接地されているので、
出力パッド部ＯＵＴの電位は“Ｌ”（０Ｖ）になる。こ
のように、イネーブル端子ＥＮに“Ｈ”（３Ｖ）のイネ
ーブル信号を入力する共に入力端子ＩＮに“Ｌ”（０
Ｖ）の入力信号を入力すると、出力パッド部ＯＵＴから
“Ｌ”（０Ｖ）が出力される。図１５では、出力パッド
部ＯＵＴから“Ｌ”（０Ｖ）が出力されるときオンにな
るＭＯＳトランジスタを破線の丸で囲んでいる。
すなわち節点Ｂの電位が５Ｖになるのでオフであり、ま
た、Ｎ型ＭＯＳトランジスタ４１はＮＯＲゲート１２の
出力信号が３Ｖなのでゲート電位が３Ｖになりオンであ
る。Ｐ型ＭＯＳトランジスタ３１がオフであると共にＮ
型ＭＯＳトランジスタ４１がオンであり、さらにＮ型Ｍ
ＯＳトランジスタ４１のソースは接地されているので、
出力パッド部ＯＵＴの電位は“Ｌ”（０Ｖ）になる。こ
のように、イネーブル端子ＥＮに“Ｈ”（３Ｖ）のイネ
ーブル信号を入力する共に入力端子ＩＮに“Ｌ”（０
Ｖ）の入力信号を入力すると、出力パッド部ＯＵＴから
“Ｌ”（０Ｖ）が出力される。図１５では、出力パッド
部ＯＵＴから“Ｌ”（０Ｖ）が出力されるときオンにな
るＭＯＳトランジスタを破線の丸で囲んでいる。
【００１７】次に、出力パッド部ＯＵＴをハイインピー
ダンス状態にする場合の動作を説明する。この場合は、
入力端子ＩＮに入力する信号の論理値に関わらず、イネ
ーブル端子ＥＮに入力するイネーブル信号を“Ｌ”にす
る。
ダンス状態にする場合の動作を説明する。この場合は、
入力端子ＩＮに入力する信号の論理値に関わらず、イネ
ーブル端子ＥＮに入力するイネーブル信号を“Ｌ”にす
る。
【００１８】すると、ＮＡＮＤゲート１１の出力信号は
“Ｈ”（３Ｖ）になり、ＮＯＲゲート１２の出力信号は
“Ｌ”（０Ｖ）になる。ＮＡＮＤゲート１１の出力信号
が３Ｖなので、出力パッド部ＯＵＴから“Ｈ”を出力す
る場合と同様の動作によりＰ型ＭＯＳトランジスタ３１
はオフになる。また、ＮＯＲゲート１２の出力信号が０
Ｖなので、出力パッド部ＯＵＴから“Ｌ”を出力する場
合と同様の動作によりＮ型ＭＯＳトランジスタ４１はオ
フになる。したがって、Ｐ型ＭＯＳトランジスタ３１及
びＮ型ＭＯＳトランジスタ４１はいずれもオフになるの
で、出力パッド部ＯＵＴはハイ・インピーダンス状態と
なる。
“Ｈ”（３Ｖ）になり、ＮＯＲゲート１２の出力信号は
“Ｌ”（０Ｖ）になる。ＮＡＮＤゲート１１の出力信号
が３Ｖなので、出力パッド部ＯＵＴから“Ｈ”を出力す
る場合と同様の動作によりＰ型ＭＯＳトランジスタ３１
はオフになる。また、ＮＯＲゲート１２の出力信号が０
Ｖなので、出力パッド部ＯＵＴから“Ｌ”を出力する場
合と同様の動作によりＮ型ＭＯＳトランジスタ４１はオ
フになる。したがって、Ｐ型ＭＯＳトランジスタ３１及
びＮ型ＭＯＳトランジスタ４１はいずれもオフになるの
で、出力パッド部ＯＵＴはハイ・インピーダンス状態と
なる。
【００１９】
【発明が解決しようとする課題】しかしながら、従来の
出力回路には以下のような問題がある。
出力回路には以下のような問題がある。
【００２０】図１３に示すような従来の出力回路では、
ＭＯＳトランジスタのゲート・ドレイン間又はゲート・
ソース間に、第２の電位ＶＤＤ２と接地電位との電位差
すなわち外部ＬＳＩの電源電圧に等しい電圧がかかる。
ＭＯＳトランジスタはその構造上、ゲート・ドレイン間
電圧又はゲート・ソース間電圧がゲート酸化膜にかかる
ので、外部ＬＳＩの電源電圧がゲート酸化膜耐圧以上の
ときにはゲート酸化膜の破壊又は劣化が起こる。
ＭＯＳトランジスタのゲート・ドレイン間又はゲート・
ソース間に、第２の電位ＶＤＤ２と接地電位との電位差
すなわち外部ＬＳＩの電源電圧に等しい電圧がかかる。
ＭＯＳトランジスタはその構造上、ゲート・ドレイン間
電圧又はゲート・ソース間電圧がゲート酸化膜にかかる
ので、外部ＬＳＩの電源電圧がゲート酸化膜耐圧以上の
ときにはゲート酸化膜の破壊又は劣化が起こる。
【００２１】例えば、出力パッド部ＯＵＴから“Ｈ”
（５Ｖ）を出力する場合は、プルダウン回路１４０を構
成するＮ型ＭＯＳトランジスタ４１をオフ状態にするた
めにそのゲート電位を０Ｖにし、またプルアップ回路１
３０を構成するＰ型ＭＯＳトランジスタ３１をオン状態
にするためにそのゲート電位を０Ｖにする。このとき、
Ｎ型ＭＯＳトランジスタ４１は、ゲート電位が０Ｖにな
ると共に出力パッド部ＯＵＴに接続されたドレインの電
位が５Ｖになるため、ゲート・ドレイン間電圧が５Ｖに
なる。同様に、Ｐ型ＭＯＳトランジスタ３１はゲート・
ソース間電圧が５Ｖになる。したがって、Ｎ型ＭＯＳト
ランジスタ４１及びＰ型ＭＯＳトランジスタ３１のゲー
ト酸化膜に、耐圧以上の電圧（５Ｖ）がかかることにな
る。
（５Ｖ）を出力する場合は、プルダウン回路１４０を構
成するＮ型ＭＯＳトランジスタ４１をオフ状態にするた
めにそのゲート電位を０Ｖにし、またプルアップ回路１
３０を構成するＰ型ＭＯＳトランジスタ３１をオン状態
にするためにそのゲート電位を０Ｖにする。このとき、
Ｎ型ＭＯＳトランジスタ４１は、ゲート電位が０Ｖにな
ると共に出力パッド部ＯＵＴに接続されたドレインの電
位が５Ｖになるため、ゲート・ドレイン間電圧が５Ｖに
なる。同様に、Ｐ型ＭＯＳトランジスタ３１はゲート・
ソース間電圧が５Ｖになる。したがって、Ｎ型ＭＯＳト
ランジスタ４１及びＰ型ＭＯＳトランジスタ３１のゲー
ト酸化膜に、耐圧以上の電圧（５Ｖ）がかかることにな
る。
【００２２】またこのとき、電圧変換回路１２０を構成
する各ＭＯＳトランジスタのゲート酸化膜にも、耐圧以
上の電圧がかかる。例えばＮ型ＭＯＳトランジスタ２３
は、ゲート電位が０Ｖになると共に節点Ａに接続された
ドレインの電位が５Ｖになるため、ゲート・ドレイン間
電圧が５Ｖになる。また、Ｐ型ＭＯＳトランジスタ２２
は、節点Ａに接続されたゲートの電位が５Ｖになると共
に節点Ｂに接続されたドレインの電位が０Ｖになるた
め、ゲート・ドレイン間電圧が５Ｖになる。さらに、Ｐ
型ＭＯＳトランジスタ２１は、ソースに第２の電位ＶＤ
Ｄ２として５Ｖが与えられていると共に節点Ｂに接続さ
れたゲートの電位が０Ｖになるため、ゲート・ソース間
電圧が５Ｖになる。
する各ＭＯＳトランジスタのゲート酸化膜にも、耐圧以
上の電圧がかかる。例えばＮ型ＭＯＳトランジスタ２３
は、ゲート電位が０Ｖになると共に節点Ａに接続された
ドレインの電位が５Ｖになるため、ゲート・ドレイン間
電圧が５Ｖになる。また、Ｐ型ＭＯＳトランジスタ２２
は、節点Ａに接続されたゲートの電位が５Ｖになると共
に節点Ｂに接続されたドレインの電位が０Ｖになるた
め、ゲート・ドレイン間電圧が５Ｖになる。さらに、Ｐ
型ＭＯＳトランジスタ２１は、ソースに第２の電位ＶＤ
Ｄ２として５Ｖが与えられていると共に節点Ｂに接続さ
れたゲートの電位が０Ｖになるため、ゲート・ソース間
電圧が５Ｖになる。
【００２３】また、出力パッド部ＯＵＴから“Ｌ”を出
力する場合は、節点Ｂの電位が５Ｖになると共に出力パ
ッド部ＯＵＴの電位が０Ｖになるため、Ｐ型ＭＯＳトラ
ンジスタ３１のゲート・ドレイン間電圧は５Ｖになる。
また、電圧変換回路１２０においても、Ｎ型ＭＯＳトラ
ンジスタ２４は、ゲート電位が０Ｖになると共に節点Ｂ
に接続されたドレインの電位が５Ｖになるためゲート・
ドレイン間電圧が５Ｖになる。また、Ｐ型ＭＯＳトラン
ジスタ２１は、節点Ｂに接続されたゲートの電位が５Ｖ
になると共に節点Ａに接続されたドレインの電位が０Ｖ
になるためゲート・ドレイン間電圧が５Ｖとなる。さら
に、Ｐ型ＭＯＳトランジスタ２２は、ソースに第２の電
位ＶＤＤ２として５Ｖが与えられていると共に節点Ａに
接続されたゲートの電位が０Ｖになるためゲート・ソー
ス間電圧が５Ｖになる。
力する場合は、節点Ｂの電位が５Ｖになると共に出力パ
ッド部ＯＵＴの電位が０Ｖになるため、Ｐ型ＭＯＳトラ
ンジスタ３１のゲート・ドレイン間電圧は５Ｖになる。
また、電圧変換回路１２０においても、Ｎ型ＭＯＳトラ
ンジスタ２４は、ゲート電位が０Ｖになると共に節点Ｂ
に接続されたドレインの電位が５Ｖになるためゲート・
ドレイン間電圧が５Ｖになる。また、Ｐ型ＭＯＳトラン
ジスタ２１は、節点Ｂに接続されたゲートの電位が５Ｖ
になると共に節点Ａに接続されたドレインの電位が０Ｖ
になるためゲート・ドレイン間電圧が５Ｖとなる。さら
に、Ｐ型ＭＯＳトランジスタ２２は、ソースに第２の電
位ＶＤＤ２として５Ｖが与えられていると共に節点Ａに
接続されたゲートの電位が０Ｖになるためゲート・ソー
ス間電圧が５Ｖになる。
【００２４】さらに、出力パッド部ＯＵＴをハイ・イン
ピーダンス状態にする場合も、Ｐ型ＭＯＳトランジスタ
３１のゲート電位が５Ｖになるので、出力パッド部ＯＵ
Ｔに０Ｖを加えると、Ｐ型ＭＯＳトランジスタ３１のゲ
ート・ドレイン間電圧が５Ｖになる。また、Ｎ型ＭＯＳ
トランジスタ４１のゲート電位が０Ｖになるので、出力
パッド部ＯＵＴに５Ｖを加えると、Ｎ型ＭＯＳトランジ
スタ４１のゲート・ドレイン間電圧が５Ｖになる。
ピーダンス状態にする場合も、Ｐ型ＭＯＳトランジスタ
３１のゲート電位が５Ｖになるので、出力パッド部ＯＵ
Ｔに０Ｖを加えると、Ｐ型ＭＯＳトランジスタ３１のゲ
ート・ドレイン間電圧が５Ｖになる。また、Ｎ型ＭＯＳ
トランジスタ４１のゲート電位が０Ｖになるので、出力
パッド部ＯＵＴに５Ｖを加えると、Ｎ型ＭＯＳトランジ
スタ４１のゲート・ドレイン間電圧が５Ｖになる。
【００２５】このように、従来の出力回路には、接続す
る外部ＬＳＩの電源電圧がこの出力回路を構成するＭＯ
Ｓトランジスタのゲート酸化膜耐圧以上のときには、各
ＭＯＳトランジスタのゲート酸化膜に耐圧以上の電圧が
かかってしまい、ゲート酸化膜の破壊又は劣化が起こる
という問題があった。この問題はゲート酸化膜耐圧の大
きいＭＯＳトランジスタを用いれば回避できるが、ＭＯ
Ｓトランジスタのゲート酸化膜耐圧を大きくすることは
半導体集積回路の微細化の妨げとなり好ましくない。
る外部ＬＳＩの電源電圧がこの出力回路を構成するＭＯ
Ｓトランジスタのゲート酸化膜耐圧以上のときには、各
ＭＯＳトランジスタのゲート酸化膜に耐圧以上の電圧が
かかってしまい、ゲート酸化膜の破壊又は劣化が起こる
という問題があった。この問題はゲート酸化膜耐圧の大
きいＭＯＳトランジスタを用いれば回避できるが、ＭＯ
Ｓトランジスタのゲート酸化膜耐圧を大きくすることは
半導体集積回路の微細化の妨げとなり好ましくない。
【００２６】前記の問題に鑑み、本発明は、外部ＬＳＩ
と接続するためのインターフェースとなる出力回路にお
いて、外部ＬＳＩの電源電圧がこの出力回路を構成する
ＭＯＳトランジスタのゲート酸化膜耐圧以上であっても
各ＭＯＳトランジスタのゲート酸化膜に耐圧以上の電圧
がかかることがなく、しかも前記外部ＬＳＩの電源電圧
を振幅とする信号を出力可能にすることを課題とする。
と接続するためのインターフェースとなる出力回路にお
いて、外部ＬＳＩの電源電圧がこの出力回路を構成する
ＭＯＳトランジスタのゲート酸化膜耐圧以上であっても
各ＭＯＳトランジスタのゲート酸化膜に耐圧以上の電圧
がかかることがなく、しかも前記外部ＬＳＩの電源電圧
を振幅とする信号を出力可能にすることを課題とする。
【００２７】
【課題を解決するための手段】前記の課題を解決するた
め、請求項１の発明が講じた手段は、第１の電位を電源
電位とする一の回路の出力信号を入力とし、この一の回
路の出力信号に従って出力部から第２の電位を電源電位
とする他の回路に信号を出力する出力回路として、入力
された前記一の回路の出力信号を基にして、前記第１の
電位と接地電位との電位差を振幅とする第１及び第２の
制御信号を生成する信号生成回路と、前記信号生成回路
によって生成された第１の制御信号を入力とし、この第
１の制御信号の振幅を変換することによりプルアップ制
御信号を生成して出力する電圧変換回路と、前記電圧変
換回路から出力されたプルアップ制御信号を入力とし、
このプルアップ制御信号の指示に従って前記出力部の電
位を前記第２の電位に引き上げるか否かを制御するプル
アップ回路と、前記信号生成回路によって生成された第
２の制御信号をプルダウン制御信号として入力し、この
プルダウン制御信号の指示に従って前記出力部の電位を
接地電位に引き下げるか否かを制御するプルダウン回路
とを備え、前記プルアップ回路は、ソースに前記第２の
電位が与えられ且つゲートに前記プルアップ制御信号が
入力される第１のＰ型ＭＯＳトランジスタと、前記第１
のＰ型ＭＯＳトランジスタのドレインにソースが接続さ
れると共にドレインが前記出力部に接続され且つゲート
に第３の電位が印加された第２のＰ型ＭＯＳトランジス
タとを備え、前記プルダウン回路は、ソースが接地され
且つゲートに前記プルダウン制御信号が入力される第１
のＮ型ＭＯＳトランジスタと、前記第１のＮ型ＭＯＳト
ランジスタのドレインにソースが接続されると共にドレ
インが前記出力部に接続され且つゲートに前記第１の電
位が印加された第２のＮ型ＭＯＳトランジスタとを備
え、前記電圧変換回路は、前記出力部の電位を前記第２
の電位に引き上げるよう前記プルアップ回路に指示する
ときは、前記プルアップ制御信号の電位を、前記第２の
電位から前記第１のＰ型ＭＯＳトランジスタの閾値電圧
を引いた電位以下で且つ前記第２の電位から前記第１の
Ｐ型ＭＯＳトランジスタのゲート酸化膜耐圧相当電圧を
引いた電位以上の電位にする一方、前記出力部の電位を
前記第２の電位に引き上げるよう前記プルアップ回路に
指示しないときは、前記プルアップ制御信号の電位を前
記第２の電位にするものである。
め、請求項１の発明が講じた手段は、第１の電位を電源
電位とする一の回路の出力信号を入力とし、この一の回
路の出力信号に従って出力部から第２の電位を電源電位
とする他の回路に信号を出力する出力回路として、入力
された前記一の回路の出力信号を基にして、前記第１の
電位と接地電位との電位差を振幅とする第１及び第２の
制御信号を生成する信号生成回路と、前記信号生成回路
によって生成された第１の制御信号を入力とし、この第
１の制御信号の振幅を変換することによりプルアップ制
御信号を生成して出力する電圧変換回路と、前記電圧変
換回路から出力されたプルアップ制御信号を入力とし、
このプルアップ制御信号の指示に従って前記出力部の電
位を前記第２の電位に引き上げるか否かを制御するプル
アップ回路と、前記信号生成回路によって生成された第
２の制御信号をプルダウン制御信号として入力し、この
プルダウン制御信号の指示に従って前記出力部の電位を
接地電位に引き下げるか否かを制御するプルダウン回路
とを備え、前記プルアップ回路は、ソースに前記第２の
電位が与えられ且つゲートに前記プルアップ制御信号が
入力される第１のＰ型ＭＯＳトランジスタと、前記第１
のＰ型ＭＯＳトランジスタのドレインにソースが接続さ
れると共にドレインが前記出力部に接続され且つゲート
に第３の電位が印加された第２のＰ型ＭＯＳトランジス
タとを備え、前記プルダウン回路は、ソースが接地され
且つゲートに前記プルダウン制御信号が入力される第１
のＮ型ＭＯＳトランジスタと、前記第１のＮ型ＭＯＳト
ランジスタのドレインにソースが接続されると共にドレ
インが前記出力部に接続され且つゲートに前記第１の電
位が印加された第２のＮ型ＭＯＳトランジスタとを備
え、前記電圧変換回路は、前記出力部の電位を前記第２
の電位に引き上げるよう前記プルアップ回路に指示する
ときは、前記プルアップ制御信号の電位を、前記第２の
電位から前記第１のＰ型ＭＯＳトランジスタの閾値電圧
を引いた電位以下で且つ前記第２の電位から前記第１の
Ｐ型ＭＯＳトランジスタのゲート酸化膜耐圧相当電圧を
引いた電位以上の電位にする一方、前記出力部の電位を
前記第２の電位に引き上げるよう前記プルアップ回路に
指示しないときは、前記プルアップ制御信号の電位を前
記第２の電位にするものである。
【００２８】請求項１の発明によると、出力部から
“Ｈ”（第２の電位）又は“Ｌ”（接地電位）を出力す
る場合または出力部をハイ・インピーダンス状態にする
場合に、プルアップ回路及びプルダウン回路を構成する
ＭＯＳトランジスタのゲート酸化膜に第２の電位と接地
電位との電位差がかかることはなく、ゲート酸化膜の破
壊又は劣化が起こらない。
“Ｈ”（第２の電位）又は“Ｌ”（接地電位）を出力す
る場合または出力部をハイ・インピーダンス状態にする
場合に、プルアップ回路及びプルダウン回路を構成する
ＭＯＳトランジスタのゲート酸化膜に第２の電位と接地
電位との電位差がかかることはなく、ゲート酸化膜の破
壊又は劣化が起こらない。
【００２９】すなわち、出力部から第２の電位を出力す
る場合は、プルアップ回路を構成する第１のＰ型ＭＯＳ
トランジスタのゲート電位は０Ｖでなく、第２の電位か
ら第１のＰ型ＭＯＳトランジスタのゲート酸化膜耐圧を
引いた電圧以上であり且つ第２の電位から第１のＰ型Ｍ
ＯＳトランジスタの閾値電圧を引いた電位以下になって
いる。このため、第１のＰ型ＭＯＳトランジスタは、ソ
ースに第２の電位が印加されてもゲート・ソース間電圧
はゲート酸化膜耐圧以下になる。また、プルダウン回路
を構成する第１のＮ型ＭＯＳトランジスタは、第２のＮ
型ＭＯＳトランジスタの存在により、出力部の電位であ
る第２の電位はそのまま第１のＮ型ＭＯＳトランジスタ
のドレインに伝わらず、幾分か電圧降下して伝わる。こ
のため、第１のＮ型ＭＯＳトランジスタのゲート・ドレ
イン間電圧はゲート酸化膜耐圧以下になる。
る場合は、プルアップ回路を構成する第１のＰ型ＭＯＳ
トランジスタのゲート電位は０Ｖでなく、第２の電位か
ら第１のＰ型ＭＯＳトランジスタのゲート酸化膜耐圧を
引いた電圧以上であり且つ第２の電位から第１のＰ型Ｍ
ＯＳトランジスタの閾値電圧を引いた電位以下になって
いる。このため、第１のＰ型ＭＯＳトランジスタは、ソ
ースに第２の電位が印加されてもゲート・ソース間電圧
はゲート酸化膜耐圧以下になる。また、プルダウン回路
を構成する第１のＮ型ＭＯＳトランジスタは、第２のＮ
型ＭＯＳトランジスタの存在により、出力部の電位であ
る第２の電位はそのまま第１のＮ型ＭＯＳトランジスタ
のドレインに伝わらず、幾分か電圧降下して伝わる。こ
のため、第１のＮ型ＭＯＳトランジスタのゲート・ドレ
イン間電圧はゲート酸化膜耐圧以下になる。
【００３０】また、出力部から接地電位を出力する場合
は、第１のＰ型ＭＯＳトランジスタは、第２のＰ型ＭＯ
Ｓトランジスタの存在により、出力部の電位である接地
電位ははそのまま第１のＰ型ＭＯＳトランジスタのドレ
インに伝わらず、幾分か電圧上昇して伝わる。このた
め、第１のＰ型ＭＯＳトランジスタのゲート・ドレイン
間電圧はゲート酸化膜耐圧以下になる。
は、第１のＰ型ＭＯＳトランジスタは、第２のＰ型ＭＯ
Ｓトランジスタの存在により、出力部の電位である接地
電位ははそのまま第１のＰ型ＭＯＳトランジスタのドレ
インに伝わらず、幾分か電圧上昇して伝わる。このた
め、第１のＰ型ＭＯＳトランジスタのゲート・ドレイン
間電圧はゲート酸化膜耐圧以下になる。
【００３１】さらに、出力部をハイ・インピーダンス状
態にする場合も同様に、第１のＰ型ＭＯＳトランジスタ
や第１のＮ型ＭＯＳトランジスタにゲート酸化膜耐圧以
上の電圧が印加されることはない。
態にする場合も同様に、第１のＰ型ＭＯＳトランジスタ
や第１のＮ型ＭＯＳトランジスタにゲート酸化膜耐圧以
上の電圧が印加されることはない。
【００３２】また、第３の電位をＭＯＳトランジスタの
ドレイン電流が大きくなるような電位に設定することに
よって、出力回路の動作をより高速にすることができ
る。
ドレイン電流が大きくなるような電位に設定することに
よって、出力回路の動作をより高速にすることができ
る。
【００３３】そして、請求項２の発明では、前記請求項
１の出力回路において、前記第１及び第２のＰ型ＭＯＳ
トランジスタの基板電位は前記第２の電位であり、前記
第１及び第２のＮ型ＭＯＳトランジスタの基板電位は接
地電位であるものとする。
１の出力回路において、前記第１及び第２のＰ型ＭＯＳ
トランジスタの基板電位は前記第２の電位であり、前記
第１及び第２のＮ型ＭＯＳトランジスタの基板電位は接
地電位であるものとする。
【００３４】また、請求項３の発明では、前記請求項１
の出力回路における電圧変換回路は、ソースに前記第２
の電位が与えられた第３及び第４のＰ型ＭＯＳトランジ
スタと、前記第３のＰ型ＭＯＳトランジスタのドレイン
にソースが接続された第５のＰ型ＭＯＳトランジスタ
と、前記第４のＰ型ＭＯＳトランジスタのドレインにソ
ースが接続された第６のＰ型ＭＯＳトランジスタと、前
記第６のＰ型ＭＯＳトランジスタとドレイン同士が接続
された第３のＮ型ＭＯＳトランジスタと、前記第３のＮ
型ＭＯＳトランジスタのソースにドレインが接続され且
つソースが接地された第４のＮ型ＭＯＳトランジスタ
と、前記第５のＰ型ＭＯＳトランジスタとドレイン同士
が接続された第５のＮ型ＭＯＳトランジスタと、前記第
５のＮ型ＭＯＳトランジスタのソースにドレインが接続
され且つソースが接地された第６のＮ型ＭＯＳトランジ
スタとを備えているものとする。そして、前記第３のＰ
型ＭＯＳトランジスタのゲートと前記第４のＰ型ＭＯＳ
トランジスタのドレインとが接続されると共に前記第４
のＰ型ＭＯＳトランジスタのゲートと前記第３のＰ型Ｍ
ＯＳトランジスタのドレインとが接続され、前記第５及
び第６のＰ型ＭＯＳトランジスタのゲートに前記第３の
電位が印加されると共に前記第３及び第５のＮ型ＭＯＳ
トランジスタのゲートに前記第１の電位が印加され、前
記第６のＮ型ＭＯＳトランジスタのゲートに前記信号生
成回路によって生成された第１の制御信号が入力される
と共に前記第５のＮ型ＭＯＳトランジスタのゲートに前
記第１の制御信号の反転信号が入力され、前記第４のＰ
型ＭＯＳトランジスタのドレインと前記第６のＰ型ＭＯ
Ｓトランジスタのソースとが接続された節点から前記プ
ルアップ制御信号を出力するものとする。
の出力回路における電圧変換回路は、ソースに前記第２
の電位が与えられた第３及び第４のＰ型ＭＯＳトランジ
スタと、前記第３のＰ型ＭＯＳトランジスタのドレイン
にソースが接続された第５のＰ型ＭＯＳトランジスタ
と、前記第４のＰ型ＭＯＳトランジスタのドレインにソ
ースが接続された第６のＰ型ＭＯＳトランジスタと、前
記第６のＰ型ＭＯＳトランジスタとドレイン同士が接続
された第３のＮ型ＭＯＳトランジスタと、前記第３のＮ
型ＭＯＳトランジスタのソースにドレインが接続され且
つソースが接地された第４のＮ型ＭＯＳトランジスタ
と、前記第５のＰ型ＭＯＳトランジスタとドレイン同士
が接続された第５のＮ型ＭＯＳトランジスタと、前記第
５のＮ型ＭＯＳトランジスタのソースにドレインが接続
され且つソースが接地された第６のＮ型ＭＯＳトランジ
スタとを備えているものとする。そして、前記第３のＰ
型ＭＯＳトランジスタのゲートと前記第４のＰ型ＭＯＳ
トランジスタのドレインとが接続されると共に前記第４
のＰ型ＭＯＳトランジスタのゲートと前記第３のＰ型Ｍ
ＯＳトランジスタのドレインとが接続され、前記第５及
び第６のＰ型ＭＯＳトランジスタのゲートに前記第３の
電位が印加されると共に前記第３及び第５のＮ型ＭＯＳ
トランジスタのゲートに前記第１の電位が印加され、前
記第６のＮ型ＭＯＳトランジスタのゲートに前記信号生
成回路によって生成された第１の制御信号が入力される
と共に前記第５のＮ型ＭＯＳトランジスタのゲートに前
記第１の制御信号の反転信号が入力され、前記第４のＰ
型ＭＯＳトランジスタのドレインと前記第６のＰ型ＭＯ
Ｓトランジスタのソースとが接続された節点から前記プ
ルアップ制御信号を出力するものとする。
【００３５】請求項３の発明によると、信号生成回路に
よって生成された第１の制御信号が“Ｌ”（０Ｖ）のと
きは、第４のＰ型ＭＯＳトランジスタがオフになり、第
６のＰ型ＭＯＳトランジスタ並びに第３及び第４のＮ型
ＭＯＳトランジスタがオンになるので、プルアップ制御
信号は“Ｌ”になるが、第５のＰ型ＭＯＳトランジスタ
の存在により、その電位は第３の電位に基板バイアス効
果を考慮したＰ型ＭＯＳトランジスタの閾値電圧を加え
たものになる。このため、プルアップ回路を構成する第
１のＰ型ＭＯＳトランジスタのゲート・ソース間電圧を
ゲート酸化膜耐圧以下にすることができる。一方、信号
生成回路によって生成された第１の制御信号が“Ｈ”の
ときは、第４及び第６のＰ型ＭＯＳトランジスタ並びに
第３のＮ型ＭＯＳトランジスタがオンになり、第４のＮ
型ＭＯＳトランジスタがオフになるので、プルアップ制
御信号は“Ｈ”すなわち第２の電位になる。これらの動
作において、第３の電位を適切に設定することにより、
電圧変換回路を構成する各ＭＯＳトランジスタのゲート
酸化膜にも耐圧以上の電圧がかからないようにすること
ができる。
よって生成された第１の制御信号が“Ｌ”（０Ｖ）のと
きは、第４のＰ型ＭＯＳトランジスタがオフになり、第
６のＰ型ＭＯＳトランジスタ並びに第３及び第４のＮ型
ＭＯＳトランジスタがオンになるので、プルアップ制御
信号は“Ｌ”になるが、第５のＰ型ＭＯＳトランジスタ
の存在により、その電位は第３の電位に基板バイアス効
果を考慮したＰ型ＭＯＳトランジスタの閾値電圧を加え
たものになる。このため、プルアップ回路を構成する第
１のＰ型ＭＯＳトランジスタのゲート・ソース間電圧を
ゲート酸化膜耐圧以下にすることができる。一方、信号
生成回路によって生成された第１の制御信号が“Ｈ”の
ときは、第４及び第６のＰ型ＭＯＳトランジスタ並びに
第３のＮ型ＭＯＳトランジスタがオンになり、第４のＮ
型ＭＯＳトランジスタがオフになるので、プルアップ制
御信号は“Ｈ”すなわち第２の電位になる。これらの動
作において、第３の電位を適切に設定することにより、
電圧変換回路を構成する各ＭＯＳトランジスタのゲート
酸化膜にも耐圧以上の電圧がかからないようにすること
ができる。
【００３６】そして、請求項４の発明では、前記請求項
３の出力回路において、前記第３，第４，第５及び第６
のＰ型ＭＯＳトランジスタの基板電位は前記第２の電位
であり、前記第３，第４，第５及び第６のＮ型ＭＯＳト
ランジスタの基板電位は接地電位であるものとする。
３の出力回路において、前記第３，第４，第５及び第６
のＰ型ＭＯＳトランジスタの基板電位は前記第２の電位
であり、前記第３，第４，第５及び第６のＮ型ＭＯＳト
ランジスタの基板電位は接地電位であるものとする。
【００３７】また、請求項５の発明では、前記請求項１
の出力回路における電圧変換回路は、ソースに前記第２
の電位が与えられた第３及び第４のＰ型ＭＯＳトランジ
スタと、前記第３のＰ型ＭＯＳトランジスタのドレイン
にソースが接続された第５のＰ型ＭＯＳトランジスタ
と、前記第４のＰ型ＭＯＳトランジスタのドレインにソ
ースが接続された第６のＰ型ＭＯＳトランジスタと、前
記第６のＰ型ＭＯＳトランジスタとドレイン同士が接続
された第３のＮ型ＭＯＳトランジスタと、前記第３のＮ
型ＭＯＳトランジスタのソースにドレインが接続され且
つソースが接地された第４のＮ型ＭＯＳトランジスタ
と、前記第５のＰ型ＭＯＳトランジスタとドレイン同士
が接続された第５のＮ型ＭＯＳトランジスタとを備えた
ものとする。そして、前記第３のＰ型ＭＯＳトランジス
タのゲートと前記第４のＰ型ＭＯＳトランジスタのドレ
インとが接続されると共に前記第４のＰ型ＭＯＳトラン
ジスタのゲートと前記第３のＰ型ＭＯＳトランジスタの
ドレインとが接続され、前記第５及び第６のＰ型ＭＯＳ
トランジスタのゲートに前記第３の電位が印加されると
共に前記第３及び第５のＮ型ＭＯＳトランジスタのゲー
トに前記第１の電位が印加され、前記第４のＮ型ＭＯＳ
トランジスタのゲート及び前記第５のＮ型ＭＯＳトラン
ジスタのソースに、前記信号生成回路によって生成され
た第１の制御信号の反転信号が入力され、前記第４のＰ
型ＭＯＳトランジスタのドレインと前記第６のＰ型ＭＯ
Ｓトランジスタのソースとが接続された節点から前記プ
ルアップ制御信号が出力するものとする。
の出力回路における電圧変換回路は、ソースに前記第２
の電位が与えられた第３及び第４のＰ型ＭＯＳトランジ
スタと、前記第３のＰ型ＭＯＳトランジスタのドレイン
にソースが接続された第５のＰ型ＭＯＳトランジスタ
と、前記第４のＰ型ＭＯＳトランジスタのドレインにソ
ースが接続された第６のＰ型ＭＯＳトランジスタと、前
記第６のＰ型ＭＯＳトランジスタとドレイン同士が接続
された第３のＮ型ＭＯＳトランジスタと、前記第３のＮ
型ＭＯＳトランジスタのソースにドレインが接続され且
つソースが接地された第４のＮ型ＭＯＳトランジスタ
と、前記第５のＰ型ＭＯＳトランジスタとドレイン同士
が接続された第５のＮ型ＭＯＳトランジスタとを備えた
ものとする。そして、前記第３のＰ型ＭＯＳトランジス
タのゲートと前記第４のＰ型ＭＯＳトランジスタのドレ
インとが接続されると共に前記第４のＰ型ＭＯＳトラン
ジスタのゲートと前記第３のＰ型ＭＯＳトランジスタの
ドレインとが接続され、前記第５及び第６のＰ型ＭＯＳ
トランジスタのゲートに前記第３の電位が印加されると
共に前記第３及び第５のＮ型ＭＯＳトランジスタのゲー
トに前記第１の電位が印加され、前記第４のＮ型ＭＯＳ
トランジスタのゲート及び前記第５のＮ型ＭＯＳトラン
ジスタのソースに、前記信号生成回路によって生成され
た第１の制御信号の反転信号が入力され、前記第４のＰ
型ＭＯＳトランジスタのドレインと前記第６のＰ型ＭＯ
Ｓトランジスタのソースとが接続された節点から前記プ
ルアップ制御信号が出力するものとする。
【００３８】そして、請求項６の発明では、前記請求項
５の出力回路において、前記第３，第４，第５及び第６
のＰ型ＭＯＳトランジスタの基板電位は前記第２の電位
であり、前記第３，第４及び第５のＮ型ＭＯＳトランジ
スタの基板電位は接地電位であるものとする。
５の出力回路において、前記第３，第４，第５及び第６
のＰ型ＭＯＳトランジスタの基板電位は前記第２の電位
であり、前記第３，第４及び第５のＮ型ＭＯＳトランジ
スタの基板電位は接地電位であるものとする。
【００３９】請求項７の発明では、前記請求項１〜６の
うちいずれか１項の出力回路における第３の電位は、前
記第１の電位と同電位であるものとする。
うちいずれか１項の出力回路における第３の電位は、前
記第１の電位と同電位であるものとする。
【００４０】そして、請求項８の発明では、前記請求項
１〜６のうちいずれか１項の出力回路における第３の電
位は、前記第１の電位以下で且つ前記第２の電位から前
記第１のＰ型ＭＯＳトランジスタのゲート酸化膜耐圧相
当電圧を引いた電位以上であるものとする。
１〜６のうちいずれか１項の出力回路における第３の電
位は、前記第１の電位以下で且つ前記第２の電位から前
記第１のＰ型ＭＯＳトランジスタのゲート酸化膜耐圧相
当電圧を引いた電位以上であるものとする。
【００４１】また、請求項９の発明では、前記請求項１
〜６のうちいずれか１項の出力回路は、前記第１の電位
と前記第２の電位との電位差を検出し、前記第２の電位
が前記第１の電位よりも大きいか否かを示す電位差検出
信号を出力する電位差検出回路と、所定の電位及び接地
電位が与えられると共に前記電位差検出回路から出力さ
れた電位差検出信号を入力とし、この電位差検出信号が
前記第２の電位が前記第１の電位よりも大きいことを示
すときは前記所定の電位を選択出力する一方、前記電位
差検出信号が前記第２の電位が前記第１の電位以下であ
ることを示すときは接地電位を選択出力するスイッチ回
路とを備えており、前記スイッチ回路の出力電位を前記
第３の電位とするものとする。
〜６のうちいずれか１項の出力回路は、前記第１の電位
と前記第２の電位との電位差を検出し、前記第２の電位
が前記第１の電位よりも大きいか否かを示す電位差検出
信号を出力する電位差検出回路と、所定の電位及び接地
電位が与えられると共に前記電位差検出回路から出力さ
れた電位差検出信号を入力とし、この電位差検出信号が
前記第２の電位が前記第１の電位よりも大きいことを示
すときは前記所定の電位を選択出力する一方、前記電位
差検出信号が前記第２の電位が前記第１の電位以下であ
ることを示すときは接地電位を選択出力するスイッチ回
路とを備えており、前記スイッチ回路の出力電位を前記
第３の電位とするものとする。
【００４２】請求項９の発明によると、電位差検出回路
及びスイッチ回路によって、第２の電位が第１の電位よ
りも大きいときは前記所定の電位が第３の電位として選
択される一方、第２の電位が第１の電位以下であるとき
は第３の電位として接地電位が選択される。このため、
第２の電位が変化しても、ＭＯＳトランジスタのゲート
酸化膜に耐圧以上の電圧がかからず且つＭＯＳトランジ
スタのドレイン電流が大きくなるような最適な電位が第
３の電位として常に選択される。
及びスイッチ回路によって、第２の電位が第１の電位よ
りも大きいときは前記所定の電位が第３の電位として選
択される一方、第２の電位が第１の電位以下であるとき
は第３の電位として接地電位が選択される。このため、
第２の電位が変化しても、ＭＯＳトランジスタのゲート
酸化膜に耐圧以上の電圧がかからず且つＭＯＳトランジ
スタのドレイン電流が大きくなるような最適な電位が第
３の電位として常に選択される。
【００４３】そして、請求項１０の発明では、前記請求
項９の出力回路における所定の電位は、前記第１の電位
以下で且つ前記第２の電位から前記第１のＰ型ＭＯＳト
ランジスタのゲート酸化膜耐圧相当電圧を引いた電位以
上であるものとする。
項９の出力回路における所定の電位は、前記第１の電位
以下で且つ前記第２の電位から前記第１のＰ型ＭＯＳト
ランジスタのゲート酸化膜耐圧相当電圧を引いた電位以
上であるものとする。
【００４４】また、請求項１１の発明では、請求項９の
出力回路における電位差検出回路は、ソースに前記第２
の電位が与えられ且つゲートに前記第１の電位が印加さ
れた第７のＰ型ＭＯＳトランジスタと、ソースに前記第
１の電位が与えられた第８のＰ型ＭＯＳトランジスタ
と、前記第７のＰ型ＭＯＳトランジスタとドレイン同士
が接続された第７のＮ型ＭＯＳトランジスタと、前記第
７のＮ型ＭＯＳトランジスタのソースにドレインが接続
され且つソースが接地された第８のＮ型ＭＯＳトランジ
スタと、前記第８のＰ型ＭＯＳトランジスタとドレイン
同士が接続され且つソースが接地された第９のＮ型ＭＯ
Ｓトランジスタと、ソースに前記第１の電位が与えられ
ると共にゲートに前記第２の電位が印加され且つドレイ
ンが前記第８のＰ型ＭＯＳトランジスタのゲートに接続
された第１０のＮ型ＭＯＳトランジスタとを備え、前記
第８のＮ型ＭＯＳトランジスタのゲートと前記第９のＮ
型ＭＯＳトランジスタのドレインとが接続されると共に
前記第９のＮ型ＭＯＳトランジスタのゲートと前記第８
のＮ型ＭＯＳトランジスタのドレインとが接続され、前
記第８のＰ型ＭＯＳトランジスタと前記第９のＮ型ＭＯ
Ｓトランジスタとのドレイン同士が接続された節点から
前記電位差検出信号を出力するものとする。
出力回路における電位差検出回路は、ソースに前記第２
の電位が与えられ且つゲートに前記第１の電位が印加さ
れた第７のＰ型ＭＯＳトランジスタと、ソースに前記第
１の電位が与えられた第８のＰ型ＭＯＳトランジスタ
と、前記第７のＰ型ＭＯＳトランジスタとドレイン同士
が接続された第７のＮ型ＭＯＳトランジスタと、前記第
７のＮ型ＭＯＳトランジスタのソースにドレインが接続
され且つソースが接地された第８のＮ型ＭＯＳトランジ
スタと、前記第８のＰ型ＭＯＳトランジスタとドレイン
同士が接続され且つソースが接地された第９のＮ型ＭＯ
Ｓトランジスタと、ソースに前記第１の電位が与えられ
ると共にゲートに前記第２の電位が印加され且つドレイ
ンが前記第８のＰ型ＭＯＳトランジスタのゲートに接続
された第１０のＮ型ＭＯＳトランジスタとを備え、前記
第８のＮ型ＭＯＳトランジスタのゲートと前記第９のＮ
型ＭＯＳトランジスタのドレインとが接続されると共に
前記第９のＮ型ＭＯＳトランジスタのゲートと前記第８
のＮ型ＭＯＳトランジスタのドレインとが接続され、前
記第８のＰ型ＭＯＳトランジスタと前記第９のＮ型ＭＯ
Ｓトランジスタとのドレイン同士が接続された節点から
前記電位差検出信号を出力するものとする。
【００４５】そして、請求項１２の発明では、前記請求
項１１の出力回路において、前記第７及び第８のＰ型Ｍ
ＯＳトランジスタの基板電位は前記第２の電位であり、
前記第７，第８，第９及び第１０のＮ型ＭＯＳトランジ
スタの基板電位は接地電位であるものとする。
項１１の出力回路において、前記第７及び第８のＰ型Ｍ
ＯＳトランジスタの基板電位は前記第２の電位であり、
前記第７，第８，第９及び第１０のＮ型ＭＯＳトランジ
スタの基板電位は接地電位であるものとする。
【００４６】また、請求項１３の発明では、前記請求項
１の出力回路は、前記第１の電位と前記第２の電位との
電位差を検出し、前記第２の電位が前記第１の電位より
も大きいか否かを示す電位差検出信号を出力する電位差
検出回路と、前記電位差検出回路から出力された電位差
検出信号を入力とし、この電位差検出信号が前記第２の
電位が前記第１の電位よりも大きいことを示すときは前
記電圧変換回路の動作速度を促進する一方、前記電位差
検出信号が前記第２の電位が前記第１の電位以下である
ことを示すときは前記電圧変換回路の動作速度を促進し
ない電圧変換促進回路とを備えているものとする。
１の出力回路は、前記第１の電位と前記第２の電位との
電位差を検出し、前記第２の電位が前記第１の電位より
も大きいか否かを示す電位差検出信号を出力する電位差
検出回路と、前記電位差検出回路から出力された電位差
検出信号を入力とし、この電位差検出信号が前記第２の
電位が前記第１の電位よりも大きいことを示すときは前
記電圧変換回路の動作速度を促進する一方、前記電位差
検出信号が前記第２の電位が前記第１の電位以下である
ことを示すときは前記電圧変換回路の動作速度を促進し
ない電圧変換促進回路とを備えているものとする。
【００４７】そして、請求項１４の発明では、前記請求
項１３の出力回路において、前記電圧変換回路は、ソー
スに前記第２の電位が与えられた第３及び第４のＰ型Ｍ
ＯＳトランジスタと、前記第３のＰ型ＭＯＳトランジス
タのドレインにソースが接続された第５のＰ型ＭＯＳト
ランジスタと、前記第４のＰ型ＭＯＳトランジスタのド
レインにソースが接続された第６のＰ型ＭＯＳトランジ
スタと、前記第６のＰ型ＭＯＳトランジスタとドレイン
同士が接続された第３のＮ型ＭＯＳトランジスタと、前
記第３のＮ型ＭＯＳトランジスタのソースにドレインが
接続され且つソースが接地された第４のＮ型ＭＯＳトラ
ンジスタと、前記第５のＰ型ＭＯＳトランジスタとドレ
イン同士が接続された第５のＮ型ＭＯＳトランジスタ
と、前記第５のＮ型ＭＯＳトランジスタのソースにドレ
インが接続され且つソースが接地された第６のＮ型ＭＯ
Ｓトランジスタとを備え、前記第３のＰ型ＭＯＳトラン
ジスタのゲートと前記第４のＰ型ＭＯＳトランジスタの
ドレインとが接続されると共に前記第４のＰ型ＭＯＳト
ランジスタのゲートと前記第３のＰ型ＭＯＳトランジス
タのドレインとが接続され、前記第５及び第６のＰ型Ｍ
ＯＳトランジスタのゲートに前記第３の電位が印加され
ると共に前記第３及び第５のＮ型ＭＯＳトランジスタの
ゲートに前記第１の電位が印加され、前記第６のＮ型Ｍ
ＯＳトランジスタのゲートに前記信号生成回路によって
生成された第１の制御信号が入力されると共に前記第５
のＮ型ＭＯＳトランジスタのゲートに前記第１の制御信
号の反転信号が入力され、前記第４のＰ型ＭＯＳトラン
ジスタのドレインと前記第６のＰ型ＭＯＳトランジスタ
のソースとが接続された節点から前記プルアップ制御信
号を出力するものである。そして、前記電圧変換促進回
路は、前記第３のＰ型ＭＯＳトランジスタとドレイン同
士が接続された第７のＮ型ＭＯＳトランジスタと、前記
第７のＮ型ＭＯＳトランジスタのソースにドレインが接
続され且つ前記第６のＮ型ＭＯＳトランジスタのドレイ
ンにソースが接続された第８のＮ型ＭＯＳトランジスタ
と、前記第４のＰ型ＭＯＳトランジスタとドレイン同士
が接続された第９のＮ型ＭＯＳトランジスタと、前記第
９のＮ型ＭＯＳトランジスタのソースにドレインが接続
され且つ前記第４のＮ型ＭＯＳトランジスタのドレイン
にソースが接続された第１０のＮ型ＭＯＳトランジスタ
とを備え、前記第７及び第９のＮ型ＭＯＳトランジスタ
のゲートに前記第１の電位が印加され、前記第８及び第
１０のＮ型ＭＯＳトランジスタのゲートに前記電位差検
出信号を入力するものとする。さらに、前記電位差検出
回路は、前記第２の電位が前記第１の電位よりも大きい
ときは前記第１の電位を前記電位差検出信号として出力
する一方、前記第２の電位が前記第１の電位以下である
ときは接地電位を前記電位差検出信号として出力するも
のとする。
項１３の出力回路において、前記電圧変換回路は、ソー
スに前記第２の電位が与えられた第３及び第４のＰ型Ｍ
ＯＳトランジスタと、前記第３のＰ型ＭＯＳトランジス
タのドレインにソースが接続された第５のＰ型ＭＯＳト
ランジスタと、前記第４のＰ型ＭＯＳトランジスタのド
レインにソースが接続された第６のＰ型ＭＯＳトランジ
スタと、前記第６のＰ型ＭＯＳトランジスタとドレイン
同士が接続された第３のＮ型ＭＯＳトランジスタと、前
記第３のＮ型ＭＯＳトランジスタのソースにドレインが
接続され且つソースが接地された第４のＮ型ＭＯＳトラ
ンジスタと、前記第５のＰ型ＭＯＳトランジスタとドレ
イン同士が接続された第５のＮ型ＭＯＳトランジスタ
と、前記第５のＮ型ＭＯＳトランジスタのソースにドレ
インが接続され且つソースが接地された第６のＮ型ＭＯ
Ｓトランジスタとを備え、前記第３のＰ型ＭＯＳトラン
ジスタのゲートと前記第４のＰ型ＭＯＳトランジスタの
ドレインとが接続されると共に前記第４のＰ型ＭＯＳト
ランジスタのゲートと前記第３のＰ型ＭＯＳトランジス
タのドレインとが接続され、前記第５及び第６のＰ型Ｍ
ＯＳトランジスタのゲートに前記第３の電位が印加され
ると共に前記第３及び第５のＮ型ＭＯＳトランジスタの
ゲートに前記第１の電位が印加され、前記第６のＮ型Ｍ
ＯＳトランジスタのゲートに前記信号生成回路によって
生成された第１の制御信号が入力されると共に前記第５
のＮ型ＭＯＳトランジスタのゲートに前記第１の制御信
号の反転信号が入力され、前記第４のＰ型ＭＯＳトラン
ジスタのドレインと前記第６のＰ型ＭＯＳトランジスタ
のソースとが接続された節点から前記プルアップ制御信
号を出力するものである。そして、前記電圧変換促進回
路は、前記第３のＰ型ＭＯＳトランジスタとドレイン同
士が接続された第７のＮ型ＭＯＳトランジスタと、前記
第７のＮ型ＭＯＳトランジスタのソースにドレインが接
続され且つ前記第６のＮ型ＭＯＳトランジスタのドレイ
ンにソースが接続された第８のＮ型ＭＯＳトランジスタ
と、前記第４のＰ型ＭＯＳトランジスタとドレイン同士
が接続された第９のＮ型ＭＯＳトランジスタと、前記第
９のＮ型ＭＯＳトランジスタのソースにドレインが接続
され且つ前記第４のＮ型ＭＯＳトランジスタのドレイン
にソースが接続された第１０のＮ型ＭＯＳトランジスタ
とを備え、前記第７及び第９のＮ型ＭＯＳトランジスタ
のゲートに前記第１の電位が印加され、前記第８及び第
１０のＮ型ＭＯＳトランジスタのゲートに前記電位差検
出信号を入力するものとする。さらに、前記電位差検出
回路は、前記第２の電位が前記第１の電位よりも大きい
ときは前記第１の電位を前記電位差検出信号として出力
する一方、前記第２の電位が前記第１の電位以下である
ときは接地電位を前記電位差検出信号として出力するも
のとする。
【００４８】さらに、請求項１５の発明では、前記請求
項１４の出力回路における第８のＮ型ＭＯＳトランジス
タのソースは、前記第６のＮ型ＭＯＳトランジスタのド
レインに接続される代わりに前記第１の制御信号の反転
信号が入力されるものとする。
項１４の出力回路における第８のＮ型ＭＯＳトランジス
タのソースは、前記第６のＮ型ＭＯＳトランジスタのド
レインに接続される代わりに前記第１の制御信号の反転
信号が入力されるものとする。
【００４９】そして、請求項１６の発明では、前記請求
項１５の出力回路における第１０のＮ型ＭＯＳトランジ
スタのソースは、前記第４のＮ型ＭＯＳトランジスタの
ドレインに接続される代わりに前記第１の制御信号が入
力されるものとする。
項１５の出力回路における第１０のＮ型ＭＯＳトランジ
スタのソースは、前記第４のＮ型ＭＯＳトランジスタの
ドレインに接続される代わりに前記第１の制御信号が入
力されるものとする。
【００５０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【００５１】（第１の実施形態）図１は本発明の第１の
実施形態に係る出力回路の構成を示す回路図である。本
発明に係る出力回路は、ＬＳＩを構成するＭＯＳトラン
ジスタのゲート酸化膜耐圧以上の電圧を電源電圧とする
外部ＬＳＩとのインターフェースとして用いられるもの
であり、ＬＳＩの内部回路の出力信号に従って、出力パ
ッド部の電位状態を外部ＬＳＩの電源電位（“Ｈ”レベ
ル）、接地電位（“Ｌ”レベル）及びハイインピーダン
スのいずれかに設定するものである。
実施形態に係る出力回路の構成を示す回路図である。本
発明に係る出力回路は、ＬＳＩを構成するＭＯＳトラン
ジスタのゲート酸化膜耐圧以上の電圧を電源電圧とする
外部ＬＳＩとのインターフェースとして用いられるもの
であり、ＬＳＩの内部回路の出力信号に従って、出力パ
ッド部の電位状態を外部ＬＳＩの電源電位（“Ｈ”レベ
ル）、接地電位（“Ｌ”レベル）及びハイインピーダン
スのいずれかに設定するものである。
【００５２】図１において、ＯＵＴは外部ＬＳＩの信号
線と接続される出力部としての出力パッド部、ＩＮ及び
ＥＮは出力パッド部ＯＵＴの電位状態を制御する出力制
御端子であって、ＩＮはオンチップ回路（ＬＳＩの内部
回路）からの信号を入力する入力端子、ＥＮはイネーブ
ル信号を入力するイネーブル端子、１０は出力制御端子
ＩＮ，ＥＮの電位に応じて第１の制御信号Ｓ1 及び第２
の制御信号Ｓ2 を生成する信号生成回路、２０は信号生
成回路１０から入力される第１の制御信号Ｓ1を昇圧し
てプルアップ制御信号Ｓu として出力する電圧変換回
路、３０は電圧変換回路２０から入力されたプルアップ
制御信号Ｓu に従って出力パッド部ＯＵＴの電位を引き
上げるプルアップ回路、４０は信号生成回路１０から入
力された第２の制御信号Ｓ2 （プルダウン制御信号
Ｓd ）に従って出力パッド部ＯＵＴの電位を引き下げる
プルダウン回路である。また、ＶＤＤ１は第１の電位で
あり、その値はＬＳＩを構成するＭＯＳトランジスタの
ゲート酸化膜の耐圧以下であり例えば３Ｖ、ＶＤＤ２は
外部ＬＳＩの電源電位である第２の電位であり、その値
はＬＳＩを構成するＭＯＳトランジスタのゲート酸化膜
の耐圧以上であり例えば５Ｖである。
線と接続される出力部としての出力パッド部、ＩＮ及び
ＥＮは出力パッド部ＯＵＴの電位状態を制御する出力制
御端子であって、ＩＮはオンチップ回路（ＬＳＩの内部
回路）からの信号を入力する入力端子、ＥＮはイネーブ
ル信号を入力するイネーブル端子、１０は出力制御端子
ＩＮ，ＥＮの電位に応じて第１の制御信号Ｓ1 及び第２
の制御信号Ｓ2 を生成する信号生成回路、２０は信号生
成回路１０から入力される第１の制御信号Ｓ1を昇圧し
てプルアップ制御信号Ｓu として出力する電圧変換回
路、３０は電圧変換回路２０から入力されたプルアップ
制御信号Ｓu に従って出力パッド部ＯＵＴの電位を引き
上げるプルアップ回路、４０は信号生成回路１０から入
力された第２の制御信号Ｓ2 （プルダウン制御信号
Ｓd ）に従って出力パッド部ＯＵＴの電位を引き下げる
プルダウン回路である。また、ＶＤＤ１は第１の電位で
あり、その値はＬＳＩを構成するＭＯＳトランジスタの
ゲート酸化膜の耐圧以下であり例えば３Ｖ、ＶＤＤ２は
外部ＬＳＩの電源電位である第２の電位であり、その値
はＬＳＩを構成するＭＯＳトランジスタのゲート酸化膜
の耐圧以上であり例えば５Ｖである。
【００５３】信号生成回路１０は、入力端子ＩＮに入力
された信号及びイネーブル端子ＥＮに入力されたイネー
ブル信号をそれぞれ入力とするＮＡＮＤゲート１１及び
ＮＯＲゲート１２によって構成されており、ＮＡＮＤゲ
ート１１から第１の制御信号Ｓ1 が出力される一方、Ｎ
ＯＲゲート１２から第２の制御信号Ｓ2 が出力される。
また、ＮＡＮＤゲート１１及びＮＯＲゲート１２は第１
の電位ＶＤＤ１が電源電位として与えられ、ＭＯＳトラ
ンジスタのゲート酸化膜耐圧以下の電圧で動作する。
された信号及びイネーブル端子ＥＮに入力されたイネー
ブル信号をそれぞれ入力とするＮＡＮＤゲート１１及び
ＮＯＲゲート１２によって構成されており、ＮＡＮＤゲ
ート１１から第１の制御信号Ｓ1 が出力される一方、Ｎ
ＯＲゲート１２から第２の制御信号Ｓ2 が出力される。
また、ＮＡＮＤゲート１１及びＮＯＲゲート１２は第１
の電位ＶＤＤ１が電源電位として与えられ、ＭＯＳトラ
ンジスタのゲート酸化膜耐圧以下の電圧で動作する。
【００５４】電圧変換回路２０は、Ｐ型ＭＯＳトランジ
スタ２１，２２，２５，２６、Ｎ型ＭＯＳトランジスタ
２３，２４，２７，２８、及び信号の論理の反転を行う
インバータ回路２９によって構成されており、図１３に
示す従来の出力回路における電圧変換回路１２０と比較
すると、Ｐ型ＭＯＳトランジスタ２１，２２とＮ型ＭＯ
Ｓトランジスタ２３，２４との間にＰ型ＭＯＳトランジ
スタ２５，２６及びＮ型ＭＯＳトランジスタ２７，２８
が挿入された形になっている。Ｐ型ＭＯＳトランジスタ
２１，２２，２５，２６はそれぞれ、請求項３に記載の
第３のＰ型ＭＯＳトランジスタ、第４のＰ型ＭＯＳトラ
ンジスタ、第５のＰ型ＭＯＳトランジスタ、第６のＰ型
ＭＯＳトランジスタに相当し、Ｎ型ＭＯＳトランジスタ
２３，２４，２７，２８はそれぞれ、請求項３の第６の
Ｎ型ＭＯＳトランジスタ、第４のＮ型ＭＯＳトランジス
タ、第５のＮ型ＭＯＳトランジスタ、第３のＮ型ＭＯＳ
トランジスタに相当する。
スタ２１，２２，２５，２６、Ｎ型ＭＯＳトランジスタ
２３，２４，２７，２８、及び信号の論理の反転を行う
インバータ回路２９によって構成されており、図１３に
示す従来の出力回路における電圧変換回路１２０と比較
すると、Ｐ型ＭＯＳトランジスタ２１，２２とＮ型ＭＯ
Ｓトランジスタ２３，２４との間にＰ型ＭＯＳトランジ
スタ２５，２６及びＮ型ＭＯＳトランジスタ２７，２８
が挿入された形になっている。Ｐ型ＭＯＳトランジスタ
２１，２２，２５，２６はそれぞれ、請求項３に記載の
第３のＰ型ＭＯＳトランジスタ、第４のＰ型ＭＯＳトラ
ンジスタ、第５のＰ型ＭＯＳトランジスタ、第６のＰ型
ＭＯＳトランジスタに相当し、Ｎ型ＭＯＳトランジスタ
２３，２４，２７，２８はそれぞれ、請求項３の第６の
Ｎ型ＭＯＳトランジスタ、第４のＮ型ＭＯＳトランジス
タ、第５のＮ型ＭＯＳトランジスタ、第３のＮ型ＭＯＳ
トランジスタに相当する。
【００５５】Ｐ型ＭＯＳトランジスタ２１，２２は、ソ
ースに第２の電位ＶＤＤ２が与えられており、ドレイン
はＰ型ＭＯＳトランジスタ２５，２６のソースにそれぞ
れ接続されている。そして、Ｐ型ＭＯＳトランジスタ２
５，２６のドレインはＮ型ＭＯＳトランジスタ２７，２
８のドレインにそれぞれ接続されており、Ｎ型ＭＯＳト
ランジスタ２７，２８のソースはＮ型ＭＯＳトランジス
タ２３，２４のドレインにそれぞれ接続されており、Ｎ
型ＭＯＳトランジスタ２３，２４のソースは接地されて
いる。
ースに第２の電位ＶＤＤ２が与えられており、ドレイン
はＰ型ＭＯＳトランジスタ２５，２６のソースにそれぞ
れ接続されている。そして、Ｐ型ＭＯＳトランジスタ２
５，２６のドレインはＮ型ＭＯＳトランジスタ２７，２
８のドレインにそれぞれ接続されており、Ｎ型ＭＯＳト
ランジスタ２７，２８のソースはＮ型ＭＯＳトランジス
タ２３，２４のドレインにそれぞれ接続されており、Ｎ
型ＭＯＳトランジスタ２３，２４のソースは接地されて
いる。
【００５６】Ｐ型ＭＯＳトランジスタ２１のゲートはＰ
型ＭＯＳトランジスタ２２のドレイン（Ｐ型ＭＯＳトラ
ンジスタ２６のソース）と接続され（節点Ｂ）、Ｐ型Ｍ
ＯＳトランジスタ２２のゲートはＰ型ＭＯＳトランジス
タ２１のドレイン（Ｐ型ＭＯＳトランジスタ２５のソー
ス）と接続されている（節点Ａ）。節点Ｂから、プルア
ップ制御信号Ｓu が出力される。Ｐ型ＭＯＳトランジス
タ２５，２６及びＮ型ＭＯＳトランジスタ２７，２８の
ゲートには第１の電位ＶＤＤ１が印加される。また、Ｎ
型ＭＯＳトランジスタ２３のゲートには信号生成回路１
０によって生成された第１の制御信号Ｓ1 が入力され、
Ｎ型ＭＯＳトランジスタ２４のゲートには第１の制御信
号Ｓ1 がインバータ回路２９によって反転されて入力さ
れる。
型ＭＯＳトランジスタ２２のドレイン（Ｐ型ＭＯＳトラ
ンジスタ２６のソース）と接続され（節点Ｂ）、Ｐ型Ｍ
ＯＳトランジスタ２２のゲートはＰ型ＭＯＳトランジス
タ２１のドレイン（Ｐ型ＭＯＳトランジスタ２５のソー
ス）と接続されている（節点Ａ）。節点Ｂから、プルア
ップ制御信号Ｓu が出力される。Ｐ型ＭＯＳトランジス
タ２５，２６及びＮ型ＭＯＳトランジスタ２７，２８の
ゲートには第１の電位ＶＤＤ１が印加される。また、Ｎ
型ＭＯＳトランジスタ２３のゲートには信号生成回路１
０によって生成された第１の制御信号Ｓ1 が入力され、
Ｎ型ＭＯＳトランジスタ２４のゲートには第１の制御信
号Ｓ1 がインバータ回路２９によって反転されて入力さ
れる。
【００５７】Ｐ型ＭＯＳトランジスタ２１，２２，２
５，２６の基板電位は第２の電位ＶＤＤ２であり、Ｎ型
ＭＯＳトランジスタ２３，２４，２７，２８の基板電位
は接地電位である。また、インバータ回路２９は電源電
位として第１の電位ＶＤＤ１が与えられている。
５，２６の基板電位は第２の電位ＶＤＤ２であり、Ｎ型
ＭＯＳトランジスタ２３，２４，２７，２８の基板電位
は接地電位である。また、インバータ回路２９は電源電
位として第１の電位ＶＤＤ１が与えられている。
【００５８】プルアップ回路３０は、電圧変換回路２０
から出力されたプルアップ制御信号Ｓu を入力とし、出
力パッド部ＯＵＴから“Ｈ”を出力するとき出力パッド
部ＯＵＴの電位を第２の電位ＶＤＤ２まで引き上げるも
のであり、Ｐ型ＭＯＳトランジスタ３１，３２によって
構成されている。Ｐ型ＭＯＳトランジスタ３１は請求項
１の第１のＰ型ＭＯＳトランジスタに相当し、Ｐ型ＭＯ
Ｓトランジスタ３２は請求項１の第２のＰ型ＭＯＳトラ
ンジスタに相当する。
から出力されたプルアップ制御信号Ｓu を入力とし、出
力パッド部ＯＵＴから“Ｈ”を出力するとき出力パッド
部ＯＵＴの電位を第２の電位ＶＤＤ２まで引き上げるも
のであり、Ｐ型ＭＯＳトランジスタ３１，３２によって
構成されている。Ｐ型ＭＯＳトランジスタ３１は請求項
１の第１のＰ型ＭＯＳトランジスタに相当し、Ｐ型ＭＯ
Ｓトランジスタ３２は請求項１の第２のＰ型ＭＯＳトラ
ンジスタに相当する。
【００５９】Ｐ型ＭＯＳトランジスタ３１は、ゲートに
プルアップ制御信号Ｓu が入力され、ソースに第２の電
位ＶＤＤ２が与えられると共にドレインがＰ型ＭＯＳト
ランジスタ３２のソースに接続されている。Ｐ型ＭＯＳ
トランジスタ３２は、ゲートに第１の電位ＶＤＤ１が印
加され、さらにソースがＰ型ＭＯＳトランジスタ３１の
ドレインに接続されると共にドレインが出力パッド部Ｏ
ＵＴに接続されている。また、Ｐ型ＭＯＳトランジスタ
３１，３２の基板電位は共に第２の電位ＶＤＤ２であ
る。
プルアップ制御信号Ｓu が入力され、ソースに第２の電
位ＶＤＤ２が与えられると共にドレインがＰ型ＭＯＳト
ランジスタ３２のソースに接続されている。Ｐ型ＭＯＳ
トランジスタ３２は、ゲートに第１の電位ＶＤＤ１が印
加され、さらにソースがＰ型ＭＯＳトランジスタ３１の
ドレインに接続されると共にドレインが出力パッド部Ｏ
ＵＴに接続されている。また、Ｐ型ＭＯＳトランジスタ
３１，３２の基板電位は共に第２の電位ＶＤＤ２であ
る。
【００６０】プルダウン回路４０は、信号生成回路１０
から出力されたプルダウン制御信号Ｓd （第２の制御信
号Ｓ2 ）を入力とし、出力パッド部ＯＵＴから“Ｌ”を
出力するとき出力パッド部ＯＵＴの電位を接地電位まで
引き下げるものであり、Ｎ型ＭＯＳトランジスタ４１，
４２によって構成されている。Ｎ型ＭＯＳトランジスタ
４１は請求項１の第１のＮ型ＭＯＳトランジスタに相当
し、Ｎ型ＭＯＳトランジスタ４２は請求項１の第２のＮ
型ＭＯＳトランジスタに相当する。
から出力されたプルダウン制御信号Ｓd （第２の制御信
号Ｓ2 ）を入力とし、出力パッド部ＯＵＴから“Ｌ”を
出力するとき出力パッド部ＯＵＴの電位を接地電位まで
引き下げるものであり、Ｎ型ＭＯＳトランジスタ４１，
４２によって構成されている。Ｎ型ＭＯＳトランジスタ
４１は請求項１の第１のＮ型ＭＯＳトランジスタに相当
し、Ｎ型ＭＯＳトランジスタ４２は請求項１の第２のＮ
型ＭＯＳトランジスタに相当する。
【００６１】Ｎ型ＭＯＳトランジスタ４１は、ゲートに
プルダウン制御信号Ｓd が入力され、ソースが接地され
ていると共にドレインがＮ型ＭＯＳトランジスタ４２の
ソースに接続されている。また、Ｎ型ＭＯＳトランジス
タ４２は、ゲートに第１の電位ＶＤＤ１が印加され、さ
らにソースがＮ型ＭＯＳトランジスタ４１のドレインに
接続されると共にドレインが出力パッド部ＯＵＴに接続
されている。
プルダウン制御信号Ｓd が入力され、ソースが接地され
ていると共にドレインがＮ型ＭＯＳトランジスタ４２の
ソースに接続されている。また、Ｎ型ＭＯＳトランジス
タ４２は、ゲートに第１の電位ＶＤＤ１が印加され、さ
らにソースがＮ型ＭＯＳトランジスタ４１のドレインに
接続されると共にドレインが出力パッド部ＯＵＴに接続
されている。
【００６２】図１に示す本実施形態に係る出力回路につ
いて、その動作を説明する。なお、以下の説明では、第
１の電位ＶＤＤ１を３Ｖとし、第２の電位ＶＤＤ２を５
Ｖとする。
いて、その動作を説明する。なお、以下の説明では、第
１の電位ＶＤＤ１を３Ｖとし、第２の電位ＶＤＤ２を５
Ｖとする。
【００６３】まず、出力パッド部ＯＵＴから“Ｈ”（５
Ｖ）を出力する場合の動作を図２を用いて説明する。こ
の場合、イネーブル端子ＥＮに“Ｈ”（３Ｖ）のイネー
ブル信号を入力すると共に入力端子ＩＮに“Ｈ”（３
Ｖ）の入力信号を入力する。
Ｖ）を出力する場合の動作を図２を用いて説明する。こ
の場合、イネーブル端子ＥＮに“Ｈ”（３Ｖ）のイネー
ブル信号を入力すると共に入力端子ＩＮに“Ｈ”（３
Ｖ）の入力信号を入力する。
【００６４】すると、ＮＡＮＤゲート１１の出力信号す
なわち第１の制御信号Ｓ1 は“Ｌ”（０Ｖ）になり、Ｎ
ＯＲゲート１２の出力信号すなわち第２の制御信号Ｓ2
もまた“Ｌ”（０Ｖ）になる。第１の制御信号Ｓ1 が０
Ｖなので、Ｎ型ＭＯＳトランジスタ２３のゲート電位は
０Ｖになり、またＮ型ＭＯＳトランジスタ２４のゲート
電位は第１の制御信号Ｓ1 がインバータ回路２９を介し
て入力されるので３Ｖになる。
なわち第１の制御信号Ｓ1 は“Ｌ”（０Ｖ）になり、Ｎ
ＯＲゲート１２の出力信号すなわち第２の制御信号Ｓ2
もまた“Ｌ”（０Ｖ）になる。第１の制御信号Ｓ1 が０
Ｖなので、Ｎ型ＭＯＳトランジスタ２３のゲート電位は
０Ｖになり、またＮ型ＭＯＳトランジスタ２４のゲート
電位は第１の制御信号Ｓ1 がインバータ回路２９を介し
て入力されるので３Ｖになる。
【００６５】したがって、Ｎ型ＭＯＳトランジスタ２３
はオフ、Ｎ型ＭＯＳトランジスタ２４はオンとなる。Ｎ
型ＭＯＳトランジスタ２８はゲート電位が第１の電位Ｖ
ＤＤ１すなわち３Ｖであるのでオンであり、またＰ型Ｍ
ＯＳトランジスタ２６は基板電位が第２の電位ＶＤＤ２
すなわち５Ｖであり且つゲート電位が第１の電位ＶＤＤ
１すなわち３Ｖであるのでオンである。したがって、Ｎ
型ＭＯＳトランジスタ２４，２８及びＰ型ＭＯＳトラン
ジスタ２６が全てオンになるため、節点Ｂの電位が下が
り、これによりＰ型ＭＯＳトランジスタ２１がオンにな
る。
はオフ、Ｎ型ＭＯＳトランジスタ２４はオンとなる。Ｎ
型ＭＯＳトランジスタ２８はゲート電位が第１の電位Ｖ
ＤＤ１すなわち３Ｖであるのでオンであり、またＰ型Ｍ
ＯＳトランジスタ２６は基板電位が第２の電位ＶＤＤ２
すなわち５Ｖであり且つゲート電位が第１の電位ＶＤＤ
１すなわち３Ｖであるのでオンである。したがって、Ｎ
型ＭＯＳトランジスタ２４，２８及びＰ型ＭＯＳトラン
ジスタ２６が全てオンになるため、節点Ｂの電位が下が
り、これによりＰ型ＭＯＳトランジスタ２１がオンにな
る。
【００６６】Ｐ型ＭＯＳトランジスタ２１がオンであり
Ｎ型ＭＯＳトランジスタ２３はオフであるので、節点Ａ
の電位は５Ｖになる。節点Ａが５Ｖになることによって
Ｐ型ＭＯＳトランジスタ２２がオフになり、一方、Ｎ型
ＭＯＳトランジスタ２４，２８、及びＰ型ＭＯＳトラン
ジスタ２６が全てオンであるので、節点Ｂの電位は下が
る。ところが、Ｐ型ＭＯＳトランジスタ２６の存在によ
って節点Ｂの電位は０Ｖにはならない。このときの節点
Ｂの電位をＶＢ、基板バイアス効果を考慮したＰ型ＭＯ
Ｓトランジスタの閾値電圧をＶＴＰ’とすると、 ＶＢ＝３＋｜ＶＴＰ’｜ となる。すなわち、プルアップ制御信号Ｓu の電位は
（３＋｜ＶＴＰ’｜）Ｖになる。
Ｎ型ＭＯＳトランジスタ２３はオフであるので、節点Ａ
の電位は５Ｖになる。節点Ａが５Ｖになることによって
Ｐ型ＭＯＳトランジスタ２２がオフになり、一方、Ｎ型
ＭＯＳトランジスタ２４，２８、及びＰ型ＭＯＳトラン
ジスタ２６が全てオンであるので、節点Ｂの電位は下が
る。ところが、Ｐ型ＭＯＳトランジスタ２６の存在によ
って節点Ｂの電位は０Ｖにはならない。このときの節点
Ｂの電位をＶＢ、基板バイアス効果を考慮したＰ型ＭＯ
Ｓトランジスタの閾値電圧をＶＴＰ’とすると、 ＶＢ＝３＋｜ＶＴＰ’｜ となる。すなわち、プルアップ制御信号Ｓu の電位は
（３＋｜ＶＴＰ’｜）Ｖになる。
【００６７】プルアップ制御信号Ｓu の電位が下がるこ
とにより、プルアップ回路３０のＰ型ＭＯＳトランジス
タ３１はオンになる。また、Ｐ型ＭＯＳトランジスタ３
２は基板電位が第２の電位ＶＤＤ２すなわち５Ｖであり
且つゲート電位が第１の電位ＶＤＤ１すなわち３Ｖであ
るのでオンである。さらに、プルダウン回路４０のＮ型
ＭＯＳトランジスタ４１は、信号生成回路１０から出力
されたプルダウン制御信号Ｓd （第２の制御信号Ｓ2 ）
が０Ｖなので、ゲート電位が０Ｖになりオフである。Ｐ
型ＭＯＳトランジスタ３１がオンであり、Ｎ型ＭＯＳト
ランジスタ４１がオフであり、さらに、Ｐ型ＭＯＳトラ
ンジスタ３１のソースには第２の電位ＶＤＤ２すなわち
５Ｖが与えられているので、出力パッド部ＯＵＴの電位
は“Ｈ”（５Ｖ）になる。
とにより、プルアップ回路３０のＰ型ＭＯＳトランジス
タ３１はオンになる。また、Ｐ型ＭＯＳトランジスタ３
２は基板電位が第２の電位ＶＤＤ２すなわち５Ｖであり
且つゲート電位が第１の電位ＶＤＤ１すなわち３Ｖであ
るのでオンである。さらに、プルダウン回路４０のＮ型
ＭＯＳトランジスタ４１は、信号生成回路１０から出力
されたプルダウン制御信号Ｓd （第２の制御信号Ｓ2 ）
が０Ｖなので、ゲート電位が０Ｖになりオフである。Ｐ
型ＭＯＳトランジスタ３１がオンであり、Ｎ型ＭＯＳト
ランジスタ４１がオフであり、さらに、Ｐ型ＭＯＳトラ
ンジスタ３１のソースには第２の電位ＶＤＤ２すなわち
５Ｖが与えられているので、出力パッド部ＯＵＴの電位
は“Ｈ”（５Ｖ）になる。
【００６８】以上のように、イネーブル端子ＥＮに
“Ｈ”（３Ｖ）のイネーブル信号を入力すると共に入力
端子ＩＮに“Ｈ”（３Ｖ）の入力信号を入力すると、出
力パッド部ＯＵＴからは“Ｈ”（５Ｖ）が出力される。
図２では、出力パッド部ＯＵＴから“Ｈ”が出力される
ときにオンになるＭＯＳトランジスタを破線で囲ってい
る。
“Ｈ”（３Ｖ）のイネーブル信号を入力すると共に入力
端子ＩＮに“Ｈ”（３Ｖ）の入力信号を入力すると、出
力パッド部ＯＵＴからは“Ｈ”（５Ｖ）が出力される。
図２では、出力パッド部ＯＵＴから“Ｈ”が出力される
ときにオンになるＭＯＳトランジスタを破線で囲ってい
る。
【００６９】またこのとき、出力回路を構成するいずれ
のＭＯＳトランジスタのゲート酸化膜にも５Ｖの電圧が
かからず、ゲート酸化膜の破壊や劣化をきたすことはな
い。
のＭＯＳトランジスタのゲート酸化膜にも５Ｖの電圧が
かからず、ゲート酸化膜の破壊や劣化をきたすことはな
い。
【００７０】すなわち、出力パッド部ＯＵＴから“Ｈ”
（５Ｖ）を出力するとき、Ｎ型ＭＯＳトランジスタ２３
のゲート電位は０Ｖになり、一方、節点Ａの電位は５Ｖ
になるが、ゲートに第１の電位ＶＤＤ１すなわち３Ｖが
与えられるＮ型ＭＯＳトランジスタ２７の存在により、
Ｎ型ＭＯＳトランジスタ２３のドレイン電位ＶＤ２３は
５Ｖにならず、基板バイアス効果を考慮したＮ型ＭＯＳ
トランジスタの閾値電圧をＶＴＮ’とすると、 ＶＤ２３＝３−ＶＴＮ’ となる。したがって、Ｎ型ＭＯＳトランジスタ２３のゲ
ート・ドレイン間電圧は（３−ＶＴＮ’）Ｖであって５
Ｖにはならず、３Ｖ以下である。
（５Ｖ）を出力するとき、Ｎ型ＭＯＳトランジスタ２３
のゲート電位は０Ｖになり、一方、節点Ａの電位は５Ｖ
になるが、ゲートに第１の電位ＶＤＤ１すなわち３Ｖが
与えられるＮ型ＭＯＳトランジスタ２７の存在により、
Ｎ型ＭＯＳトランジスタ２３のドレイン電位ＶＤ２３は
５Ｖにならず、基板バイアス効果を考慮したＮ型ＭＯＳ
トランジスタの閾値電圧をＶＴＮ’とすると、 ＶＤ２３＝３−ＶＴＮ’ となる。したがって、Ｎ型ＭＯＳトランジスタ２３のゲ
ート・ドレイン間電圧は（３−ＶＴＮ’）Ｖであって５
Ｖにはならず、３Ｖ以下である。
【００７１】また、節点Ａの電位は５Ｖになり節点Ｂの
電位は（３＋｜ＶＴＰ’｜）Ｖになるので、Ｐ型ＭＯＳ
トランジスタ２２のゲート・ドレイン間電圧（ＶＤＧ２
２）、Ｐ型ＭＯＳトランジスタ２１のゲート・ソース間
電圧（ＶＧＳ２１）及びＰ型ＭＯＳトランジスタ３１の
ゲート・ソース間電圧（ＶＧＳ３１）の絶対値は、 ｜ＶＤＧ２２｜＝｜ＶＧＳ２１｜ ＝｜ＶＧＳ３１｜ ＝｜（３＋｜ＶＴＰ’｜）−５｜ ＝２−｜ＶＴＰ’｜ となり、５Ｖにはならず３Ｖ以下である。
電位は（３＋｜ＶＴＰ’｜）Ｖになるので、Ｐ型ＭＯＳ
トランジスタ２２のゲート・ドレイン間電圧（ＶＤＧ２
２）、Ｐ型ＭＯＳトランジスタ２１のゲート・ソース間
電圧（ＶＧＳ２１）及びＰ型ＭＯＳトランジスタ３１の
ゲート・ソース間電圧（ＶＧＳ３１）の絶対値は、 ｜ＶＤＧ２２｜＝｜ＶＧＳ２１｜ ＝｜ＶＧＳ３１｜ ＝｜（３＋｜ＶＴＰ’｜）−５｜ ＝２−｜ＶＴＰ’｜ となり、５Ｖにはならず３Ｖ以下である。
【００７２】さらに、Ｎ型ＭＯＳトランジスタ４１のゲ
ートが０Ｖになり、出力パッド部ＯＵＴは５Ｖになる
が、ゲートに第１の電位ＶＤＤ１すなわち３Ｖが与えら
れるＮ型ＭＯＳトランジスタ４２の存在により、Ｎ型Ｍ
ＯＳトランジスタ４１のドレインにかかる電圧（ＶＤ４
１）は５Ｖにはならず、 ＶＤ４１＝３−ＶＴＮ’ となる。したがって、Ｎ型ＭＯＳトランジスタ４１にお
いてもゲート・ドレイン間電圧は（３−ＶＴＮ’）Ｖで
あって５Ｖにはならず、３Ｖ以下である。
ートが０Ｖになり、出力パッド部ＯＵＴは５Ｖになる
が、ゲートに第１の電位ＶＤＤ１すなわち３Ｖが与えら
れるＮ型ＭＯＳトランジスタ４２の存在により、Ｎ型Ｍ
ＯＳトランジスタ４１のドレインにかかる電圧（ＶＤ４
１）は５Ｖにはならず、 ＶＤ４１＝３−ＶＴＮ’ となる。したがって、Ｎ型ＭＯＳトランジスタ４１にお
いてもゲート・ドレイン間電圧は（３−ＶＴＮ’）Ｖで
あって５Ｖにはならず、３Ｖ以下である。
【００７３】次に、出力パッド部ＯＵＴから“Ｌ”（０
Ｖ）を出力する場合の動作を図３を用いて説明する。こ
の場合、イネーブル端子ＥＮに“Ｈ”（３Ｖ）のイネー
ブル信号を入力すると共に入力端子ＩＮに“Ｌ”（０
Ｖ）の入力信号を入力する。
Ｖ）を出力する場合の動作を図３を用いて説明する。こ
の場合、イネーブル端子ＥＮに“Ｈ”（３Ｖ）のイネー
ブル信号を入力すると共に入力端子ＩＮに“Ｌ”（０
Ｖ）の入力信号を入力する。
【００７４】すると、ＮＡＮＤゲート１１の出力信号す
なわち第１の制御信号Ｓ1 は“Ｈ”（３Ｖ）になり、Ｎ
ＯＲゲート１２の出力信号すなわち第２の制御信号Ｓ2
もまた“Ｈ”（３Ｖ）になる。第１の制御信号Ｓ1 が３
Ｖになると、Ｎ型ＭＯＳトランジスタ２３のゲート電位
は３Ｖになり、またＮ型ＭＯＳトランジスタ２４のゲー
ト電位は第１の制御信号Ｓ1 がインバータ回路２９を介
して入力されるので０Ｖになる。
なわち第１の制御信号Ｓ1 は“Ｈ”（３Ｖ）になり、Ｎ
ＯＲゲート１２の出力信号すなわち第２の制御信号Ｓ2
もまた“Ｈ”（３Ｖ）になる。第１の制御信号Ｓ1 が３
Ｖになると、Ｎ型ＭＯＳトランジスタ２３のゲート電位
は３Ｖになり、またＮ型ＭＯＳトランジスタ２４のゲー
ト電位は第１の制御信号Ｓ1 がインバータ回路２９を介
して入力されるので０Ｖになる。
【００７５】したがって、Ｎ型ＭＯＳトランジスタ２３
はオンになり、Ｎ型ＭＯＳトランジスタ２４はオフにな
る。Ｎ型ＭＯＳトランジスタ２７はゲート電位が第１の
電位ＶＤＤ１すなわち３Ｖであるのでオンであり、ま
た、Ｐ型ＭＯＳトランジスタ２５は基板電位が第２の電
位ＶＤＤ２すなわち５Ｖであり且つゲート電位が第１の
電位ＶＤＤ１すなわち３Ｖであるのでオンである。した
がって、Ｎ型ＭＯＳトランジスタ２３，２７、及びＰ型
ＭＯＳトランジスタ２５が全てオンになるため、節点Ａ
の電位が下がり、これによりＰ型ＭＯＳトランジスタ２
２がオンになる。Ｐ型ＭＯＳトランジスタ２２がオンに
なる一方、Ｎ型ＭＯＳトランジスタ２４はオフであるの
で、節点Ｂの電位は５Ｖになる。すなわち、プルアップ
制御信号Ｓu の電位は５Ｖになる。
はオンになり、Ｎ型ＭＯＳトランジスタ２４はオフにな
る。Ｎ型ＭＯＳトランジスタ２７はゲート電位が第１の
電位ＶＤＤ１すなわち３Ｖであるのでオンであり、ま
た、Ｐ型ＭＯＳトランジスタ２５は基板電位が第２の電
位ＶＤＤ２すなわち５Ｖであり且つゲート電位が第１の
電位ＶＤＤ１すなわち３Ｖであるのでオンである。した
がって、Ｎ型ＭＯＳトランジスタ２３，２７、及びＰ型
ＭＯＳトランジスタ２５が全てオンになるため、節点Ａ
の電位が下がり、これによりＰ型ＭＯＳトランジスタ２
２がオンになる。Ｐ型ＭＯＳトランジスタ２２がオンに
なる一方、Ｎ型ＭＯＳトランジスタ２４はオフであるの
で、節点Ｂの電位は５Ｖになる。すなわち、プルアップ
制御信号Ｓu の電位は５Ｖになる。
【００７６】節点Ｂの電位が５ＶになることによってＰ
型ＭＯＳトランジスタ２１がオフになる一方、Ｎ型ＭＯ
Ｓトランジスタ２３，２７及びＰ型ＭＯＳトランジスタ
２５が全てオンになるので、節点Ａの電位は下がるが、
Ｐ型ＭＯＳトランジスタ２５の存在により０Ｖにはなら
ない。このときの節点Ａの電位をＶＡ、基板バイアス効
果を考慮したＰ型ＭＯＳトランジスタの閾値電圧をＶＴ
Ｐ’とすると、 ＶＡ＝３＋｜ＶＴＰ’｜ となる。
型ＭＯＳトランジスタ２１がオフになる一方、Ｎ型ＭＯ
Ｓトランジスタ２３，２７及びＰ型ＭＯＳトランジスタ
２５が全てオンになるので、節点Ａの電位は下がるが、
Ｐ型ＭＯＳトランジスタ２５の存在により０Ｖにはなら
ない。このときの節点Ａの電位をＶＡ、基板バイアス効
果を考慮したＰ型ＭＯＳトランジスタの閾値電圧をＶＴ
Ｐ’とすると、 ＶＡ＝３＋｜ＶＴＰ’｜ となる。
【００７７】プルアップ制御信号Ｓu の電位が５Ｖにな
ることにより、プルアップ回路３０のＰ型ＭＯＳトラン
ジスタ３１はオフになる。また、プルダウン制御信号Ｓ
d （第２の制御信号Ｓ2 ）が３Ｖなので、プルダウン回
路４０のＮ型ＭＯＳトランジスタ４１はゲート電位が３
Ｖになり、オンになる。Ｐ型ＭＯＳトランジスタ３１が
オフであると共にＮ型ＭＯＳトランジスタ４１がオンで
あり、さらにＮ型ＭＯＳトランジスタ４１のソースが接
地されているので、出力パッド部ＯＵＴの電位は“Ｌ”
（０Ｖ）になる。
ることにより、プルアップ回路３０のＰ型ＭＯＳトラン
ジスタ３１はオフになる。また、プルダウン制御信号Ｓ
d （第２の制御信号Ｓ2 ）が３Ｖなので、プルダウン回
路４０のＮ型ＭＯＳトランジスタ４１はゲート電位が３
Ｖになり、オンになる。Ｐ型ＭＯＳトランジスタ３１が
オフであると共にＮ型ＭＯＳトランジスタ４１がオンで
あり、さらにＮ型ＭＯＳトランジスタ４１のソースが接
地されているので、出力パッド部ＯＵＴの電位は“Ｌ”
（０Ｖ）になる。
【００７８】以上のように、イネーブル端子ＥＮに
“Ｈ”（３Ｖ）のイネーブル信号を入力すると共に入力
端子ＩＮに“Ｌ”（０Ｖ）の入力信号を入力すると、出
力パッド部ＯＵＴからは“Ｌ”（０Ｖ）が出力される。
図３では、出力パッド部ＯＵＴから“Ｌ”が出力される
ときにオンになるＭＯＳトランジスタを破線で囲ってい
る。
“Ｈ”（３Ｖ）のイネーブル信号を入力すると共に入力
端子ＩＮに“Ｌ”（０Ｖ）の入力信号を入力すると、出
力パッド部ＯＵＴからは“Ｌ”（０Ｖ）が出力される。
図３では、出力パッド部ＯＵＴから“Ｌ”が出力される
ときにオンになるＭＯＳトランジスタを破線で囲ってい
る。
【００７９】またこのとき、出力回路を構成するいずれ
のＭＯＳトランジスタのゲート酸化膜にも５Ｖの電圧が
かからず、ゲート酸化膜の破壊や劣化をきたすことはな
い。
のＭＯＳトランジスタのゲート酸化膜にも５Ｖの電圧が
かからず、ゲート酸化膜の破壊や劣化をきたすことはな
い。
【００８０】すなわち、出力パッド部ＯＵＴから“Ｌ”
（５Ｖ）を出力するとき、Ｎ型ＭＯＳトランジスタ２４
のゲート電位が０Ｖになる一方、節点Ｂの電位は５Ｖに
なるが、ゲートに第１の電位ＶＤＤ１すなわち３Ｖが印
加されたＮ型ＭＯＳトランジスタ２８の存在によって、
Ｎ型ＭＯＳトランジスタ２４のドレインにかかる電圧
（ＶＤ２４）は５Ｖにはならず、基板バイアス効果を考
慮したＮ型ＭＯＳトランジスタの閾値電圧をＶＴＮ’と
すると、 ＶＤ２４＝３−ＶＴＮ’ となる。したがって、Ｎ型ＭＯＳトランジスタ２４のゲ
ート・ドレイン間電圧は（３−ＶＴＮ’）Ｖになり、５
Ｖにはならず３Ｖ以下である。
（５Ｖ）を出力するとき、Ｎ型ＭＯＳトランジスタ２４
のゲート電位が０Ｖになる一方、節点Ｂの電位は５Ｖに
なるが、ゲートに第１の電位ＶＤＤ１すなわち３Ｖが印
加されたＮ型ＭＯＳトランジスタ２８の存在によって、
Ｎ型ＭＯＳトランジスタ２４のドレインにかかる電圧
（ＶＤ２４）は５Ｖにはならず、基板バイアス効果を考
慮したＮ型ＭＯＳトランジスタの閾値電圧をＶＴＮ’と
すると、 ＶＤ２４＝３−ＶＴＮ’ となる。したがって、Ｎ型ＭＯＳトランジスタ２４のゲ
ート・ドレイン間電圧は（３−ＶＴＮ’）Ｖになり、５
Ｖにはならず３Ｖ以下である。
【００８１】また、節点Ａの電位は５Ｖになり節点Ｂの
電位は（３＋｜ＶＴＰ’｜）Ｖになるので、Ｐ型ＭＯＳ
トランジスタ２２のゲート・ドレイン間電圧（ＶＤＧ２
２）及びＰ型ＭＯＳトランジスタ２１のゲート・ソース
間電圧（ＶＧＳ２１）の絶対値は、 ｜ＶＤＧ２２｜＝｜ＶＧＳ２１｜ ＝｜（３＋｜ＶＴＰ’｜）−５｜ ＝２−｜ＶＴＰ’｜ になり、５Ｖにはならず３Ｖ以下である。
電位は（３＋｜ＶＴＰ’｜）Ｖになるので、Ｐ型ＭＯＳ
トランジスタ２２のゲート・ドレイン間電圧（ＶＤＧ２
２）及びＰ型ＭＯＳトランジスタ２１のゲート・ソース
間電圧（ＶＧＳ２１）の絶対値は、 ｜ＶＤＧ２２｜＝｜ＶＧＳ２１｜ ＝｜（３＋｜ＶＴＰ’｜）−５｜ ＝２−｜ＶＴＰ’｜ になり、５Ｖにはならず３Ｖ以下である。
【００８２】さらに、Ｐ型ＭＯＳトランジスタ３１のゲ
ート電位が５Ｖになり出力パッド部ＯＵＴの電位は０Ｖ
になるが、ゲートに第１の電位ＶＤＤ１が印加されたＰ
型ＭＯＳトランジスタ３２の存在によって、Ｐ型ＭＯＳ
トランジスタ３１のドレイン電位ＶＤ３１は、 ＶＤ３１＝３＋｜ＶＴＰ’｜ となり、Ｐ型ＭＯＳトランジスタ３１のゲート・ドレイ
ン間電圧（ＶＤＧ３１）の絶対値は、 ｜ＶＤＧ３１｜＝｜（３＋｜ＶＴＰ’｜）−５｜ ＝２−｜ＶＴＰ’｜ であり、５Ｖとはならず３Ｖ以下である。
ート電位が５Ｖになり出力パッド部ＯＵＴの電位は０Ｖ
になるが、ゲートに第１の電位ＶＤＤ１が印加されたＰ
型ＭＯＳトランジスタ３２の存在によって、Ｐ型ＭＯＳ
トランジスタ３１のドレイン電位ＶＤ３１は、 ＶＤ３１＝３＋｜ＶＴＰ’｜ となり、Ｐ型ＭＯＳトランジスタ３１のゲート・ドレイ
ン間電圧（ＶＤＧ３１）の絶対値は、 ｜ＶＤＧ３１｜＝｜（３＋｜ＶＴＰ’｜）−５｜ ＝２−｜ＶＴＰ’｜ であり、５Ｖとはならず３Ｖ以下である。
【００８３】次に、出力パッド部ＯＵＴをハイインピー
ダンス状態にする場合の動作を説明する。この場合、イ
ネーブル端子ＥＮに“Ｌ”（０Ｖ）のイネーブル信号を
入力する。
ダンス状態にする場合の動作を説明する。この場合、イ
ネーブル端子ＥＮに“Ｌ”（０Ｖ）のイネーブル信号を
入力する。
【００８４】すると、ＮＡＮＤゲート１１の出力信号す
なわち第１の制御信号Ｓ1 は“Ｈ”（３Ｖ）になり、Ｎ
ＯＲゲート１２の出力信号すなわち第２の制御信号Ｓ2
は“Ｌ”（０Ｖ）になる。この場合、電圧変換回路２０
は出力パッド部ＯＵＴから“Ｈ”を出力する場合と同様
の動作を行うので、節点Ａの電位が（３＋｜ＶＴＰ’
｜）になり節点Ｂの電位すなわちプルアップ制御信号Ｓ
u が５Ｖになる。したがって、プルアップ回路３０のＰ
型ＭＯＳトランジスタ３１はゲート電位が５Ｖになるの
でオフになる一方、プルダウン回路４０のＮ型ＭＯＳト
ランジスタ４１もまたゲート電位が０Ｖになるのでオフ
になり、出力パッド部ＯＵＴはハイ・インピーダンス状
態になる。
なわち第１の制御信号Ｓ1 は“Ｈ”（３Ｖ）になり、Ｎ
ＯＲゲート１２の出力信号すなわち第２の制御信号Ｓ2
は“Ｌ”（０Ｖ）になる。この場合、電圧変換回路２０
は出力パッド部ＯＵＴから“Ｈ”を出力する場合と同様
の動作を行うので、節点Ａの電位が（３＋｜ＶＴＰ’
｜）になり節点Ｂの電位すなわちプルアップ制御信号Ｓ
u が５Ｖになる。したがって、プルアップ回路３０のＰ
型ＭＯＳトランジスタ３１はゲート電位が５Ｖになるの
でオフになる一方、プルダウン回路４０のＮ型ＭＯＳト
ランジスタ４１もまたゲート電位が０Ｖになるのでオフ
になり、出力パッド部ＯＵＴはハイ・インピーダンス状
態になる。
【００８５】この状態で、出力パッド部ＯＵＴに外部か
ら５Ｖ又は０Ｖを印加しても、出力パッド部ＯＵＴから
“Ｈ”又は“Ｌ”を出力する場合と同様に、どのＭＯＳ
トランジスタのゲート酸化膜にも５Ｖの電圧がかから
ず、ゲート酸化膜の破壊又は劣化をきたすことはない。
ら５Ｖ又は０Ｖを印加しても、出力パッド部ＯＵＴから
“Ｈ”又は“Ｌ”を出力する場合と同様に、どのＭＯＳ
トランジスタのゲート酸化膜にも５Ｖの電圧がかから
ず、ゲート酸化膜の破壊又は劣化をきたすことはない。
【００８６】以上説明したように、本実施形態に係る出
力回路によると、全てのＭＯＳトランジスタのゲート酸
化膜に５Ｖの電圧をかけることなく、振幅が５Ｖの信号
を出力することができる。一般的にいうと、本実施形態
に係る出力回路によると、外部ＬＳＩの電源電圧が出力
回路を構成するＭＯＳトランジスタのゲート酸化膜耐圧
以上であっても、各ＭＯＳトランジスタのゲート酸化膜
に耐圧以上の電圧をかけることなく、前記外部ＬＳＩの
電源電圧を振幅とする信号を出力することができる。
力回路によると、全てのＭＯＳトランジスタのゲート酸
化膜に５Ｖの電圧をかけることなく、振幅が５Ｖの信号
を出力することができる。一般的にいうと、本実施形態
に係る出力回路によると、外部ＬＳＩの電源電圧が出力
回路を構成するＭＯＳトランジスタのゲート酸化膜耐圧
以上であっても、各ＭＯＳトランジスタのゲート酸化膜
に耐圧以上の電圧をかけることなく、前記外部ＬＳＩの
電源電圧を振幅とする信号を出力することができる。
【００８７】なお、本実施形態に係る出力回路は図４に
示すような構成としてもよい。図４において、電圧変換
回路２０は図１に示す出力回路における電圧変換回路２
０からＮ型ＭＯＳトランジスタ２３が削除された構成に
なっており、Ｎ型ＭＯＳトランジスタ２７のソースにイ
ンバータ回路２９の出力線が直接接続されている。図４
に示す出力回路でも図１に示す出力回路と同様の効果が
得られ、しかもＮ型ＭＯＳトランジスタを１個減らすこ
とができる。
示すような構成としてもよい。図４において、電圧変換
回路２０は図１に示す出力回路における電圧変換回路２
０からＮ型ＭＯＳトランジスタ２３が削除された構成に
なっており、Ｎ型ＭＯＳトランジスタ２７のソースにイ
ンバータ回路２９の出力線が直接接続されている。図４
に示す出力回路でも図１に示す出力回路と同様の効果が
得られ、しかもＮ型ＭＯＳトランジスタを１個減らすこ
とができる。
【００８８】（第２の実施形態）図５は本発明の第２の
実施形態に係る出力回路の構成を示す回路図である。図
１に示す第１の実施形態に係る出力回路と異なるのは、
電圧変換回路２０を構成するＰ型ＭＯＳトランジスタ２
５，２６、及びプルアップ回路３０を構成するＰ型ＭＯ
Ｓトランジスタ３２のゲートに第１の電位ＶＤＤ１を印
加せず、代わりに第３の電位ＶＤＤ３を印加する構成と
した点である。
実施形態に係る出力回路の構成を示す回路図である。図
１に示す第１の実施形態に係る出力回路と異なるのは、
電圧変換回路２０を構成するＰ型ＭＯＳトランジスタ２
５，２６、及びプルアップ回路３０を構成するＰ型ＭＯ
Ｓトランジスタ３２のゲートに第１の電位ＶＤＤ１を印
加せず、代わりに第３の電位ＶＤＤ３を印加する構成と
した点である。
【００８９】図５において、図１に示す第１の実施形態
に係る出力回路と共通の構成要素には図１と同一の符号
を付し、本実施形態ではその詳細な説明を省略する。
に係る出力回路と共通の構成要素には図１と同一の符号
を付し、本実施形態ではその詳細な説明を省略する。
【００９０】図５に示す出力回路は図１に示す第１の実
施形態に係る出力回路と同様に動作し、出力パッド部Ｏ
ＵＴから“Ｈ”（５Ｖ）や“Ｌ”（０Ｖ）を出力する場
合及び出力パッド部ＯＵＴをハイインピーダンス状態に
する場合における各ＭＯＳトランジスタのオン・オフ状
態も同様になる。
施形態に係る出力回路と同様に動作し、出力パッド部Ｏ
ＵＴから“Ｈ”（５Ｖ）や“Ｌ”（０Ｖ）を出力する場
合及び出力パッド部ＯＵＴをハイインピーダンス状態に
する場合における各ＭＯＳトランジスタのオン・オフ状
態も同様になる。
【００９１】しかし、Ｐ型ＭＯＳトランジスタ２５，２
６，３２のゲートに第３の電位ＶＤＤ３を印加する構成
としているので、これらのＰ型ＭＯＳトランジスタのゲ
ート電位を自由に設定することができる。
６，３２のゲートに第３の電位ＶＤＤ３を印加する構成
としているので、これらのＰ型ＭＯＳトランジスタのゲ
ート電位を自由に設定することができる。
【００９２】ここで、第１の電位ＶＤＤ１を３Ｖとし、
第２の電位ＶＤＤ２を５Ｖとする。図１に示す出力回路
のようにＰ型ＭＯＳトランジスタ２５，２６，３２のゲ
ートに第１の電位ＶＤＤ１が印加されているとき、Ｐ型
ＭＯＳトランジスタ２５，２６，３２のゲート・ソース
間電圧ＶＧＳは、 ＶＧＳ＝ＶＤＤ１−ＶＤＤ２ ＝３−５＝−２ となる。
第２の電位ＶＤＤ２を５Ｖとする。図１に示す出力回路
のようにＰ型ＭＯＳトランジスタ２５，２６，３２のゲ
ートに第１の電位ＶＤＤ１が印加されているとき、Ｐ型
ＭＯＳトランジスタ２５，２６，３２のゲート・ソース
間電圧ＶＧＳは、 ＶＧＳ＝ＶＤＤ１−ＶＤＤ２ ＝３−５＝−２ となる。
【００９３】Ｐ型ＭＯＳトランジスタの飽和動作時のド
レイン電流Ｉdsp は、トランジスタ利得係数をβp 、基
板バイアスが０Ｖのときの閾値電圧をＶＴＰとすると、 Ｉdsp ＝（βp ／２）×（ＶＧＳ−ＶＴＰ）2 である。すなわち、ＬＳＩのプロセス上許される範囲内
でゲート・ソース間電圧ＶＧＳを大きくするほど、Ｐ型
ＭＯＳトランジスタのドレイン電流を多くすることがで
きる。
レイン電流Ｉdsp は、トランジスタ利得係数をβp 、基
板バイアスが０Ｖのときの閾値電圧をＶＴＰとすると、 Ｉdsp ＝（βp ／２）×（ＶＧＳ−ＶＴＰ）2 である。すなわち、ＬＳＩのプロセス上許される範囲内
でゲート・ソース間電圧ＶＧＳを大きくするほど、Ｐ型
ＭＯＳトランジスタのドレイン電流を多くすることがで
きる。
【００９４】ＬＳＩのプロセス上許されるゲート・ソー
ス間電圧の最大値が例えば３．６Ｖであるとすると、図
５に示す出力回路において第３の電位ＶＤＤ３として
１．４Ｖを与えることによって、Ｐ型ＭＯＳトランジス
タ２５，２６，３２のゲート・ソース間電圧ＶＧＳ’
は、 ＶＧＳ’＝ＶＩＮ−ＶＤＤ２ ＝１．４−５＝−３．６ となり、ＬＳＩのプロセス上許される範囲内の最大値と
なる。図１に示す出力回路に対するドレイン電流の比
は、ＶＴＰを−０．６Ｖとすると、 ｛−３．６−（−０．６）｝2 ／｛−２−（−０．
６）｝2＝９／１．９６＝４．５９ となり、Ｐ型ＭＯＳトランジスタのドレイン電流を図１
に示す出力回路の４．５９倍にすることができる。ドレ
イン電流が多くなる分、出力回路の動作が高速になると
いう効果が得られる。
ス間電圧の最大値が例えば３．６Ｖであるとすると、図
５に示す出力回路において第３の電位ＶＤＤ３として
１．４Ｖを与えることによって、Ｐ型ＭＯＳトランジス
タ２５，２６，３２のゲート・ソース間電圧ＶＧＳ’
は、 ＶＧＳ’＝ＶＩＮ−ＶＤＤ２ ＝１．４−５＝−３．６ となり、ＬＳＩのプロセス上許される範囲内の最大値と
なる。図１に示す出力回路に対するドレイン電流の比
は、ＶＴＰを−０．６Ｖとすると、 ｛−３．６−（−０．６）｝2 ／｛−２−（−０．
６）｝2＝９／１．９６＝４．５９ となり、Ｐ型ＭＯＳトランジスタのドレイン電流を図１
に示す出力回路の４．５９倍にすることができる。ドレ
イン電流が多くなる分、出力回路の動作が高速になると
いう効果が得られる。
【００９５】なお、第３の電位ＶＤＤ３は出力回路が構
成されているＬＳＩの外部から与えてもよいし、ＬＳＩ
の内部に第３の電位ＶＤＤ３を生成する電圧生成回路を
設けてもよい。
成されているＬＳＩの外部から与えてもよいし、ＬＳＩ
の内部に第３の電位ＶＤＤ３を生成する電圧生成回路を
設けてもよい。
【００９６】なお、第１の実施形態における図４に示す
変形例と同様に、電圧変換回路２０においてＮ型ＭＯＳ
トランジスタ２３を削除してＮ型ＭＯＳトランジスタ２
７のソースにインバータ回路２９の出力線を接続する構
成としてもよい。
変形例と同様に、電圧変換回路２０においてＮ型ＭＯＳ
トランジスタ２３を削除してＮ型ＭＯＳトランジスタ２
７のソースにインバータ回路２９の出力線を接続する構
成としてもよい。
【００９７】（第３の実施形態）図６は本発明の第３の
実施形態に係る出力回路の構成を示す回路図である。図
４に示す第２の実施形態に係る出力回路と異なるのは、
電圧変換回路２０のＰ型ＭＯＳトランジスタ２５，２６
及びプルアップ回路３０のＰ型ＭＯＳトランジスタ３２
のゲートに印加する第３の電位ＶＤＤ３を、第１の電位
ＶＤＤ１と第２の電位ＶＤＤ２との電位差を検出する電
位差検出回路５０から出力される電位差検出信号ＯＵＴ
１に従って、スイッチ回路５８によって所定の電位ＶＩ
Ｎ又は接地電位に設定する構成とした点である。
実施形態に係る出力回路の構成を示す回路図である。図
４に示す第２の実施形態に係る出力回路と異なるのは、
電圧変換回路２０のＰ型ＭＯＳトランジスタ２５，２６
及びプルアップ回路３０のＰ型ＭＯＳトランジスタ３２
のゲートに印加する第３の電位ＶＤＤ３を、第１の電位
ＶＤＤ１と第２の電位ＶＤＤ２との電位差を検出する電
位差検出回路５０から出力される電位差検出信号ＯＵＴ
１に従って、スイッチ回路５８によって所定の電位ＶＩ
Ｎ又は接地電位に設定する構成とした点である。
【００９８】図６において、図５に示す第２の実施形態
に係る出力回路と共通の構成要素には図５と同一の符号
を付し、本実施形態ではその詳細な説明を省略する。
に係る出力回路と共通の構成要素には図５と同一の符号
を付し、本実施形態ではその詳細な説明を省略する。
【００９９】図６に示す出力回路は図１に示す第１の実
施形態に係る出力回路及び図５に示す第２の実施形態に
係る出力回路と同様に動作し、出力パッド部ＯＵＴから
“Ｈ”（５Ｖ）や“Ｌ”（０Ｖ）を出力する場合及び出
力パッド部ＯＵＴをハイインピーダンス状態にする場合
における各ＭＯＳトランジスタのオン・オフ状態も同様
になる。
施形態に係る出力回路及び図５に示す第２の実施形態に
係る出力回路と同様に動作し、出力パッド部ＯＵＴから
“Ｈ”（５Ｖ）や“Ｌ”（０Ｖ）を出力する場合及び出
力パッド部ＯＵＴをハイインピーダンス状態にする場合
における各ＭＯＳトランジスタのオン・オフ状態も同様
になる。
【０１００】スイッチ回路５８は、電位差検出回路５０
から出力される電位差検出信号ＯＵＴ１に従って、第２
の電位ＶＤＤ２が第１の電位ＶＤＤ１よりも高いときは
Ｐ型ＭＯＳトランジスタ２５，２６，３２のゲートに所
定の電位ＶＩＮを第３の電位ＶＤＤ３として印加する一
方、第２の電位ＶＤＤ２が第１の電位ＶＤＤ１以下のと
きはＰ型ＭＯＳトランジスタ２５，２６，３２のゲート
を接地する。
から出力される電位差検出信号ＯＵＴ１に従って、第２
の電位ＶＤＤ２が第１の電位ＶＤＤ１よりも高いときは
Ｐ型ＭＯＳトランジスタ２５，２６，３２のゲートに所
定の電位ＶＩＮを第３の電位ＶＤＤ３として印加する一
方、第２の電位ＶＤＤ２が第１の電位ＶＤＤ１以下のと
きはＰ型ＭＯＳトランジスタ２５，２６，３２のゲート
を接地する。
【０１０１】図６のような構成にした目的について説明
する。
する。
【０１０２】第１の電位ＶＤＤ１が３Ｖであるとする
と、本発明に係る出力回路を５Ｖ電源で動作する他のＬ
ＳＩと常に接続する（すなわち第２の電位ＶＤＤ２が常
に５Ｖである）場合には図１や図５に示すような構成で
も特に問題はないが、使用者（ユーザ）によっては、本
発明に係る出力回路を３Ｖ電源で動作する他のＬＳＩと
接続して使用することもときには有り得る。この場合、
すなわち第１の電位ＶＤＤ１及び第２の電位ＶＤＤ２が
共に３Ｖである場合に図１や図５に示すような構成の出
力回路を用いると、ＭＯＳトランジスタを流れるドレイ
ン電流が極端に小さくなり、動作速度が低下してしま
う。
と、本発明に係る出力回路を５Ｖ電源で動作する他のＬ
ＳＩと常に接続する（すなわち第２の電位ＶＤＤ２が常
に５Ｖである）場合には図１や図５に示すような構成で
も特に問題はないが、使用者（ユーザ）によっては、本
発明に係る出力回路を３Ｖ電源で動作する他のＬＳＩと
接続して使用することもときには有り得る。この場合、
すなわち第１の電位ＶＤＤ１及び第２の電位ＶＤＤ２が
共に３Ｖである場合に図１や図５に示すような構成の出
力回路を用いると、ＭＯＳトランジスタを流れるドレイ
ン電流が極端に小さくなり、動作速度が低下してしま
う。
【０１０３】例えば図５に示す出力回路において、第１
の電位ＶＤＤ１を３Ｖとし第３の電位ＶＤＤ３を１．４
Ｖとすると、Ｐ型ＭＯＳトランジスタ２５，２６，３２
のゲート・ソース間電圧ＶＧＳは、第２の電位ＶＤＤ２
が５Ｖのときは第２の実施形態で説明したように−３．
６Ｖである。ところが、第２の電位ＶＤＤ２が３Ｖのと
きは、Ｐ型ＭＯＳトランジスタ２５，２６，３２のゲー
ト・ソース間電圧ＶＧＳは、 ＶＧＳ＝ＶＤＤ３−ＶＤＤ２ ＝１．４−３＝−１．６ となる。第２の電位ＶＤＤ２が５Ｖのときと３Ｖのとき
とのＰ型ＭＯＳトランジスタ２５，２６，３２のドレイ
ン電流の比は、 ｛−１．６−（−０．６）｝2 ／｛−３．６−（−０．
６）｝2＝１／９＝０．１１ となり、第２の電位ＶＤＤ２が３Ｖになると第２の電位
ＶＤＤ２が５Ｖのときに比べてドレイン電流が０．１１
倍に低下してしまう。
の電位ＶＤＤ１を３Ｖとし第３の電位ＶＤＤ３を１．４
Ｖとすると、Ｐ型ＭＯＳトランジスタ２５，２６，３２
のゲート・ソース間電圧ＶＧＳは、第２の電位ＶＤＤ２
が５Ｖのときは第２の実施形態で説明したように−３．
６Ｖである。ところが、第２の電位ＶＤＤ２が３Ｖのと
きは、Ｐ型ＭＯＳトランジスタ２５，２６，３２のゲー
ト・ソース間電圧ＶＧＳは、 ＶＧＳ＝ＶＤＤ３−ＶＤＤ２ ＝１．４−３＝−１．６ となる。第２の電位ＶＤＤ２が５Ｖのときと３Ｖのとき
とのＰ型ＭＯＳトランジスタ２５，２６，３２のドレイ
ン電流の比は、 ｛−１．６−（−０．６）｝2 ／｛−３．６−（−０．
６）｝2＝１／９＝０．１１ となり、第２の電位ＶＤＤ２が３Ｖになると第２の電位
ＶＤＤ２が５Ｖのときに比べてドレイン電流が０．１１
倍に低下してしまう。
【０１０４】一方、図６に示す本実施形態に係る出力回
路によると、第２の電位ＶＤＤ２が第１の電位ＶＤＤ１
以下のときはスイッチ回路５８によりＰ型ＭＯＳトラン
ジスタ２５，２６，３２のゲートを接地するので、例え
ば、第２の電位ＶＤＤ２が第１の電位ＶＤＤ１と同じ３
Ｖであっても、Ｐ型ＭＯＳトランジスタ２５，２６，３
２のゲート・ソース間電圧ＶＧＳは、 ＶＧＳ＝ＶＤＤ３−ＶＤＤ２ ＝０−３＝−３ となる。第２の電位ＶＤＤ２が５Ｖのときと３Ｖのとき
とのＰ型ＭＯＳトランジスタ２５，２６，３２のドレイ
ン電流の比は、 ｛−３．０−（−０．６）｝2 ／｛−３．６−（−０．
６）｝2＝５．７６／９＝０．６４ となる。図５に示す出力回路ではドレイン電流が０．１
１倍に低下したのに比べて、図６に示す本実施形態に係
る出力回路ではドレイン電流が０．６４倍にしか低下し
ない。したがって、第２の電位ＶＤＤ２の変化による動
作速度の低下が大幅に改善される。
路によると、第２の電位ＶＤＤ２が第１の電位ＶＤＤ１
以下のときはスイッチ回路５８によりＰ型ＭＯＳトラン
ジスタ２５，２６，３２のゲートを接地するので、例え
ば、第２の電位ＶＤＤ２が第１の電位ＶＤＤ１と同じ３
Ｖであっても、Ｐ型ＭＯＳトランジスタ２５，２６，３
２のゲート・ソース間電圧ＶＧＳは、 ＶＧＳ＝ＶＤＤ３−ＶＤＤ２ ＝０−３＝−３ となる。第２の電位ＶＤＤ２が５Ｖのときと３Ｖのとき
とのＰ型ＭＯＳトランジスタ２５，２６，３２のドレイ
ン電流の比は、 ｛−３．０−（−０．６）｝2 ／｛−３．６−（−０．
６）｝2＝５．７６／９＝０．６４ となる。図５に示す出力回路ではドレイン電流が０．１
１倍に低下したのに比べて、図６に示す本実施形態に係
る出力回路ではドレイン電流が０．６４倍にしか低下し
ない。したがって、第２の電位ＶＤＤ２の変化による動
作速度の低下が大幅に改善される。
【０１０５】図７は、電位差検出回路５０の詳細な構成
を示す回路図である。
を示す回路図である。
【０１０６】図７において、５１，５２はＰ型ＭＯＳト
ランジスタであり、それぞれ請求項１１における第７の
Ｐ型ＭＯＳトランジスタ、第８のＰ型ＭＯＳトランジス
タに相当する。また、５３，５４，５５，５６はＮ型Ｍ
ＯＳトランジスタであり、それぞれ請求項１１における
第７のＮ型ＭＯＳトランジスタ、第８のＮ型ＭＯＳトラ
ンジスタ、第９のＮ型ＭＯＳトランジスタ、第１０のＮ
型ＭＯＳトランジスタに相当する。また、５７は高抵抗
である。
ランジスタであり、それぞれ請求項１１における第７の
Ｐ型ＭＯＳトランジスタ、第８のＰ型ＭＯＳトランジス
タに相当する。また、５３，５４，５５，５６はＮ型Ｍ
ＯＳトランジスタであり、それぞれ請求項１１における
第７のＮ型ＭＯＳトランジスタ、第８のＮ型ＭＯＳトラ
ンジスタ、第９のＮ型ＭＯＳトランジスタ、第１０のＮ
型ＭＯＳトランジスタに相当する。また、５７は高抵抗
である。
【０１０７】Ｐ型ＭＯＳトランジスタ５１は、ゲートに
は第１の電位ＶＤＤ１が印加され、ソース及び基板には
第２の電位ＶＤＤ２が与えられ、ドレインはＮ型ＭＯＳ
トランジスタ５３のドレインに接続されている。Ｐ型Ｍ
ＯＳトランジスタ５２は、ゲートはＮ型ＭＯＳトランジ
スタ５６のソースに接続され、基板には第２の電位ＶＤ
Ｄ２が与えられ、ソースは第１の電位ＶＤＤ１が与えら
れると共にＮ型ＭＯＳトランジスタ５６のドレインに接
続され、ドレインはＮ型ＭＯＳトランジスタ５５のドレ
イン及びＮ型ＭＯＳトランジスタ５４のゲートに接続さ
れており、この接続点から電位差検出信号ＯＵＴ１を出
力する。
は第１の電位ＶＤＤ１が印加され、ソース及び基板には
第２の電位ＶＤＤ２が与えられ、ドレインはＮ型ＭＯＳ
トランジスタ５３のドレインに接続されている。Ｐ型Ｍ
ＯＳトランジスタ５２は、ゲートはＮ型ＭＯＳトランジ
スタ５６のソースに接続され、基板には第２の電位ＶＤ
Ｄ２が与えられ、ソースは第１の電位ＶＤＤ１が与えら
れると共にＮ型ＭＯＳトランジスタ５６のドレインに接
続され、ドレインはＮ型ＭＯＳトランジスタ５５のドレ
イン及びＮ型ＭＯＳトランジスタ５４のゲートに接続さ
れており、この接続点から電位差検出信号ＯＵＴ１を出
力する。
【０１０８】Ｎ型ＭＯＳトランジスタ５３は、ゲートに
は第１の電位ＶＤＤ１が印加され、ドレインはＰ型ＭＯ
Ｓトランジスタ５１のドレインに接続され、ソースはＮ
型ＭＯＳトランジスタ５４のドレイン及びＮ型ＭＯＳト
ランジスタ５５のゲートに接続され、基板は接地されて
いる。Ｎ型ＭＯＳトランジスタ５４は、ゲートはＰ型Ｍ
ＯＳトランジスタ５２のドレイン及びＮ型ＭＯＳトラン
ジスタ５５のドレインに接続され、ドレインはＮ型ＭＯ
Ｓトランジスタ５３のソース及びＮ型ＭＯＳトランジス
タ５５のゲートに接続され、基板及びソースは接地され
ている。Ｎ型ＭＯＳトランジスタ５５は、ゲートはＮ型
ＭＯＳトランジスタ５３のソース及びＮ型ＭＯＳトラン
ジスタ５４のドレインに接続され、ドレインはＰ型ＭＯ
Ｓトランジスタ５２のドレイン及びＮ型ＭＯＳトランジ
スタ５４のゲートに接続され、基板及びソースは接地さ
れている。
は第１の電位ＶＤＤ１が印加され、ドレインはＰ型ＭＯ
Ｓトランジスタ５１のドレインに接続され、ソースはＮ
型ＭＯＳトランジスタ５４のドレイン及びＮ型ＭＯＳト
ランジスタ５５のゲートに接続され、基板は接地されて
いる。Ｎ型ＭＯＳトランジスタ５４は、ゲートはＰ型Ｍ
ＯＳトランジスタ５２のドレイン及びＮ型ＭＯＳトラン
ジスタ５５のドレインに接続され、ドレインはＮ型ＭＯ
Ｓトランジスタ５３のソース及びＮ型ＭＯＳトランジス
タ５５のゲートに接続され、基板及びソースは接地され
ている。Ｎ型ＭＯＳトランジスタ５５は、ゲートはＮ型
ＭＯＳトランジスタ５３のソース及びＮ型ＭＯＳトラン
ジスタ５４のドレインに接続され、ドレインはＰ型ＭＯ
Ｓトランジスタ５２のドレイン及びＮ型ＭＯＳトランジ
スタ５４のゲートに接続され、基板及びソースは接地さ
れている。
【０１０９】また、Ｎ型ＭＯＳトランジスタ５６は、ゲ
ートには第２の電位ＶＤＤ２が印加され、ドレインには
第１の電位ＶＤＤ１が与えられ、ソースはＰ型ＭＯＳト
ランジスタ５２のゲートに接続され、基板は接地されて
いる。高抵抗５７は、一端はＮ型ＭＯＳトランジスタ５
６のソース及びＰ型ＭＯＳトランジスタ５２のゲートに
接続され、他端は接地されている。
ートには第２の電位ＶＤＤ２が印加され、ドレインには
第１の電位ＶＤＤ１が与えられ、ソースはＰ型ＭＯＳト
ランジスタ５２のゲートに接続され、基板は接地されて
いる。高抵抗５７は、一端はＮ型ＭＯＳトランジスタ５
６のソース及びＰ型ＭＯＳトランジスタ５２のゲートに
接続され、他端は接地されている。
【０１１０】図７に示す電位差検出回路５０について、
その動作を図８及び図９を用いて説明する。
その動作を図８及び図９を用いて説明する。
【０１１１】まず、第２の電位ＶＤＤ２が第１の電位Ｖ
ＤＤ１よりも高電位であるとき、例えば第２の電位ＶＤ
Ｄ２が５Ｖであり、第１の電位ＶＤＤ１が３Ｖであると
きの動作を説明する。
ＤＤ１よりも高電位であるとき、例えば第２の電位ＶＤ
Ｄ２が５Ｖであり、第１の電位ＶＤＤ１が３Ｖであると
きの動作を説明する。
【０１１２】このとき、Ｐ型ＭＯＳトランジスタ５１
は、ゲート電位が第１の電位ＶＤＤ１すなわち３Ｖであ
りソース及び基板の電位が第２の電位ＶＤＤ２すなわち
５Ｖであるので、オンになる。一方、Ｎ型ＭＯＳトラン
ジスタ５６は、基板電位が０Ｖでありドレイン電位が第
１の電位ＶＤＤ１すなわち３Ｖであり、ゲート電位が第
２の電位ＶＤＤ２すなわち５Ｖであるので、オンにな
り、ソース電位は３Ｖになる。Ｐ型ＭＯＳトランジスタ
５２は、ソース電位が第１の電位ＶＤＤ１すなわち３Ｖ
であると共に基板電位が第２の電位ＶＤＤ２すなわち５
Ｖであり、ゲート電位がＮ型ＭＯＳトランジスタ５６の
ソース電位すなわち３Ｖであるので、オフになる。ま
た、Ｎ型ＭＯＳトランジスタ５３はゲート電位が第１の
電位ＶＤＤ１すなわち３Ｖであるので、オンになる。
は、ゲート電位が第１の電位ＶＤＤ１すなわち３Ｖであ
りソース及び基板の電位が第２の電位ＶＤＤ２すなわち
５Ｖであるので、オンになる。一方、Ｎ型ＭＯＳトラン
ジスタ５６は、基板電位が０Ｖでありドレイン電位が第
１の電位ＶＤＤ１すなわち３Ｖであり、ゲート電位が第
２の電位ＶＤＤ２すなわち５Ｖであるので、オンにな
り、ソース電位は３Ｖになる。Ｐ型ＭＯＳトランジスタ
５２は、ソース電位が第１の電位ＶＤＤ１すなわち３Ｖ
であると共に基板電位が第２の電位ＶＤＤ２すなわち５
Ｖであり、ゲート電位がＮ型ＭＯＳトランジスタ５６の
ソース電位すなわち３Ｖであるので、オフになる。ま
た、Ｎ型ＭＯＳトランジスタ５３はゲート電位が第１の
電位ＶＤＤ１すなわち３Ｖであるので、オンになる。
【０１１３】Ｐ型ＭＯＳトランジスタ５１及びＮ型ＭＯ
Ｓトランジスタ５３がオンになることによりＮ型ＭＯＳ
トランジスタ５５のゲート電位が上昇し、Ｎ型ＭＯＳト
ランジスタ５５はオンになる。Ｎ型ＭＯＳトランジスタ
５５がオンになることによってＮ型ＭＯＳトランジスタ
５４のゲート電位が接地電位になり、Ｎ型ＭＯＳトラン
ジスタ５４はオフになる。
Ｓトランジスタ５３がオンになることによりＮ型ＭＯＳ
トランジスタ５５のゲート電位が上昇し、Ｎ型ＭＯＳト
ランジスタ５５はオンになる。Ｎ型ＭＯＳトランジスタ
５５がオンになることによってＮ型ＭＯＳトランジスタ
５４のゲート電位が接地電位になり、Ｎ型ＭＯＳトラン
ジスタ５４はオフになる。
【０１１４】したがって、図８に示すように、第２の電
位ＶＤＤ２が第１の電位ＶＤＤ１よりも高電位であると
きは、Ｐ型ＭＯＳトランジスタ５１及びＮ型ＭＯＳトラ
ンジスタ５３，５５，５６がオンになると共にＰ型ＭＯ
Ｓトランジスタ５２及びＮ型ＭＯＳトランジスタ５４が
オフになり、電位差検出信号ＯＵＴ１は接地電位すなわ
ち０Ｖになる。図８では、第２の電位ＶＤＤ２が第１の
電位ＶＤＤ１よりも高電位であるときオンになるＭＯＳ
トランジスタを破線で囲っている。
位ＶＤＤ２が第１の電位ＶＤＤ１よりも高電位であると
きは、Ｐ型ＭＯＳトランジスタ５１及びＮ型ＭＯＳトラ
ンジスタ５３，５５，５６がオンになると共にＰ型ＭＯ
Ｓトランジスタ５２及びＮ型ＭＯＳトランジスタ５４が
オフになり、電位差検出信号ＯＵＴ１は接地電位すなわ
ち０Ｖになる。図８では、第２の電位ＶＤＤ２が第１の
電位ＶＤＤ１よりも高電位であるときオンになるＭＯＳ
トランジスタを破線で囲っている。
【０１１５】次に、第２の電位ＶＤＤ２が第１の電位Ｖ
ＤＤ１以下であるとき、例えば第２の電位ＶＤＤ２及び
第１の電位ＶＤＤ１が共に３Ｖのときの動作を説明す
る。
ＤＤ１以下であるとき、例えば第２の電位ＶＤＤ２及び
第１の電位ＶＤＤ１が共に３Ｖのときの動作を説明す
る。
【０１１６】このとき、Ｐ型ＭＯＳトランジスタ５１は
ゲート、ソース及び基板の電位が全て３Ｖであるのでオ
フになる。一方、Ｎ型ＭＯＳトランジスタ５６は基板が
０Ｖでありゲート及びドレインが３Ｖであるのでソース
フォロワ動作となり、ソース電位ＶＳは、基板バイアス
効果を考慮した閾値電圧ＶＴＮ’を例えば０．９Ｖであ
るとすると、 ＶＳ＝ＶＤＤ２−ＶＴＮ’ ＝３−０．９＝２．１ となる。
ゲート、ソース及び基板の電位が全て３Ｖであるのでオ
フになる。一方、Ｎ型ＭＯＳトランジスタ５６は基板が
０Ｖでありゲート及びドレインが３Ｖであるのでソース
フォロワ動作となり、ソース電位ＶＳは、基板バイアス
効果を考慮した閾値電圧ＶＴＮ’を例えば０．９Ｖであ
るとすると、 ＶＳ＝ＶＤＤ２−ＶＴＮ’ ＝３−０．９＝２．１ となる。
【０１１７】これにより、Ｐ型ＭＯＳトランジスタ５２
は、ゲート電位が２．１Ｖになりソース及び基板の電位
が３Ｖであるのでオンになる。Ｐ型ＭＯＳトランジスタ
５２がオンになることによりＮ型ＭＯＳトランジスタ５
４のゲート電位が上昇し、Ｎ型ＭＯＳトランジスタ５４
はオンになる。Ｎ型ＭＯＳトランジスタ５４がオンにな
ることによってＮ型ＭＯＳトランジスタ５５のゲート電
位が接地電位となり、Ｎ型ＭＯＳトランジスタ５５はオ
フになる。
は、ゲート電位が２．１Ｖになりソース及び基板の電位
が３Ｖであるのでオンになる。Ｐ型ＭＯＳトランジスタ
５２がオンになることによりＮ型ＭＯＳトランジスタ５
４のゲート電位が上昇し、Ｎ型ＭＯＳトランジスタ５４
はオンになる。Ｎ型ＭＯＳトランジスタ５４がオンにな
ることによってＮ型ＭＯＳトランジスタ５５のゲート電
位が接地電位となり、Ｎ型ＭＯＳトランジスタ５５はオ
フになる。
【０１１８】したがって、図９に示すように、第２の電
位ＶＤＤ２が第１の電位ＶＤＤ１と同電位であるとき
は、Ｐ型ＭＯＳトランジスタ５２及びＮ型ＭＯＳトラン
ジスタ５３，５４がオンになると共にＰ型ＭＯＳトラン
ジスタ５１及びＮ型ＭＯＳトランジスタ５５がオフにな
り、電位差検出信号ＯＵＴ１は３Ｖになる。図９では、
第２の電位ＶＤＤ２が第１の電位ＶＤＤ１と同電位であ
るときオンになるＭＯＳトランジスタを破線で囲ってい
る。なお、Ｎ型ＭＯＳトランジスタ５６は弱いオン状態
である。
位ＶＤＤ２が第１の電位ＶＤＤ１と同電位であるとき
は、Ｐ型ＭＯＳトランジスタ５２及びＮ型ＭＯＳトラン
ジスタ５３，５４がオンになると共にＰ型ＭＯＳトラン
ジスタ５１及びＮ型ＭＯＳトランジスタ５５がオフにな
り、電位差検出信号ＯＵＴ１は３Ｖになる。図９では、
第２の電位ＶＤＤ２が第１の電位ＶＤＤ１と同電位であ
るときオンになるＭＯＳトランジスタを破線で囲ってい
る。なお、Ｎ型ＭＯＳトランジスタ５６は弱いオン状態
である。
【０１１９】さらに、図７に示す電位差検出回路５０
は、第２の電位ＶＤＤ２が第１の電位ＶＤＤ１よりも高
電位であるときでも、各ＭＯＳトランジスタのゲート酸
化膜には第１の電位ＶＤＤ１と接地電位との電位差以上
の電圧はかからない構成になっている。
は、第２の電位ＶＤＤ２が第１の電位ＶＤＤ１よりも高
電位であるときでも、各ＭＯＳトランジスタのゲート酸
化膜には第１の電位ＶＤＤ１と接地電位との電位差以上
の電圧はかからない構成になっている。
【０１２０】例えば、第１の電位ＶＤＤ１が３Ｖであり
第２の電位ＶＤＤ２が５Ｖであるとき、Ｎ型ＭＯＳトラ
ンジスタ５６は、基板電位が０Ｖ、ソース及びドレイン
の電位が３Ｖ、ゲート電位が５Ｖであるが、オン状態で
あり基板には反転層（この例では３Ｖ）が生じているた
め、ゲート酸化膜にかかる電圧は２Ｖである。また、Ｐ
型ＭＯＳトランジスタ５１は、基板、ソース及びドレイ
ンの電位が５Ｖになるが、ゲート電位が３Ｖであるので
ゲート酸化膜にかかる電圧は２Ｖである。Ｎ型ＭＯＳト
ランジスタ５３は、ドレイン電位が５Ｖ、基板電位が０
Ｖであるが、ゲート電位が３Ｖでオン状態であり基板に
は反転層ができているため、ゲート酸化膜にかかる電圧
は２Ｖ以下である。
第２の電位ＶＤＤ２が５Ｖであるとき、Ｎ型ＭＯＳトラ
ンジスタ５６は、基板電位が０Ｖ、ソース及びドレイン
の電位が３Ｖ、ゲート電位が５Ｖであるが、オン状態で
あり基板には反転層（この例では３Ｖ）が生じているた
め、ゲート酸化膜にかかる電圧は２Ｖである。また、Ｐ
型ＭＯＳトランジスタ５１は、基板、ソース及びドレイ
ンの電位が５Ｖになるが、ゲート電位が３Ｖであるので
ゲート酸化膜にかかる電圧は２Ｖである。Ｎ型ＭＯＳト
ランジスタ５３は、ドレイン電位が５Ｖ、基板電位が０
Ｖであるが、ゲート電位が３Ｖでオン状態であり基板に
は反転層ができているため、ゲート酸化膜にかかる電圧
は２Ｖ以下である。
【０１２１】このように、電位差検出回路５０は、第２
の電位ＶＤＤ２が第１の電位ＶＤＤ１よりも高電位であ
るときは電位差検出信号ＯＵＴ１として“Ｌ”を出力す
る一方、第２の電位ＶＤＤ２が第１の電位ＶＤＤ１と同
電位であるときは電位差検出信号ＯＵＴ１として“Ｈ”
を出力する。しかも、各トランジスタのゲート酸化膜に
は第１の電位ＶＤＤ１と接地電位との電位差以上の電圧
はかからない。
の電位ＶＤＤ２が第１の電位ＶＤＤ１よりも高電位であ
るときは電位差検出信号ＯＵＴ１として“Ｌ”を出力す
る一方、第２の電位ＶＤＤ２が第１の電位ＶＤＤ１と同
電位であるときは電位差検出信号ＯＵＴ１として“Ｈ”
を出力する。しかも、各トランジスタのゲート酸化膜に
は第１の電位ＶＤＤ１と接地電位との電位差以上の電圧
はかからない。
【０１２２】このような電位差検出回路５０の電位差検
出信号ＯＵＴ１に従って、スイッチ回路５８は、第２の
電位ＶＤＤ２が第１の電位ＶＤＤ１よりも高電位である
ときは、Ｐ型ＭＯＳトランジスタ２５，２６，３２のゲ
ートに第３の電位ＶＤＤ３として所定の電位ＶＩＮを印
加する一方、第２の電位ＶＤＤ２が第１の電位ＶＤＤ１
以下であるときは、Ｐ型ＭＯＳトランジスタ２５，２
６，３２のゲートを接地する。このような構成によっ
て、第２の電位ＶＤＤ２が低下したときでも出力回路を
高速に動作させることができる。したがって、接続する
外部ＬＳＩが３Ｖ動作回路であっても５Ｖ動作回路であ
っても常に高速動作を維持することができ、動作可能な
電圧範囲の広い出力回路を提供することができる。
出信号ＯＵＴ１に従って、スイッチ回路５８は、第２の
電位ＶＤＤ２が第１の電位ＶＤＤ１よりも高電位である
ときは、Ｐ型ＭＯＳトランジスタ２５，２６，３２のゲ
ートに第３の電位ＶＤＤ３として所定の電位ＶＩＮを印
加する一方、第２の電位ＶＤＤ２が第１の電位ＶＤＤ１
以下であるときは、Ｐ型ＭＯＳトランジスタ２５，２
６，３２のゲートを接地する。このような構成によっ
て、第２の電位ＶＤＤ２が低下したときでも出力回路を
高速に動作させることができる。したがって、接続する
外部ＬＳＩが３Ｖ動作回路であっても５Ｖ動作回路であ
っても常に高速動作を維持することができ、動作可能な
電圧範囲の広い出力回路を提供することができる。
【０１２３】（第４の実施形態）図１０は、本発明の第
４の実施形態に係る出力回路の構成を示す回路図であ
る。図１０に示す出力回路では、Ｎ型ＭＯＳトランジス
タ２３のドレインとＮ型ＭＯＳトランジスタ２７のソー
スとの接続点である節点Ｃと節点Ａとの間にＮ型ＭＯＳ
トランジスタ６１，６２が直列に接続されており、また
Ｎ型ＭＯＳトランジスタ２４のドレインとＮ型ＭＯＳト
ランジスタ２８のソースとの接続点である節点Ｄと節点
Ｂとの間にＮ型ＭＯＳトランジスタ６３，６４が直列に
接続されている。Ｎ型ＭＯＳトランジスタ６１，６３の
ゲートには第１の電位ＶＤＤ１が印加され、Ｎ型ＭＯＳ
トランジスタ６２，６４のゲートには第１の電位ＶＤＤ
１と第２の電位ＶＤＤ２との電位差を検出する電位差検
出回路５０の電位差検出信号ＯＵＴ１が入力される。
４の実施形態に係る出力回路の構成を示す回路図であ
る。図１０に示す出力回路では、Ｎ型ＭＯＳトランジス
タ２３のドレインとＮ型ＭＯＳトランジスタ２７のソー
スとの接続点である節点Ｃと節点Ａとの間にＮ型ＭＯＳ
トランジスタ６１，６２が直列に接続されており、また
Ｎ型ＭＯＳトランジスタ２４のドレインとＮ型ＭＯＳト
ランジスタ２８のソースとの接続点である節点Ｄと節点
Ｂとの間にＮ型ＭＯＳトランジスタ６３，６４が直列に
接続されている。Ｎ型ＭＯＳトランジスタ６１，６３の
ゲートには第１の電位ＶＤＤ１が印加され、Ｎ型ＭＯＳ
トランジスタ６２，６４のゲートには第１の電位ＶＤＤ
１と第２の電位ＶＤＤ２との電位差を検出する電位差検
出回路５０の電位差検出信号ＯＵＴ１が入力される。
【０１２４】これらの点以外は図５に示す第２の実施形
態に係る出力回路と同様の構成であり、図５と共通の構
成要素には同一の符号を付し、本実施形態ではその詳細
な説明を省略する。Ｎ型ＭＯＳトランジスタ６１，６
２，６３及び６４によって電圧変換促進回路が構成され
ており、Ｎ型ＭＯＳトランジスタ６１，６２，６３及び
６４はそれぞれ、請求項１４に記載の第７のＮ型ＭＯＳ
トランジスタ、第８のＮ型ＭＯＳトランジスタ、第９の
Ｎ型ＭＯＳトランジスタ、及び第１０のＮ型ＭＯＳトラ
ンジスタに相当する。
態に係る出力回路と同様の構成であり、図５と共通の構
成要素には同一の符号を付し、本実施形態ではその詳細
な説明を省略する。Ｎ型ＭＯＳトランジスタ６１，６
２，６３及び６４によって電圧変換促進回路が構成され
ており、Ｎ型ＭＯＳトランジスタ６１，６２，６３及び
６４はそれぞれ、請求項１４に記載の第７のＮ型ＭＯＳ
トランジスタ、第８のＮ型ＭＯＳトランジスタ、第９の
Ｎ型ＭＯＳトランジスタ、及び第１０のＮ型ＭＯＳトラ
ンジスタに相当する。
【０１２５】本実施形態に係る出力回路は、第２の電位
ＶＤＤ２が第１の電位ＶＤＤ１以下であるときの特性を
改善することを目的とする。具体的には、出力パッド部
ＯＵＴから“Ｈ”を出力するときの遅延時間を短くする
ものである。
ＶＤＤ２が第１の電位ＶＤＤ１以下であるときの特性を
改善することを目的とする。具体的には、出力パッド部
ＯＵＴから“Ｈ”を出力するときの遅延時間を短くする
ものである。
【０１２６】電位差検出回路５０は、第２の電位ＶＤＤ
２が第１の電位ＶＤＤ１よりも高電位であるときは電位
差検出信号ＯＵＴ１として“Ｌ”（０Ｖ）を出力する一
方、第２の電位ＶＤＤ２が第１の電位ＶＤＤ１以下であ
るときは電位差検出信号ＯＵＴ１として“Ｈ”（ＶＤＤ
１）を出力する。
２が第１の電位ＶＤＤ１よりも高電位であるときは電位
差検出信号ＯＵＴ１として“Ｌ”（０Ｖ）を出力する一
方、第２の電位ＶＤＤ２が第１の電位ＶＤＤ１以下であ
るときは電位差検出信号ＯＵＴ１として“Ｈ”（ＶＤＤ
１）を出力する。
【０１２７】したがって、第２の電位ＶＤＤ２が第１の
電位ＶＤＤ１よりも高電位であるときはＮ型ＭＯＳトラ
ンジスタ６２，６４がオフになるので、節点Ａ−Ｃ間及
び節点Ｂ−Ｄ間はバイパスされない。一方、第２の電位
ＶＤＤ２が第１の電位ＶＤＤ１以下であるときはＮ型Ｍ
ＯＳトランジスタ６２，６４がオンになるので、節点Ａ
−Ｃ間にはＮ型ＭＯＳトランジスタ６１，６２からなる
バイパスが形成されると共に節点Ｂ−Ｄ間にはＮ型ＭＯ
Ｓトランジスタ６３，６４からなるバイパスが形成され
る。
電位ＶＤＤ１よりも高電位であるときはＮ型ＭＯＳトラ
ンジスタ６２，６４がオフになるので、節点Ａ−Ｃ間及
び節点Ｂ−Ｄ間はバイパスされない。一方、第２の電位
ＶＤＤ２が第１の電位ＶＤＤ１以下であるときはＮ型Ｍ
ＯＳトランジスタ６２，６４がオンになるので、節点Ａ
−Ｃ間にはＮ型ＭＯＳトランジスタ６１，６２からなる
バイパスが形成されると共に節点Ｂ−Ｄ間にはＮ型ＭＯ
Ｓトランジスタ６３，６４からなるバイパスが形成され
る。
【０１２８】出力パッド部ＯＵＴから“Ｈ”を出力する
ときは節点Ｂの電位（プルアップ制御信号Ｓu ）が立ち
下がるが、このときＮ型ＭＯＳトランジスタ６３，６４
からなるバイパスによって節点Ｂの電位を引き下げるの
で、図５に示す出力回路のようにバイパスがなくＰ型Ｍ
ＯＳトランジスタ２６のみによって引き下げる場合より
も速く立ち下がる。しかも、節点Ｂの“Ｌ”における電
位は（ＶＤＤ３＋｜ＶＴＰ´｜）Ｖから０Ｖに変わる。
プルアップ回路３０のＰ型ＭＯＳトランジスタ３１は、
ゲート電位が０Ｖになることからゲート−ソース間電圧
が大きくなるのでドレイン電流が大きくなる。したがっ
て、節点Ｂの電位の立ち下がりが速くなること及びＰ型
ＭＯＳトランジスタ３１のドレイン電流が大きくなるこ
とによって、出力パッド部ＯＵＴから“Ｈ”を出力する
ときの遅延時間が短くなる。
ときは節点Ｂの電位（プルアップ制御信号Ｓu ）が立ち
下がるが、このときＮ型ＭＯＳトランジスタ６３，６４
からなるバイパスによって節点Ｂの電位を引き下げるの
で、図５に示す出力回路のようにバイパスがなくＰ型Ｍ
ＯＳトランジスタ２６のみによって引き下げる場合より
も速く立ち下がる。しかも、節点Ｂの“Ｌ”における電
位は（ＶＤＤ３＋｜ＶＴＰ´｜）Ｖから０Ｖに変わる。
プルアップ回路３０のＰ型ＭＯＳトランジスタ３１は、
ゲート電位が０Ｖになることからゲート−ソース間電圧
が大きくなるのでドレイン電流が大きくなる。したがっ
て、節点Ｂの電位の立ち下がりが速くなること及びＰ型
ＭＯＳトランジスタ３１のドレイン電流が大きくなるこ
とによって、出力パッド部ＯＵＴから“Ｈ”を出力する
ときの遅延時間が短くなる。
【０１２９】図１１は本実施形態に係る出力回路の変形
例の構成を示す回路図である。図１０と比較すると、Ｎ
型ＭＯＳトランジスタ６１，６２が節点Ａとインバータ
回路２９の出力線との間に直列に接続されており、Ｎ型
ＭＯＳトランジスタ６３，６４が節点Ｂとインバータ回
路２９の入力線との間に直列に接続されている点が異な
る。
例の構成を示す回路図である。図１０と比較すると、Ｎ
型ＭＯＳトランジスタ６１，６２が節点Ａとインバータ
回路２９の出力線との間に直列に接続されており、Ｎ型
ＭＯＳトランジスタ６３，６４が節点Ｂとインバータ回
路２９の入力線との間に直列に接続されている点が異な
る。
【０１３０】第２の電位ＶＤＤ２が第１の電位ＶＤＤ１
以下であるときはＮ型ＭＯＳトランジスタ６２，６４が
オンになるので、節点Ａとインバータ回路２９の出力線
との間にＮ型ＭＯＳトランジスタ６１，６２からなるバ
イパスが形成されると共に節点Ｂとインバータ回路２９
の入力線との間にＮ型ＭＯＳトランジスタ６３，６４か
らなるバイパスが形成される。
以下であるときはＮ型ＭＯＳトランジスタ６２，６４が
オンになるので、節点Ａとインバータ回路２９の出力線
との間にＮ型ＭＯＳトランジスタ６１，６２からなるバ
イパスが形成されると共に節点Ｂとインバータ回路２９
の入力線との間にＮ型ＭＯＳトランジスタ６３，６４か
らなるバイパスが形成される。
【０１３１】出力パッド部ＯＵＴから“Ｈ”を出力する
とき、節点Ａの電位が“Ｈ”になり節点Ｂの電位（プル
アップ制御信号Ｓu ）が“Ｌ”になるが、信号生成回路
１０から出力される第１の制御信号Ｓ1 は“Ｌ”である
のでインバータ回路２９の出力信号は“Ｈ”になり、バ
イパスを通して節点Ａの電位が押し上げられる。このた
め、節点Ａの電位が“Ｈ”になるまでの遅延時間が短く
なり、図１０に示す出力回路よりも高速に動作する。
とき、節点Ａの電位が“Ｈ”になり節点Ｂの電位（プル
アップ制御信号Ｓu ）が“Ｌ”になるが、信号生成回路
１０から出力される第１の制御信号Ｓ1 は“Ｌ”である
のでインバータ回路２９の出力信号は“Ｈ”になり、バ
イパスを通して節点Ａの電位が押し上げられる。このた
め、節点Ａの電位が“Ｈ”になるまでの遅延時間が短く
なり、図１０に示す出力回路よりも高速に動作する。
【０１３２】図１２は本実施形態に係る出力回路の変形
例の構成を示す回路図であり、図１０と図１１とを折衷
したものである。図１１において、Ｎ型ＭＯＳトランジ
スタ６１，６２が図１１と同様に節点Ａとインバータ回
路２９の出力線との間に直列に接続されている一方、Ｎ
型ＭＯＳトランジスタ６３，６４が節点Ｂと節点Ｄとの
間に直列に接続されている。
例の構成を示す回路図であり、図１０と図１１とを折衷
したものである。図１１において、Ｎ型ＭＯＳトランジ
スタ６１，６２が図１１と同様に節点Ａとインバータ回
路２９の出力線との間に直列に接続されている一方、Ｎ
型ＭＯＳトランジスタ６３，６４が節点Ｂと節点Ｄとの
間に直列に接続されている。
【０１３３】
【発明の効果】以上のように本発明に係る出力回路によ
ると、外部ＬＳＩの電源電圧がこの出力回路を構成する
ＭＯＳトランジスタのゲート酸化膜耐圧以上であって
も、各ＭＯＳトランジスタのゲート酸化膜に耐圧以上の
電圧がかかることなく前記外部ＬＳＩの電源電圧を振幅
とする信号を出力可能であるので、ゲート酸化膜の破壊
又は劣化が起こらない。
ると、外部ＬＳＩの電源電圧がこの出力回路を構成する
ＭＯＳトランジスタのゲート酸化膜耐圧以上であって
も、各ＭＯＳトランジスタのゲート酸化膜に耐圧以上の
電圧がかかることなく前記外部ＬＳＩの電源電圧を振幅
とする信号を出力可能であるので、ゲート酸化膜の破壊
又は劣化が起こらない。
【０１３４】また、プルアップ回路を構成する第２のＰ
型ＭＯＳトランジスタ、電圧変換回路を構成する第５及
び第６のＰ型ＭＯＳトランジスタのゲート電位をＭＯＳ
トランジスタのドレイン電流がより大きくなる値に設定
することによって、本発明に係る出力回路の動作をより
高速にすることができる。
型ＭＯＳトランジスタ、電圧変換回路を構成する第５及
び第６のＰ型ＭＯＳトランジスタのゲート電位をＭＯＳ
トランジスタのドレイン電流がより大きくなる値に設定
することによって、本発明に係る出力回路の動作をより
高速にすることができる。
【０１３５】さらに、電位差検出回路及びスイッチ回路
を設けることによって、第２の電位が第１の電位以下で
あるときは第２，第５及び第６のＰ型ＭＯＳトランジス
タのゲート電位を接地電位にすることができる。このた
め、第２の電位が低下したときでもＭＯＳトランジスタ
のドレイン電流の増加によって本発明に係る出力回路の
動作を高速にすることができ、高速動作可能な電位範囲
が広い出力回路を提供することができる。
を設けることによって、第２の電位が第１の電位以下で
あるときは第２，第５及び第６のＰ型ＭＯＳトランジス
タのゲート電位を接地電位にすることができる。このた
め、第２の電位が低下したときでもＭＯＳトランジスタ
のドレイン電流の増加によって本発明に係る出力回路の
動作を高速にすることができ、高速動作可能な電位範囲
が広い出力回路を提供することができる。
【図１】本発明の第１の実施形態に係る出力回路の構成
を示す回路図である。
を示す回路図である。
【図２】本発明の第１の実施形態に係る出力回路の構成
を示す回路図であり、出力パッド部の出力電位が高電位
のときの動作を示す図である。
を示す回路図であり、出力パッド部の出力電位が高電位
のときの動作を示す図である。
【図３】本発明の第１の実施形態に係る出力回路の構成
を示す回路図であり、出力パッド部の出力電位が低電位
のときの動作を示す図である。
を示す回路図であり、出力パッド部の出力電位が低電位
のときの動作を示す図である。
【図４】本発明の第１の実施形態に係る出力回路の変形
例の構成を示す回路図である。
例の構成を示す回路図である。
【図５】本発明の第２の実施形態に係る出力回路の構成
を示す回路図である。
を示す回路図である。
【図６】本発明の第３の実施形態に係る出力回路の構成
を示す回路図である。
を示す回路図である。
【図７】本発明の第３の実施形態に係る出力回路におけ
る電位差検出回路の詳細な構成を示す回路図である。
る電位差検出回路の詳細な構成を示す回路図である。
【図８】本発明の第３の実施形態に係る出力回路におけ
る電位差検出回路の詳細な構成を示す回路図であり、第
２の電位が第１の電位よりも大きいときの動作を示す図
である。
る電位差検出回路の詳細な構成を示す回路図であり、第
２の電位が第１の電位よりも大きいときの動作を示す図
である。
【図９】本発明の第３の実施形態に係る出力回路におけ
る電位差検出回路の詳細な構成を示す回路図であり、第
２の電位が第１の電位以下であるときの動作を示す図で
ある。
る電位差検出回路の詳細な構成を示す回路図であり、第
２の電位が第１の電位以下であるときの動作を示す図で
ある。
【図１０】本発明の第４の実施形態に係る出力回路の構
成を示す回路図である。
成を示す回路図である。
【図１１】本発明の第４の実施形態に係る出力回路の変
形例の構成を示す回路図である。
形例の構成を示す回路図である。
【図１２】本発明の第４の実施形態に係る出力回路の変
形例の構成を示す回路図である。
形例の構成を示す回路図である。
【図１３】従来の出力回路の構成を示す回路図である。
【図１４】従来の出力回路の構成を示す回路図であり、
出力パッド部の出力電位が高電位のときの動作を示す図
である。
出力パッド部の出力電位が高電位のときの動作を示す図
である。
【図１５】従来の出力回路の構成を示す回路図であり、
出力パッド部の出力電位が低電位のときの動作を示す図
である。
出力パッド部の出力電位が低電位のときの動作を示す図
である。
ＩＮ 入力端子 ＥＮ イネーブル端子 ＯＵＴ 出力パッド部（出力部） ＶＤＤ１ 第１の電位 ＶＤＤ２ 第２の電位 ＶＤＤ３ 第３の電位 ＶＩＮ 所定の電位 ＯＵＴ１ 電位差検出信号 Ａ 節点 Ｂ 節点 １０ 信号生成回路 Ｓ1 第１の制御信号 Ｓ2 第２の制御信号 Ｓu プルアップ制御信号 Ｓd プルダウン制御信号 ２０ 電圧変換回路 ２１ Ｐ型ＭＯＳトランジスタ（第３のＰ型ＭＯＳトラ
ンジスタ） ２２ Ｐ型ＭＯＳトランジスタ（第４のＰ型ＭＯＳトラ
ンジスタ） ２３ Ｎ型ＭＯＳトランジスタ（第６のＮ型ＭＯＳトラ
ンジスタ） ２４ Ｎ型ＭＯＳトランジスタ（第４のＮ型ＭＯＳトラ
ンジスタ） ２５ Ｐ型ＭＯＳトランジスタ（第５のＰ型ＭＯＳトラ
ンジスタ） ２６ Ｐ型ＭＯＳトランジスタ（第６のＰ型ＭＯＳトラ
ンジスタ） ２７ Ｎ型ＭＯＳトランジスタ（第５のＮ型ＭＯＳトラ
ンジスタ） ２８ Ｎ型ＭＯＳトランジスタ（第３のＮ型ＭＯＳトラ
ンジスタ） ３０ プルアップ回路 ３１ Ｐ型ＭＯＳトランジスタ（第１のＰ型ＭＯＳトラ
ンジスタ） ３２ Ｐ型ＭＯＳトランジスタ（第２のＰ型ＭＯＳトラ
ンジスタ） ４０ プルダウン回路 ４１ Ｎ型ＭＯＳトランジスタ（第１のＮ型ＭＯＳトラ
ンジスタ） ４２ Ｎ型ＭＯＳトランジスタ（第２のＮ型ＭＯＳトラ
ンジスタ） ５０ 電位差検出回路 ５１ Ｐ型ＭＯＳトランジスタ（第７のＰ型ＭＯＳトラ
ンジスタ） ５２ Ｐ型ＭＯＳトランジスタ（第８のＰ型ＭＯＳトラ
ンジスタ） ５３ Ｎ型ＭＯＳトランジスタ（第７のＮ型ＭＯＳトラ
ンジスタ） ５４ Ｎ型ＭＯＳトランジスタ（第８のＮ型ＭＯＳトラ
ンジスタ） ５５ Ｎ型ＭＯＳトランジスタ（第９のＮ型ＭＯＳトラ
ンジスタ） ５６ Ｎ型ＭＯＳトランジスタ（第１０のＮ型ＭＯＳト
ランジスタ） ５８ スイッチ回路 ６１ Ｎ型ＭＯＳトランジスタ（第７のＮ型ＭＯＳトラ
ンジスタ） ６２ Ｎ型ＭＯＳトランジスタ（第８のＮ型ＭＯＳトラ
ンジスタ） ６３ Ｎ型ＭＯＳトランジスタ（第９のＮ型ＭＯＳトラ
ンジスタ） ６４ Ｎ型ＭＯＳトランジスタ（第１０のＮ型ＭＯＳト
ランジスタ）
ンジスタ） ２２ Ｐ型ＭＯＳトランジスタ（第４のＰ型ＭＯＳトラ
ンジスタ） ２３ Ｎ型ＭＯＳトランジスタ（第６のＮ型ＭＯＳトラ
ンジスタ） ２４ Ｎ型ＭＯＳトランジスタ（第４のＮ型ＭＯＳトラ
ンジスタ） ２５ Ｐ型ＭＯＳトランジスタ（第５のＰ型ＭＯＳトラ
ンジスタ） ２６ Ｐ型ＭＯＳトランジスタ（第６のＰ型ＭＯＳトラ
ンジスタ） ２７ Ｎ型ＭＯＳトランジスタ（第５のＮ型ＭＯＳトラ
ンジスタ） ２８ Ｎ型ＭＯＳトランジスタ（第３のＮ型ＭＯＳトラ
ンジスタ） ３０ プルアップ回路 ３１ Ｐ型ＭＯＳトランジスタ（第１のＰ型ＭＯＳトラ
ンジスタ） ３２ Ｐ型ＭＯＳトランジスタ（第２のＰ型ＭＯＳトラ
ンジスタ） ４０ プルダウン回路 ４１ Ｎ型ＭＯＳトランジスタ（第１のＮ型ＭＯＳトラ
ンジスタ） ４２ Ｎ型ＭＯＳトランジスタ（第２のＮ型ＭＯＳトラ
ンジスタ） ５０ 電位差検出回路 ５１ Ｐ型ＭＯＳトランジスタ（第７のＰ型ＭＯＳトラ
ンジスタ） ５２ Ｐ型ＭＯＳトランジスタ（第８のＰ型ＭＯＳトラ
ンジスタ） ５３ Ｎ型ＭＯＳトランジスタ（第７のＮ型ＭＯＳトラ
ンジスタ） ５４ Ｎ型ＭＯＳトランジスタ（第８のＮ型ＭＯＳトラ
ンジスタ） ５５ Ｎ型ＭＯＳトランジスタ（第９のＮ型ＭＯＳトラ
ンジスタ） ５６ Ｎ型ＭＯＳトランジスタ（第１０のＮ型ＭＯＳト
ランジスタ） ５８ スイッチ回路 ６１ Ｎ型ＭＯＳトランジスタ（第７のＮ型ＭＯＳトラ
ンジスタ） ６２ Ｎ型ＭＯＳトランジスタ（第８のＮ型ＭＯＳトラ
ンジスタ） ６３ Ｎ型ＭＯＳトランジスタ（第９のＮ型ＭＯＳトラ
ンジスタ） ６４ Ｎ型ＭＯＳトランジスタ（第１０のＮ型ＭＯＳト
ランジスタ）
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年９月２０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項３
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項１１
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項１４
【補正方法】変更
【補正内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】請求項１５
【補正方法】変更
【補正内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】請求項１６
【補正方法】変更
【補正内容】
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】すると、ＮＡＮＤゲート１１の出力信号は
“Ｈ”（３Ｖ）になり、ＮＯＲゲート１２の出力信号は
“Ｌ”（０Ｖ）になる。ＮＡＮＤゲート１１の出力信号
が３Ｖなので、出力パッド部ＯＵＴから“Ｌ”を出力す
る場合と同様の動作によりＰ型ＭＯＳトランジスタ３１
はオフになる。また、ＮＯＲゲート１２の出力信号が０
Ｖなので、出力パッド部ＯＵＴから“Ｈ”を出力する場
合と同様の動作によりＮ型ＭＯＳトランジスタ４１はオ
フになる。したがって、Ｐ型ＭＯＳトランジスタ３１及
びＮ型ＭＯＳトランジスタ４１はいずれもオフになるの
で、出力パッド部ＯＵＴはハイ・インピーダンス状態と
なる。
“Ｈ”（３Ｖ）になり、ＮＯＲゲート１２の出力信号は
“Ｌ”（０Ｖ）になる。ＮＡＮＤゲート１１の出力信号
が３Ｖなので、出力パッド部ＯＵＴから“Ｌ”を出力す
る場合と同様の動作によりＰ型ＭＯＳトランジスタ３１
はオフになる。また、ＮＯＲゲート１２の出力信号が０
Ｖなので、出力パッド部ＯＵＴから“Ｈ”を出力する場
合と同様の動作によりＮ型ＭＯＳトランジスタ４１はオ
フになる。したがって、Ｐ型ＭＯＳトランジスタ３１及
びＮ型ＭＯＳトランジスタ４１はいずれもオフになるの
で、出力パッド部ＯＵＴはハイ・インピーダンス状態と
なる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】また、請求項３の発明では、前記請求項１
の出力回路における電圧変換回路は、ソースに前記第２
の電位が与えられた第３及び第４のＰ型ＭＯＳトランジ
スタと、前記第３のＰ型ＭＯＳトランジスタのドレイン
にソースが接続された第５のＰ型ＭＯＳトランジスタ
と、前記第４のＰ型ＭＯＳトランジスタのドレインにソ
ースが接続された第６のＰ型ＭＯＳトランジスタと、前
記第６のＰ型ＭＯＳトランジスタとドレイン同士が接続
された第３のＮ型ＭＯＳトランジスタと、前記第３のＮ
型ＭＯＳトランジスタのソースにドレインが接続され且
つソースが接地された第４のＮ型ＭＯＳトランジスタ
と、前記第５のＰ型ＭＯＳトランジスタとドレイン同士
が接続された第５のＮ型ＭＯＳトランジスタと、前記第
５のＮ型ＭＯＳトランジスタのソースにドレインが接続
され且つソースが接地された第６のＮ型ＭＯＳトランジ
スタとを備えているものとする。そして、前記第３のＰ
型ＭＯＳトランジスタのゲートと前記第４のＰ型ＭＯＳ
トランジスタのドレインとが接続されると共に前記第４
のＰ型ＭＯＳトランジスタのゲートと前記第３のＰ型Ｍ
ＯＳトランジスタのドレインとが接続され、前記第５及
び第６のＰ型ＭＯＳトランジスタのゲートに前記第３の
電位が印加されると共に前記第３及び第５のＮ型ＭＯＳ
トランジスタのゲートに前記第１の電位が印加され、前
記第６のＮ型ＭＯＳトランジスタのゲートに前記信号生
成回路によって生成された第１の制御信号が入力される
と共に前記第４のＮ型ＭＯＳトランジスタのゲートに前
記第１の制御信号の反転信号が入力され、前記第４のＰ
型ＭＯＳトランジスタのドレインと前記第６のＰ型ＭＯ
Ｓトランジスタのソースとが接続された節点から前記プ
ルアップ制御信号を出力するものとする。
の出力回路における電圧変換回路は、ソースに前記第２
の電位が与えられた第３及び第４のＰ型ＭＯＳトランジ
スタと、前記第３のＰ型ＭＯＳトランジスタのドレイン
にソースが接続された第５のＰ型ＭＯＳトランジスタ
と、前記第４のＰ型ＭＯＳトランジスタのドレインにソ
ースが接続された第６のＰ型ＭＯＳトランジスタと、前
記第６のＰ型ＭＯＳトランジスタとドレイン同士が接続
された第３のＮ型ＭＯＳトランジスタと、前記第３のＮ
型ＭＯＳトランジスタのソースにドレインが接続され且
つソースが接地された第４のＮ型ＭＯＳトランジスタ
と、前記第５のＰ型ＭＯＳトランジスタとドレイン同士
が接続された第５のＮ型ＭＯＳトランジスタと、前記第
５のＮ型ＭＯＳトランジスタのソースにドレインが接続
され且つソースが接地された第６のＮ型ＭＯＳトランジ
スタとを備えているものとする。そして、前記第３のＰ
型ＭＯＳトランジスタのゲートと前記第４のＰ型ＭＯＳ
トランジスタのドレインとが接続されると共に前記第４
のＰ型ＭＯＳトランジスタのゲートと前記第３のＰ型Ｍ
ＯＳトランジスタのドレインとが接続され、前記第５及
び第６のＰ型ＭＯＳトランジスタのゲートに前記第３の
電位が印加されると共に前記第３及び第５のＮ型ＭＯＳ
トランジスタのゲートに前記第１の電位が印加され、前
記第６のＮ型ＭＯＳトランジスタのゲートに前記信号生
成回路によって生成された第１の制御信号が入力される
と共に前記第４のＮ型ＭＯＳトランジスタのゲートに前
記第１の制御信号の反転信号が入力され、前記第４のＰ
型ＭＯＳトランジスタのドレインと前記第６のＰ型ＭＯ
Ｓトランジスタのソースとが接続された節点から前記プ
ルアップ制御信号を出力するものとする。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正内容】
【００４４】また、請求項１１の発明では、請求項９の
出力回路における電位差検出回路は、ソースに前記第２
の電位が与えられ且つゲートに前記第１の電位が印加さ
れた第７のＰ型ＭＯＳトランジスタと、ソースに前記第
１の電位が与えられた第８のＰ型ＭＯＳトランジスタ
と、前記第７のＰ型ＭＯＳトランジスタとドレイン同士
が接続された第７のＮ型ＭＯＳトランジスタと、前記第
７のＮ型ＭＯＳトランジスタのソースにドレインが接続
され且つソースが接地された第８のＮ型ＭＯＳトランジ
スタと、前記第８のＰ型ＭＯＳトランジスタとドレイン
同士が接続され且つソースが接地された第９のＮ型ＭＯ
Ｓトランジスタと、ドレインに前記第１の電位が与えら
れると共にゲートに前記第２の電位が印加され且つソー
スが前記第８のＰ型ＭＯＳトランジスタのゲートに接続
された第１０のＮ型ＭＯＳトランジスタとを備え、前記
第８のＮ型ＭＯＳトランジスタのゲートと前記第９のＮ
型ＭＯＳトランジスタのドレインとが接続されると共に
前記第９のＮ型ＭＯＳトランジスタのゲートと前記第８
のＮ型ＭＯＳトランジスタのドレインとが接続され、前
記第８のＰ型ＭＯＳトランジスタと前記第９のＮ型ＭＯ
Ｓトランジスタとのドレイン同士が接続された節点から
前記電位差検出信号を出力するものとする。
出力回路における電位差検出回路は、ソースに前記第２
の電位が与えられ且つゲートに前記第１の電位が印加さ
れた第７のＰ型ＭＯＳトランジスタと、ソースに前記第
１の電位が与えられた第８のＰ型ＭＯＳトランジスタ
と、前記第７のＰ型ＭＯＳトランジスタとドレイン同士
が接続された第７のＮ型ＭＯＳトランジスタと、前記第
７のＮ型ＭＯＳトランジスタのソースにドレインが接続
され且つソースが接地された第８のＮ型ＭＯＳトランジ
スタと、前記第８のＰ型ＭＯＳトランジスタとドレイン
同士が接続され且つソースが接地された第９のＮ型ＭＯ
Ｓトランジスタと、ドレインに前記第１の電位が与えら
れると共にゲートに前記第２の電位が印加され且つソー
スが前記第８のＰ型ＭＯＳトランジスタのゲートに接続
された第１０のＮ型ＭＯＳトランジスタとを備え、前記
第８のＮ型ＭＯＳトランジスタのゲートと前記第９のＮ
型ＭＯＳトランジスタのドレインとが接続されると共に
前記第９のＮ型ＭＯＳトランジスタのゲートと前記第８
のＮ型ＭＯＳトランジスタのドレインとが接続され、前
記第８のＰ型ＭＯＳトランジスタと前記第９のＮ型ＭＯ
Ｓトランジスタとのドレイン同士が接続された節点から
前記電位差検出信号を出力するものとする。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正内容】
【００４７】そして、請求項１４の発明では、前記請求
項１３の出力回路において、前記電圧変換回路は、ソー
スに前記第２の電位が与えられた第３及び第４のＰ型Ｍ
ＯＳトランジスタと、前記第３のＰ型ＭＯＳトランジス
タのドレインにソースが接続された第５のＰ型ＭＯＳト
ランジスタと、前記第４のＰ型ＭＯＳトランジスタのド
レインにソースが接続された第６のＰ型ＭＯＳトランジ
スタと、前記第６のＰ型ＭＯＳトランジスタとドレイン
同士が接続された第３のＮ型ＭＯＳトランジスタと、前
記第３のＮ型ＭＯＳトランジスタのソースにドレインが
接続され且つソースが接地された第４のＮ型ＭＯＳトラ
ンジスタと、前記第５のＰ型ＭＯＳトランジスタとドレ
イン同士が接続された第５のＮ型ＭＯＳトランジスタ
と、前記第５のＮ型ＭＯＳトランジスタのソースにドレ
インが接続され且つソースが接地された第６のＮ型ＭＯ
Ｓトランジスタとを備え、前記第３のＰ型ＭＯＳトラン
ジスタのゲートと前記第４のＰ型ＭＯＳトランジスタの
ドレインとが接続されると共に前記第４のＰ型ＭＯＳト
ランジスタのゲートと前記第３のＰ型ＭＯＳトランジス
タのドレインとが接続され、前記第５及び第６のＰ型Ｍ
ＯＳトランジスタのゲートに前記第３の電位が印加され
ると共に前記第３及び第５のＮ型ＭＯＳトランジスタの
ゲートに前記第１の電位が印加され、前記第６のＮ型Ｍ
ＯＳトランジスタのゲートに前記信号生成回路によって
生成された第１の制御信号が入力されると共に前記第５
のＮ型ＭＯＳトランジスタのゲートに前記第１の制御信
号の反転信号が入力され、前記第４のＰ型ＭＯＳトラン
ジスタのドレインと前記第６のＰ型ＭＯＳトランジスタ
のソースとが接続された節点から前記プルアップ制御信
号を出力するものである。そして、前記電圧変換促進回
路は、前記第３のＰ型ＭＯＳトランジスタとドレイン同
士が接続された第１１のＮ型ＭＯＳトランジスタと、前
記第１１のＮ型ＭＯＳトランジスタのソースにドレイン
が接続され且つ前記第６のＮ型ＭＯＳトランジスタのド
レインにソースが接続された第１２のＮ型ＭＯＳトラン
ジスタと、前記第４のＰ型ＭＯＳトランジスタとドレイ
ン同士が接続された第１３のＮ型ＭＯＳトランジスタ
と、前記第１３のＮ型ＭＯＳトランジスタのソースにド
レインが接続され且つ前記第４のＮ型ＭＯＳトランジス
タのドレインにソースが接続された第１４のＮ型ＭＯＳ
トランジスタとを備え、前記第１１及び第１３のＮ型Ｍ
ＯＳトランジスタのゲートに前記第１の電位が印加さ
れ、前記第１２及び第１４のＮ型ＭＯＳトランジスタの
ゲートに前記電位差検出信号を入力するものとする。さ
らに、前記電位差検出回路は、前記第２の電位が前記第
１の電位よりも大きいときは前記第１の電位を前記電位
差検出信号として出力する一方、前記第２の電位が前記
第１の電位以下であるときは接地電位を前記電位差検出
信号として出力するものとする。
項１３の出力回路において、前記電圧変換回路は、ソー
スに前記第２の電位が与えられた第３及び第４のＰ型Ｍ
ＯＳトランジスタと、前記第３のＰ型ＭＯＳトランジス
タのドレインにソースが接続された第５のＰ型ＭＯＳト
ランジスタと、前記第４のＰ型ＭＯＳトランジスタのド
レインにソースが接続された第６のＰ型ＭＯＳトランジ
スタと、前記第６のＰ型ＭＯＳトランジスタとドレイン
同士が接続された第３のＮ型ＭＯＳトランジスタと、前
記第３のＮ型ＭＯＳトランジスタのソースにドレインが
接続され且つソースが接地された第４のＮ型ＭＯＳトラ
ンジスタと、前記第５のＰ型ＭＯＳトランジスタとドレ
イン同士が接続された第５のＮ型ＭＯＳトランジスタ
と、前記第５のＮ型ＭＯＳトランジスタのソースにドレ
インが接続され且つソースが接地された第６のＮ型ＭＯ
Ｓトランジスタとを備え、前記第３のＰ型ＭＯＳトラン
ジスタのゲートと前記第４のＰ型ＭＯＳトランジスタの
ドレインとが接続されると共に前記第４のＰ型ＭＯＳト
ランジスタのゲートと前記第３のＰ型ＭＯＳトランジス
タのドレインとが接続され、前記第５及び第６のＰ型Ｍ
ＯＳトランジスタのゲートに前記第３の電位が印加され
ると共に前記第３及び第５のＮ型ＭＯＳトランジスタの
ゲートに前記第１の電位が印加され、前記第６のＮ型Ｍ
ＯＳトランジスタのゲートに前記信号生成回路によって
生成された第１の制御信号が入力されると共に前記第５
のＮ型ＭＯＳトランジスタのゲートに前記第１の制御信
号の反転信号が入力され、前記第４のＰ型ＭＯＳトラン
ジスタのドレインと前記第６のＰ型ＭＯＳトランジスタ
のソースとが接続された節点から前記プルアップ制御信
号を出力するものである。そして、前記電圧変換促進回
路は、前記第３のＰ型ＭＯＳトランジスタとドレイン同
士が接続された第１１のＮ型ＭＯＳトランジスタと、前
記第１１のＮ型ＭＯＳトランジスタのソースにドレイン
が接続され且つ前記第６のＮ型ＭＯＳトランジスタのド
レインにソースが接続された第１２のＮ型ＭＯＳトラン
ジスタと、前記第４のＰ型ＭＯＳトランジスタとドレイ
ン同士が接続された第１３のＮ型ＭＯＳトランジスタ
と、前記第１３のＮ型ＭＯＳトランジスタのソースにド
レインが接続され且つ前記第４のＮ型ＭＯＳトランジス
タのドレインにソースが接続された第１４のＮ型ＭＯＳ
トランジスタとを備え、前記第１１及び第１３のＮ型Ｍ
ＯＳトランジスタのゲートに前記第１の電位が印加さ
れ、前記第１２及び第１４のＮ型ＭＯＳトランジスタの
ゲートに前記電位差検出信号を入力するものとする。さ
らに、前記電位差検出回路は、前記第２の電位が前記第
１の電位よりも大きいときは前記第１の電位を前記電位
差検出信号として出力する一方、前記第２の電位が前記
第１の電位以下であるときは接地電位を前記電位差検出
信号として出力するものとする。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正内容】
【００４８】さらに、請求項１５の発明では、前記請求
項１４の出力回路における第１２のＮ型ＭＯＳトランジ
スタのソースは、前記第６のＮ型ＭＯＳトランジスタの
ドレインに接続される代わりに前記第１の制御信号の反
転信号が入力されるものとする。
項１４の出力回路における第１２のＮ型ＭＯＳトランジ
スタのソースは、前記第６のＮ型ＭＯＳトランジスタの
ドレインに接続される代わりに前記第１の制御信号の反
転信号が入力されるものとする。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正内容】
【００４９】そして、請求項１６の発明では、前記請求
項１５の出力回路における第１４のＮ型ＭＯＳトランジ
スタのソースは、前記第４のＮ型ＭＯＳトランジスタの
ドレインに接続される代わりに前記第１の制御信号が入
力されるものとする。
項１５の出力回路における第１４のＮ型ＭＯＳトランジ
スタのソースは、前記第４のＮ型ＭＯＳトランジスタの
ドレインに接続される代わりに前記第１の制御信号が入
力されるものとする。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】変更
【補正内容】
【００６８】以上のように、イネーブル端子ＥＮに
“Ｈ”（３Ｖ）のイネーブル信号を入力すると共に入力
端子ＩＮに“Ｈ”（３Ｖ）の入力信号を入力すると、出
力パッド部ＯＵＴからは“Ｈ”（５Ｖ）が出力される。
図２では、出力パッド部ＯＵＴから“Ｈ”（５Ｖ）が出
力されるときにオンになるＭＯＳトランジスタを破線で
囲っている。
“Ｈ”（３Ｖ）のイネーブル信号を入力すると共に入力
端子ＩＮに“Ｈ”（３Ｖ）の入力信号を入力すると、出
力パッド部ＯＵＴからは“Ｈ”（５Ｖ）が出力される。
図２では、出力パッド部ＯＵＴから“Ｈ”（５Ｖ）が出
力されるときにオンになるＭＯＳトランジスタを破線で
囲っている。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００８０
【補正方法】変更
【補正内容】
【００８０】すなわち、出力パッド部ＯＵＴから“Ｌ”
（０Ｖ）を出力するとき、Ｎ型ＭＯＳトランジスタ２４
のゲート電位が０Ｖになる一方、節点Ｂの電位は５Ｖに
なるが、ゲートに第１の電位ＶＤＤ１すなわち３Ｖが印
加されたＮ型ＭＯＳトランジスタ２８の存在によって、
Ｎ型ＭＯＳトランジスタ２４のドレインにかかる電圧
（ＶＤ２４）は５Ｖにはならず、基板バイアス効果を考
慮したＮ型ＭＯＳトランジスタの閾値電圧をＶＴＮ’と
すると、 ＶＤ２４＝３−ＶＴＮ’ となる。したがって、Ｎ型ＭＯＳトランジスタ２４のゲ
ート・ドレイン間電圧は（３−ＶＴＮ’）Ｖになり、５
Ｖにはならず３Ｖ以下である。
（０Ｖ）を出力するとき、Ｎ型ＭＯＳトランジスタ２４
のゲート電位が０Ｖになる一方、節点Ｂの電位は５Ｖに
なるが、ゲートに第１の電位ＶＤＤ１すなわち３Ｖが印
加されたＮ型ＭＯＳトランジスタ２８の存在によって、
Ｎ型ＭＯＳトランジスタ２４のドレインにかかる電圧
（ＶＤ２４）は５Ｖにはならず、基板バイアス効果を考
慮したＮ型ＭＯＳトランジスタの閾値電圧をＶＴＮ’と
すると、 ＶＤ２４＝３−ＶＴＮ’ となる。したがって、Ｎ型ＭＯＳトランジスタ２４のゲ
ート・ドレイン間電圧は（３−ＶＴＮ’）Ｖになり、５
Ｖにはならず３Ｖ以下である。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００８１
【補正方法】変更
【補正内容】
【００８１】また、節点Ｂの電位は５Ｖになり節点Ａの
電位は（３＋｜ＶＴＰ’｜）Ｖになるので、Ｐ型ＭＯＳ
トランジスタ２２のゲート・ドレイン間電圧（ＶＤＧ２
２）及びＰ型ＭＯＳトランジスタ２１のゲート・ソース
間電圧（ＶＧＳ２１）の絶対値は、 ｜ＶＤＧ２２｜＝｜ＶＧＳ２１｜ ＝｜（３＋｜ＶＴＰ’｜）−５｜ ＝２−｜ＶＴＰ’｜ になり、５Ｖにはならず３Ｖ以下である。
電位は（３＋｜ＶＴＰ’｜）Ｖになるので、Ｐ型ＭＯＳ
トランジスタ２２のゲート・ドレイン間電圧（ＶＤＧ２
２）及びＰ型ＭＯＳトランジスタ２１のゲート・ソース
間電圧（ＶＧＳ２１）の絶対値は、 ｜ＶＤＧ２２｜＝｜ＶＧＳ２１｜ ＝｜（３＋｜ＶＴＰ’｜）−５｜ ＝２−｜ＶＴＰ’｜ になり、５Ｖにはならず３Ｖ以下である。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００９７
【補正方法】変更
【補正内容】
【００９７】図６は本発明の第３の実施形態に係る出力
回路の構成を示す回路図である。図５に示す第２の実施
形態に係る出力回路と異なるのは、電圧変換回路２０の
Ｐ型ＭＯＳトランジスタ２５，２６及びプルアップ回路
３０のＰ型ＭＯＳトランジスタ３２のゲートに印加する
第３の電位ＶＤＤ３を、第１の電位ＶＤＤ１と第２の電
位ＶＤＤ２との電位差を検出する電位差検出回路５０か
ら出力される電位差検出信号ＯＵＴ１に従って、スイッ
チ回路５８によって所定の電位ＶＩＮ又は接地電位に設
定する構成とした点である。
回路の構成を示す回路図である。図５に示す第２の実施
形態に係る出力回路と異なるのは、電圧変換回路２０の
Ｐ型ＭＯＳトランジスタ２５，２６及びプルアップ回路
３０のＰ型ＭＯＳトランジスタ３２のゲートに印加する
第３の電位ＶＤＤ３を、第１の電位ＶＤＤ１と第２の電
位ＶＤＤ２との電位差を検出する電位差検出回路５０か
ら出力される電位差検出信号ＯＵＴ１に従って、スイッ
チ回路５８によって所定の電位ＶＩＮ又は接地電位に設
定する構成とした点である。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０１２４
【補正方法】変更
【補正内容】
【０１２４】これらの点以外は図５に示す第２の実施形
態に係る出力回路と同様の構成であり、図５と共通の構
成要素には同一の符号を付し、本実施形態ではその詳細
な説明を省略する。Ｎ型ＭＯＳトランジスタ６１，６
２，６３及び６４によって電圧変換促進回路が構成され
ており、Ｎ型ＭＯＳトランジスタ６１，６２，６３及び
６４はそれぞれ、請求項１４に記載の第１１のＮ型ＭＯ
Ｓトランジスタ、第１２のＮ型ＭＯＳトランジスタ、第
１３のＮ型ＭＯＳトランジスタ、及び第１４のＮ型ＭＯ
Ｓトランジスタに相当する。
態に係る出力回路と同様の構成であり、図５と共通の構
成要素には同一の符号を付し、本実施形態ではその詳細
な説明を省略する。Ｎ型ＭＯＳトランジスタ６１，６
２，６３及び６４によって電圧変換促進回路が構成され
ており、Ｎ型ＭＯＳトランジスタ６１，６２，６３及び
６４はそれぞれ、請求項１４に記載の第１１のＮ型ＭＯ
Ｓトランジスタ、第１２のＮ型ＭＯＳトランジスタ、第
１３のＮ型ＭＯＳトランジスタ、及び第１４のＮ型ＭＯ
Ｓトランジスタに相当する。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０１３２
【補正方法】変更
【補正内容】
【０１３２】図１２は本実施形態に係る出力回路の変形
例の構成を示す回路図であり、図１０と図１１とを折衷
したものである。図１２において、Ｎ型ＭＯＳトランジ
スタ６１，６２が図１１と同様に節点Ａとインバータ回
路２９の出力線との間に直列に接続されている一方、Ｎ
型ＭＯＳトランジスタ６３，６４が図１０と同様に節点
Ｂと節点Ｄとの間に直列に接続されている。
例の構成を示す回路図であり、図１０と図１１とを折衷
したものである。図１２において、Ｎ型ＭＯＳトランジ
スタ６１，６２が図１１と同様に節点Ａとインバータ回
路２９の出力線との間に直列に接続されている一方、Ｎ
型ＭＯＳトランジスタ６３，６４が図１０と同様に節点
Ｂと節点Ｄとの間に直列に接続されている。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 ＩＮ 入力端子 ＥＮ イネーブル端子 ＯＵＴ 出力パッド部（出力部） ＶＤＤ１ 第１の電位 ＶＤＤ２ 第２の電位 ＶＤＤ３ 第３の電位 ＶＩＮ 所定の電位 ＯＵＴ１ 電位差検出信号 Ａ 節点 Ｂ 節点 １０ 信号生成回路 Ｓ1 第１の制御信号 Ｓ2 第２の制御信号 Ｓu プルアップ制御信号 Ｓd プルダウン制御信号 ２０ 電圧変換回路 ２１ Ｐ型ＭＯＳトランジスタ（第３のＰ型ＭＯＳトラ
ンジスタ） ２２ Ｐ型ＭＯＳトランジスタ（第４のＰ型ＭＯＳトラ
ンジスタ） ２３ Ｎ型ＭＯＳトランジスタ（第６のＮ型ＭＯＳトラ
ンジスタ） ２４ Ｎ型ＭＯＳトランジスタ（第４のＮ型ＭＯＳトラ
ンジスタ） ２５ Ｐ型ＭＯＳトランジスタ（第５のＰ型ＭＯＳトラ
ンジスタ） ２６ Ｐ型ＭＯＳトランジスタ（第６のＰ型ＭＯＳトラ
ンジスタ） ２７ Ｎ型ＭＯＳトランジスタ（第５のＮ型ＭＯＳトラ
ンジスタ） ２８ Ｎ型ＭＯＳトランジスタ（第３のＮ型ＭＯＳトラ
ンジスタ） ３０ プルアップ回路 ３１ Ｐ型ＭＯＳトランジスタ（第１のＰ型ＭＯＳトラ
ンジスタ） ３２ Ｐ型ＭＯＳトランジスタ（第２のＰ型ＭＯＳトラ
ンジスタ） ４０ プルダウン回路 ４１ Ｎ型ＭＯＳトランジスタ（第１のＮ型ＭＯＳトラ
ンジスタ） ４２ Ｎ型ＭＯＳトランジスタ（第２のＮ型ＭＯＳトラ
ンジスタ） ５０ 電位差検出回路 ５１ Ｐ型ＭＯＳトランジスタ（第７のＰ型ＭＯＳトラ
ンジスタ） ５２ Ｐ型ＭＯＳトランジスタ（第８のＰ型ＭＯＳトラ
ンジスタ） ５３ Ｎ型ＭＯＳトランジスタ（第７のＮ型ＭＯＳトラ
ンジスタ） ５４ Ｎ型ＭＯＳトランジスタ（第８のＮ型ＭＯＳトラ
ンジスタ） ５５ Ｎ型ＭＯＳトランジスタ（第９のＮ型ＭＯＳトラ
ンジスタ） ５６ Ｎ型ＭＯＳトランジスタ（第１０のＮ型ＭＯＳト
ランジスタ） ５８ スイッチ回路 ６１ Ｎ型ＭＯＳトランジスタ（第１１のＮ型ＭＯＳト
ランジスタ） ６２ Ｎ型ＭＯＳトランジスタ（第１２のＮ型ＭＯＳト
ランジスタ） ６３ Ｎ型ＭＯＳトランジスタ（第１３のＮ型ＭＯＳト
ランジスタ） ６４ Ｎ型ＭＯＳトランジスタ（第１４のＮ型ＭＯＳト
ランジスタ）
ンジスタ） ２２ Ｐ型ＭＯＳトランジスタ（第４のＰ型ＭＯＳトラ
ンジスタ） ２３ Ｎ型ＭＯＳトランジスタ（第６のＮ型ＭＯＳトラ
ンジスタ） ２４ Ｎ型ＭＯＳトランジスタ（第４のＮ型ＭＯＳトラ
ンジスタ） ２５ Ｐ型ＭＯＳトランジスタ（第５のＰ型ＭＯＳトラ
ンジスタ） ２６ Ｐ型ＭＯＳトランジスタ（第６のＰ型ＭＯＳトラ
ンジスタ） ２７ Ｎ型ＭＯＳトランジスタ（第５のＮ型ＭＯＳトラ
ンジスタ） ２８ Ｎ型ＭＯＳトランジスタ（第３のＮ型ＭＯＳトラ
ンジスタ） ３０ プルアップ回路 ３１ Ｐ型ＭＯＳトランジスタ（第１のＰ型ＭＯＳトラ
ンジスタ） ３２ Ｐ型ＭＯＳトランジスタ（第２のＰ型ＭＯＳトラ
ンジスタ） ４０ プルダウン回路 ４１ Ｎ型ＭＯＳトランジスタ（第１のＮ型ＭＯＳトラ
ンジスタ） ４２ Ｎ型ＭＯＳトランジスタ（第２のＮ型ＭＯＳトラ
ンジスタ） ５０ 電位差検出回路 ５１ Ｐ型ＭＯＳトランジスタ（第７のＰ型ＭＯＳトラ
ンジスタ） ５２ Ｐ型ＭＯＳトランジスタ（第８のＰ型ＭＯＳトラ
ンジスタ） ５３ Ｎ型ＭＯＳトランジスタ（第７のＮ型ＭＯＳトラ
ンジスタ） ５４ Ｎ型ＭＯＳトランジスタ（第８のＮ型ＭＯＳトラ
ンジスタ） ５５ Ｎ型ＭＯＳトランジスタ（第９のＮ型ＭＯＳトラ
ンジスタ） ５６ Ｎ型ＭＯＳトランジスタ（第１０のＮ型ＭＯＳト
ランジスタ） ５８ スイッチ回路 ６１ Ｎ型ＭＯＳトランジスタ（第１１のＮ型ＭＯＳト
ランジスタ） ６２ Ｎ型ＭＯＳトランジスタ（第１２のＮ型ＭＯＳト
ランジスタ） ６３ Ｎ型ＭＯＳトランジスタ（第１３のＮ型ＭＯＳト
ランジスタ） ６４ Ｎ型ＭＯＳトランジスタ（第１４のＮ型ＭＯＳト
ランジスタ）
Claims (16)
- 【請求項１】 第１の電位を電源電位とする一の回路の
出力信号を入力とし、この一の回路の出力信号に従っ
て、出力部から第２の電位を電源電位とする他の回路に
信号を出力する出力回路であって、 入力された前記一の回路の出力信号を基にして、前記第
１の電位と接地電位との電位差を振幅とする第１及び第
２の制御信号を生成する信号生成回路と、 前記信号生成回路によって生成された第１の制御信号を
入力とし、この第１の制御信号の振幅を変換することに
よりプルアップ制御信号を生成して出力する電圧変換回
路と、 前記電圧変換回路から出力されたプルアップ制御信号を
入力とし、このプルアップ制御信号の指示に従って前記
出力部の電位を前記第２の電位に引き上げるか否かを制
御するプルアップ回路と、 前記信号生成回路によって生成された第２の制御信号を
プルダウン制御信号として入力し、このプルダウン制御
信号の指示に従って前記出力部の電位を接地電位に引き
下げるか否かを制御するプルダウン回路とを備え、 前記プルアップ回路は、 ソースに前記第２の電位が与えられ且つゲートに前記プ
ルアップ制御信号が入力される第１のＰ型ＭＯＳトラン
ジスタと、前記第１のＰ型ＭＯＳトランジスタのドレイ
ンにソースが接続されると共にドレインが前記出力部に
接続され且つゲートに第３の電位が印加された第２のＰ
型ＭＯＳトランジスタとを備え、 前記プルダウン回路は、 ソースが接地され且つゲートに前記プルダウン制御信号
が入力される第１のＮ型ＭＯＳトランジスタと、前記第
１のＮ型ＭＯＳトランジスタのドレインにソースが接続
されると共にドレインが前記出力部に接続され且つゲー
トに前記第１の電位が印加された第２のＮ型ＭＯＳトラ
ンジスタとを備え、 前記電圧変換回路は、 前記出力部の電位を前記第２の電位に引き上げるよう前
記プルアップ回路に指示するときは、前記プルアップ制
御信号の電位を、前記第２の電位から前記第１のＰ型Ｍ
ＯＳトランジスタの閾値電圧を引いた電位以下で且つ前
記第２の電位から前記第１のＰ型ＭＯＳトランジスタの
ゲート酸化膜耐圧相当電圧を引いた電位以上の電位にす
る一方、前記出力部の電位を前記第２の電位に引き上げ
るよう前記プルアップ回路に指示しないときは、前記プ
ルアップ制御信号の電位を前記第２の電位にすることを
特徴とする出力回路。 - 【請求項２】 請求項１に記載の出力回路において、 前記第１及び第２のＰ型ＭＯＳトランジスタの基板電位
は、前記第２の電位であり、 前記第１及び第２のＮ型ＭＯＳトランジスタの基板電位
は、接地電位であることを特徴とする出力回路。 - 【請求項３】 請求項１に記載の出力回路において、 前記電圧変換回路は、 ソースに前記第２の電位が与えられた第３及び第４のＰ
型ＭＯＳトランジスタと、 前記第３のＰ型ＭＯＳトランジスタのドレインにソース
が接続された第５のＰ型ＭＯＳトランジスタと、 前記第４のＰ型ＭＯＳトランジスタのドレインにソース
が接続された第６のＰ型ＭＯＳトランジスタと、 前記第６のＰ型ＭＯＳトランジスタとドレイン同士が接
続された第３のＮ型ＭＯＳトランジスタと、 前記第３のＮ型ＭＯＳトランジスタのソースにドレイン
が接続され且つソースが接地された第４のＮ型ＭＯＳト
ランジスタと、 前記第５のＰ型ＭＯＳトランジスタとドレイン同士が接
続された第５のＮ型ＭＯＳトランジスタと、 前記第５のＮ型ＭＯＳトランジスタのソースにドレイン
が接続され且つソースが接地された第６のＮ型ＭＯＳト
ランジスタとを備え、 前記第３のＰ型ＭＯＳトランジスタのゲートと前記第４
のＰ型ＭＯＳトランジスタのドレインとが接続されると
共に前記第４のＰ型ＭＯＳトランジスタのゲートと前記
第３のＰ型ＭＯＳトランジスタのドレインとが接続さ
れ、 前記第５及び第６のＰ型ＭＯＳトランジスタのゲートに
前記第３の電位が印加されると共に前記第３及び第５の
Ｎ型ＭＯＳトランジスタのゲートに前記第１の電位が印
加され、 前記第６のＮ型ＭＯＳトランジスタのゲートに前記信号
生成回路によって生成された第１の制御信号が入力され
ると共に前記第５のＮ型ＭＯＳトランジスタのゲートに
前記第１の制御信号の反転信号が入力され、 前記第４のＰ型ＭＯＳトランジスタのドレインと前記第
６のＰ型ＭＯＳトランジスタのソースとが接続された節
点から前記プルアップ制御信号を出力するものであるこ
とを特徴とする出力回路。 - 【請求項４】 請求項３に記載の出力回路において、 前記第３，第４，第５及び第６のＰ型ＭＯＳトランジス
タの基板電位は、前記第２の電位であり、 前記第３，第４，第５及び第６のＮ型ＭＯＳトランジス
タの基板電位は、接地電位であることを特徴とする出力
回路。 - 【請求項５】 請求項１に記載の出力回路において、 前記電圧変換回路は、 ソースに前記第２の電位が与えられた第３及び第４のＰ
型ＭＯＳトランジスタと、 前記第３のＰ型ＭＯＳトランジスタのドレインにソース
が接続された第５のＰ型ＭＯＳトランジスタと、 前記第４のＰ型ＭＯＳトランジスタのドレインにソース
が接続された第６のＰ型ＭＯＳトランジスタと、 前記第６のＰ型ＭＯＳトランジスタとドレイン同士が接
続された第３のＮ型ＭＯＳトランジスタと、 前記第３のＮ型ＭＯＳトランジスタのソースにドレイン
が接続され且つソースが接地された第４のＮ型ＭＯＳト
ランジスタと、 前記第５のＰ型ＭＯＳトランジスタとドレイン同士が接
続された第５のＮ型ＭＯＳトランジスタとを備え、 前記第３のＰ型ＭＯＳトランジスタのゲートと前記第４
のＰ型ＭＯＳトランジスタのドレインとが接続されると
共に前記第４のＰ型ＭＯＳトランジスタのゲートと前記
第３のＰ型ＭＯＳトランジスタのドレインとが接続さ
れ、 前記第５及び第６のＰ型ＭＯＳトランジスタのゲートに
前記第３の電位が印加されると共に前記第３及び第５の
Ｎ型ＭＯＳトランジスタのゲートに前記第１の電位が印
加され、 前記第４のＮ型ＭＯＳトランジスタのゲート及び前記第
５のＮ型ＭＯＳトランジスタのソースに、前記信号生成
回路によって生成された第１の制御信号の反転信号が入
力され、 前記第４のＰ型ＭＯＳトランジスタのドレインと前記第
６のＰ型ＭＯＳトランジスタのソースとが接続された節
点から前記プルアップ制御信号が出力されるものである
ことを特徴とする出力回路。 - 【請求項６】 請求項５に記載の出力回路において、 前記第３，第４，第５及び第６のＰ型ＭＯＳトランジス
タの基板電位は、前記第２の電位であり、 前記第３，第４及び第５のＮ型ＭＯＳトランジスタの基
板電位は、接地電位であることを特徴とする出力回路。 - 【請求項７】 請求項１〜６のうちいずれか１項に記載
の出力回路において、 前記第３の電位は、前記第１の電位と同電位であること
を特徴とする出力回路。 - 【請求項８】 請求項１〜６のうちいずれか１項に記載
の出力回路において、 前記第３の電位は、前記第１の電位以下で且つ前記第２
の電位から前記第１のＰ型ＭＯＳトランジスタのゲート
酸化膜耐圧相当電圧を引いた電位以上であることを特徴
とする出力回路。 - 【請求項９】 請求項１〜６のうちいずれか１項に記載
の出力回路において、 前記第１の電位と前記第２の電位との電位差を検出し、
前記第２の電位が前記第１の電位よりも大きいか否かを
示す電位差検出信号を出力する電位差検出回路と、 所定の電位及び接地電位が与えられると共に前記電位差
検出回路から出力された電位差検出信号を入力とし、こ
の電位差検出信号が前記第２の電位が前記第１の電位よ
りも大きいことを示すときは前記所定の電位を選択出力
する一方、前記電位差検出信号が前記第２の電位が前記
第１の電位以下であることを示すときは接地電位を選択
出力するスイッチ回路とを備え、 前記スイッチ回路の出力電位を前記第３の電位とするこ
とを特徴とする出力回路。 - 【請求項１０】 請求項９に記載の出力回路において、 前記所定の電位は、前記第１の電位以下で且つ前記第２
の電位から前記第１のＰ型ＭＯＳトランジスタのゲート
酸化膜耐圧相当電圧を引いた電位以上であることを特徴
とする出力回路。 - 【請求項１１】 請求項９に記載の出力回路において、 前記電位差検出回路は、 ソースに前記第２の電位が与えられ且つゲートに前記第
１の電位が印加された第７のＰ型ＭＯＳトランジスタ
と、 ソースに前記第１の電位が与えられた第８のＰ型ＭＯＳ
トランジスタと、 前記第７のＰ型ＭＯＳトランジスタとドレイン同士が接
続された第７のＮ型ＭＯＳトランジスタと、 前記第７のＮ型ＭＯＳトランジスタのソースにドレイン
が接続され且つソースが接地された第８のＮ型ＭＯＳト
ランジスタと、 前記第８のＰ型ＭＯＳトランジスタとドレイン同士が接
続され且つソースが接地された第９のＮ型ＭＯＳトラン
ジスタと、 ソースに前記第１の電位が与えられると共にゲートに前
記第２の電位が印加され且つドレインが前記第８のＰ型
ＭＯＳトランジスタのゲートに接続された第１０のＮ型
ＭＯＳトランジスタとを備え、 前記第８のＮ型ＭＯＳトランジスタのゲートと前記第９
のＮ型ＭＯＳトランジスタのドレインとが接続されると
共に前記第９のＮ型ＭＯＳトランジスタのゲートと前記
第８のＮ型ＭＯＳトランジスタのドレインとが接続さ
れ、 前記第８のＰ型ＭＯＳトランジスタと前記第９のＮ型Ｍ
ＯＳトランジスタとのドレイン同士が接続された節点か
ら前記電位差検出信号を出力するものであることを特徴
とする出力回路。 - 【請求項１２】 請求項１１に記載の出力回路におい
て、 前記第７及び第８のＰ型ＭＯＳトランジスタの基板電位
は、前記第２の電位であり、 前記第７，第８，第９及び第１０のＮ型ＭＯＳトランジ
スタの基板電位は、接地電位であることを特徴とする出
力回路。 - 【請求項１３】 請求項１に記載の出力回路において、 前記第１の電位と前記第２の電位との電位差を検出し、
前記第２の電位が前記第１の電位よりも大きいか否かを
示す電位差検出信号を出力する電位差検出回路と、 前記電位差検出回路から出力された電位差検出信号を入
力とし、この電位差検出信号が前記第２の電位が前記第
１の電位よりも大きいことを示すときは前記電圧変換回
路の動作速度を促進する一方、前記電位差検出信号が前
記第２の電位が前記第１の電位以下であることを示すと
きは前記電圧変換回路の動作速度を促進しない電圧変換
促進回路とを備えていることを特徴とする出力回路。 - 【請求項１４】 請求項１３に記載の出力回路におい
て、 前記電圧変換回路は、 ソースに前記第２の電位が与えられた第３及び第４のＰ
型ＭＯＳトランジスタと、 前記第３のＰ型ＭＯＳトランジスタのドレインにソース
が接続された第５のＰ型ＭＯＳトランジスタと、 前記第４のＰ型ＭＯＳトランジスタのドレインにソース
が接続された第６のＰ型ＭＯＳトランジスタと、 前記第６のＰ型ＭＯＳトランジスタとドレイン同士が接
続された第３のＮ型ＭＯＳトランジスタと、 前記第３のＮ型ＭＯＳトランジスタのソースにドレイン
が接続され且つソースが接地された第４のＮ型ＭＯＳト
ランジスタと、 前記第５のＰ型ＭＯＳトランジスタとドレイン同士が接
続された第５のＮ型ＭＯＳトランジスタと、 前記第５のＮ型ＭＯＳトランジスタのソースにドレイン
が接続され且つソースが接地された第６のＮ型ＭＯＳト
ランジスタとを備え、 前記第３のＰ型ＭＯＳトランジスタのゲートと前記第４
のＰ型ＭＯＳトランジスタのドレインとが接続されると
共に前記第４のＰ型ＭＯＳトランジスタのゲートと前記
第３のＰ型ＭＯＳトランジスタのドレインとが接続さ
れ、前記第５及び第６のＰ型ＭＯＳトランジスタのゲー
トに前記第３の電位が印加されると共に前記第３及び第
５のＮ型ＭＯＳトランジスタのゲートに前記第１の電位
が印加され、前記第６のＮ型ＭＯＳトランジスタのゲー
トに前記信号生成回路によって生成された第１の制御信
号が入力されると共に前記第５のＮ型ＭＯＳトランジス
タのゲートに前記第１の制御信号の反転信号が入力さ
れ、前記第４のＰ型ＭＯＳトランジスタのドレインと前
記第６のＰ型ＭＯＳトランジスタのソースとが接続され
た節点から前記プルアップ制御信号を出力するものであ
り、 前記電圧変換促進回路は、 前記第３のＰ型ＭＯＳトランジスタとドレイン同士が接
続された第７のＮ型ＭＯＳトランジスタと、 前記第７のＮ型ＭＯＳトランジスタのソースにドレイン
が接続され且つ前記第６のＮ型ＭＯＳトランジスタのド
レインにソースが接続された第８のＮ型ＭＯＳトランジ
スタと、 前記第４のＰ型ＭＯＳトランジスタとドレイン同士が接
続された第９のＮ型ＭＯＳトランジスタと、 前記第９のＮ型ＭＯＳトランジスタのソースにドレイン
が接続され且つ前記第４のＮ型ＭＯＳトランジスタのド
レインにソースが接続された第１０のＮ型ＭＯＳトラン
ジスタとを備え、 前記第７及び第９のＮ型ＭＯＳトランジスタのゲートに
前記第１の電位が印加され、前記第８及び第１０のＮ型
ＭＯＳトランジスタのゲートに前記電位差検出信号を入
力するものであり、 前記電位差検出回路は、前記第２の電位が前記第１の電
位よりも大きいときは前記第１の電位を前記電位差検出
信号として出力する一方、前記第２の電位が前記第１の
電位以下であるときは接地電位を前記電位差検出信号と
して出力するものであることを特徴とする出力回路。 - 【請求項１５】 請求項１４に記載の出力回路におい
て、 前記第８のＮ型ＭＯＳトランジスタのソースは、前記第
６のＮ型ＭＯＳトランジスタのドレインに接続される代
わりに前記第１の制御信号の反転信号が入力されること
を特徴とする出力回路。 - 【請求項１６】 請求項１５に記載の出力回路におい
て、 前記第１０のＮ型ＭＯＳトランジスタのソースは、前記
第４のＮ型ＭＯＳトランジスタのドレインに接続される
代わりに前記第１の制御信号が入力されることを特徴と
する出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21826196A JP3530315B2 (ja) | 1995-09-21 | 1996-08-20 | 出力回路 |
| TW085111054A TW338188B (en) | 1995-09-21 | 1996-09-10 | Output circuit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24289495 | 1995-09-21 | ||
| JP7-242894 | 1995-09-21 | ||
| JP21826196A JP3530315B2 (ja) | 1995-09-21 | 1996-08-20 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09148915A true JPH09148915A (ja) | 1997-06-06 |
| JP3530315B2 JP3530315B2 (ja) | 2004-05-24 |
Family
ID=26522477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21826196A Expired - Fee Related JP3530315B2 (ja) | 1995-09-21 | 1996-08-20 | 出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3530315B2 (ja) |
| TW (1) | TW338188B (ja) |
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