JP2008131457A - レベルシフタ回路 - Google Patents
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Abstract
【解決手段】レベルシフタ回路LS1は、2つのレベルシフタユニット(10、20)及びラッチユニット30から構成される。第1レベルシフタユニット10において、電源ラインL1にはトランジスタM1が接続されて、電圧VDD1より低い電圧VDDLが生成される。第1レベルシフタユニット10では、電圧VDDLの相補的な信号を出力する。そして、第1レベルシフタユニット10の出力は、第2レベルシフタユニット20に供給される。この第2レベルシフタユニット20では、相補的な信号を電圧VDD2の信号に変換する。そして、この信号に基づいてラッチユニット30の信号を切り換える。
【選択図】図1
Description
このレベルシフタ回路LS1は、2つのレベルシフタユニット、すなわち第1電圧変換回路としての第1レベルシフタユニット10、第2電圧変換回路としての第2レベルシフタユニット20、及び出力ラッチ回路としてのラッチユニット30から構成される。
更に、トランジスタM2のドレイン端子には、nチャンネル型MOS構造の第4トランジスタ(トランジスタM4)のドレイン端子が接続される。トランジスタM4のゲート端子には、インバータ100から、信号V1の反転信号が入力される。そして、トランジスタM4のソース端子は接地ラインGLに接続される。
第2レベルシフタユニット20には、電源ラインL1、電源ラインL2及び接地ラインGLが接続される。
ランジスタM2のドレイン端子の接続ノード)に接続される。そして、トランジスタM11のソース端子は接地ラインGLに接続される。
ラッチユニット30は、インバータ(31、32)及び抵抗素子33から構成される。インバータ31の出力端子は、インバータ32の入力端子に接続され、インバータ32の出力端子は、抵抗素子33を介してインバータ31の入力端子に接続される。更に、インバータ31の入力端子には、第2レベルシフタユニット20のトランジスタM6のドレイン端子(及びトランジスタM8のドレイン端子の接続ノード)が接続される。そして、このラッチユニット30は、強制的な信号がインバータ31に入力されるまで、ラッチした信号レベルを維持して、信号V2を出力する。
(動作)
次に、レベルシフタ回路LS1の動作を、図2を用いて説明する。ここでは、上述のように、電源ラインL2に電圧VDD2が供給されている状態において、電源ラインL1の電圧VDD1を接地レベルから所定値まで立ち上げる場合を想定する。
電圧VDD1は電圧Vth2に達する状態st4に到るまでの範囲RNG2では、閾値のバラツキによって動作しないトランジスタが存在する可能性がある。従って、この範囲RNG2においては、電圧VDD1レベルの信号は有効とはいえず、状態st4を超えて、電圧VDD1レベルの信号が静的に有効な状態になる。このような状態は、電圧Vstを超える状態st5に到るまでの範囲RNG3において継続される。一方、電圧VDDLはまだ低いため、電圧VDDLレベルの信号により制御されるトランジスタ(M10、M11)はオフ状態を維持する。
ンジスタによって構成された回路は動作し始める。従って、状態st5までは、レベルシフタ回路LS1に入力される信号V1は無効となり、レベルシフタ回路LS1から出力される信号V2に影響を与えない。
・ 上記実施形態では、レベルシフタ回路LS1は、2つのレベルシフタユニット(10、20)及びラッチユニット30から構成される。第1レベルシフタユニット10のトランジスタM1により、電圧VDD1に対して低い電圧VDDLが生成される。そして、第2レベルシフタユニット20のトランジスタ(M10、M11)は、この電圧VDDLにより制御される。これにより、トランジスタ(M10、M11)が電圧VDD1レベルの信号により制御される場合と異なり、状態st4〜st5の範囲ZNにおいて、電圧VDD1レベルの信号が有効になる範囲と、第2レベルシフタユニット20の動作を無効にする範囲とを重複させることができる。従って、入力信号に対してのマージンを設けることができ、電圧VDD1の過渡期において、間違った信号V2の出力を抑制することができる。
○ 上記実施形態では、電圧VDD1に対して低い電圧VDDLを生成するために、第1レベルシフタユニット10のトランジスタM1を用いる。ここで、電圧VDD1に対して低い電圧VDDLが生成できるものであれば、トランジスタに限定されるものではない。例えば、図3に示すように、レベルシフタ回路LS2における第1レベルシフタユニット10aにおいては、ダイオードD1を用いて構成することも可能である。この場合には、ダイオードD1のアノード端子を電源ラインL1に接続し、カソード端子において電圧VDDLを生成する。これにより、ダイオードを利用して、電圧VDD1に対して低い電圧VDDLを生成することができる。
子において、それぞれ出力される電圧を相補信号として、第2レベルシフタユニット20に供給する。
Claims (8)
- 第1電源ラインから供給された第1電源電圧より低く、前記第1電源電圧に対応した駆動電圧を生成し、この駆動電圧を用いて入力信号に対応する相補信号を生成し、出力する第1電圧変換回路と、
第2電源ラインから供給された第2電源電圧を用いて、前記第1電圧変換回路が出力した前記相補信号の電圧に対応する信号を生成し、出力する第2電圧変換回路と、
前記第2電圧変換回路が出力した信号の電圧に応じて保持する出力ラッチ回路と
を備えたことを特徴とするレベルシフタ回路。 - 前記第1電圧変換回路は、
前記第1電源ラインに接続され、前記第1電源電圧に対して動作閾値を有する電圧発生手段と、
前記電圧発生手段から出力された駆動電圧を用いて、前記入力信号と、この入力信号に対する反転信号とに対応した相補信号を生成する差動増幅回路とを備えたことを特徴とする請求項1に記載のレベルシフタ回路。 - 前記電圧発生手段は、前記第1電源ラインにゲート端子とドレイン端子とが接続された第1トランジスタを用いて構成し、
前記第1トランジスタのソース端子を、前記第1電圧変換回路の差動増幅回路に接続して駆動電圧を供給することを特徴とする請求項2に記載のレベルシフタ回路。 - 前記電圧発生手段は、前記第1電源ラインにアノード端子が接続されたダイオードを用いて構成し、
前記ダイオードのカソード端子を、前記第1電圧変換回路の差動増幅回路に接続して駆動電圧を供給することを特徴とする請求項2に記載のレベルシフタ回路。 - 前記差動増幅回路は、
前記電圧発生手段に対して、ソース端子が接続される第2トランジスタ及び第3トランジスタを備え、
前記第2トランジスタのゲート端子は、前記第3トランジスタのドレイン端子に接続され、
前記第3トランジスタのゲート端子は、前記第2トランジスタのドレイン端子に接続され、
前記第2トランジスタのドレイン端子は、入力信号がゲート端子に入力される第4トランジスタのドレイン端子に接続され、前記第4トランジスタのソース端子は共通ラインに接続され、
前記第2トランジスタのドレイン端子は、反転信号がゲート端子に入力される第5トランジスタのドレイン端子に接続され、前記第5トランジスタのソース端子は共通ラインに接続され、
前記第4及び第5トランジスタのドレイン端子において、それぞれ出力される電圧を相補信号として、前記第2電圧変換回路に供給するように構成したことを特徴とする請求項2〜4のいずれか一つに記載のレベルシフタ回路。 - 前記差動増幅回路は、
前記電圧発生手段に対して、前記駆動電圧が供給される第1及び第2インバータ素子を備え、
前記第1インバータ素子の入力端子には入力信号が入力され、
前記第1インバータ素子の出力端子は、前記第2インバータ素子の入力端子に接続され、
前記第1、第2インバータ素子の出力端子において、それぞれ出力される電圧を相補信号として、前記第2電圧変換回路に供給するように構成したことを特徴とする請求項2〜4のいずれか一つに記載のレベルシフタ回路。 - 前記第2電圧変換回路は、前記第2電源ラインにソース端子がそれぞれ接続された第6トランジスタ及び第7トランジスタを備え、
前記第6トランジスタのゲート端子は、前記第7トランジスタのドレイン端子に接続され、
前記第7トランジスタのゲート端子は、前記第6トランジスタのドレイン端子に接続され、
前記第6トランジスタのドレイン端子には、更に第8トランジスタのドレイン端子が接続され、
前記第7トランジスタのドレイン端子には、更に第9トランジスタのドレイン端子が接続され、
前記第8、第9トランジスタのゲート端子には、それぞれ前記第1電源ラインが接続され、
前記第8トランジスタのソース端子には、第10トランジスタのドレイン端子が接続され、
前記第9トランジスタのソース端子には、第11トランジスタのドレイン端子が接続され、
前記第10、第11トランジスタのソース端子は、それぞれ共通ラインに接続され、
前記第10、第11トランジスタのゲート端子には、それぞれ前記第1電圧変換回路から供給される相補信号が入力されるように構成したことを特徴とする請求項1〜6のいずれか一つに記載のレベルシフタ回路。 - 前記第2電圧変換回路は、前記第2電源ラインにソース端子がそれぞれ接続された第6トランジスタ及び第7トランジスタを備え、
前記第6トランジスタのゲート端子は、前記第7トランジスタのドレイン端子に接続され、
前記第7トランジスタのゲート端子は、前記第6トランジスタのドレイン端子に接続され、
前記第6トランジスタのドレイン端子には、更に第12トランジスタのドレイン端子が接続され、
前記第7トランジスタのドレイン端子には、更に第13トランジスタのドレイン端子が接続され、
前記第12、第13トランジスタのソース端子には、第14トランジスタのドレイン端子が接続され、
前記第14トランジスタのソース端子は共通ラインに接続されるとともに、ゲート端子には前記第1電源ラインが接続され、
前記第12、第13トランジスタのゲート端子には、それぞれ前記第1電圧変換回路から供給される相補信号が入力されるように構成したことを特徴とする請求項1〜6のいずれか一つに記載のレベルシフタ回路。
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