KR101787758B1 - 레벨 쉬프터 - Google Patents

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Abstract

레벨 쉬프터가 개시된다. 본 레벨 쉬프터는, 복수의 트랜지스터를 이용하여, 외부 입력 신호를 기설정된 제1 전압 범위로 변환하여 출력하는 제1 레벨 쉬프터부, 및, 복수의 트랜지스터를 이용하여, 제1 레벨 쉬프터부의 출력 전압을 기설정된 제2 전압 범위로 변환하여 출력하는 제2 레벨 쉬프터부를 포함하고, 제2 전압 범위의 상위 문턱 전압은 제1 전압 범위의 상위 문턱 전압보다 높으며, 제2 전압 범위의 하위 문턱 전압은 제1 전압 범위의 하위 문턱 전압보다 높으며, 제1 레벨 쉬프터부의 복수의 트랜지스터 및 제2 레벨 쉬프터부의 복수의 트랜지스터 각각은 게이트와 소스 사이의 전압 차가 6V 이하이다.

Description

레벨 쉬프터{LEVEL SHIFTER}
본 발명은 레벨 쉬프터에 관한 것으로, 보다 상세하게는 고전압 트랜지스터를 이용하지 않고, 낮은 전압레벨의 입력 신호를 고전압레벨의 출력신호로 변환할 수 있는 레벨 쉬프터에 관한 것이다.
다양한 반도체 회로를 조합시킨 회로 시스템을 하나의 칩 형태로 구현하는 시스템 온 칩(System On Chip : SOC)에서, 고성능을 요구하는 블록에서는 고전압을 사용하고, 저성능을 요구하는 블록에서는 에너지 절약을 위해 저전압을 사용하도록 설계한다. 반면, 블록들 간에 서로 다른 전압을 사용하기 때문에, 블록들 사이의 인터페이스 구간에서는 전압 차이로 인해 누설 전류가 증가하거나 기능에 문제가 생길 수 있다.
이러한 문제를 해결하기 위해 블록들 사이의 전압레벨을 변경하기 위한 인터페이스 회로로서, 외부에서 공급되는 전압을 보다 높은 레벨의 고전압 또는 낮은 레벨의 저전압으로 변환하는 레벨 쉬프터(Level Shifter)가 사용되고 있다.
한편, 종래에는 외부에서 공급되는 저전압의 신호를 보다 높은 고전압의 신호로 변환할 때, 복수개의 레벨 쉬프터를 직렬 연결하여 이용하였다. 이하에서는 도 6을 참고하여 종래의 레벨 쉬프터의 동작을 설명한다.
도 6은 종래의 레벨 쉬프터의 동작을 설명하기 위한 도면이다. 구체적으로, 저전압의 신호(0V~1.5V)를 고전압의 신호(5V~10V)로 변환하기 위한 종래의 레벨 쉬프터의 동작을 설명한다.
도 6을 참고하면, 먼저, 저전압의 신호(0V~1.5V)를 미디엄 전압 트랜지스터(medium voltage transistor)로 구성되는 제1 레벨 쉬프터를 이용하여 보통 전압의 신호(0V~5V)로 변환하였다. 여기서 미디엄 전압 트랜지스터는 VGS 및 VDS의 전압이 6V 이하인 트랜지스터이다.
그 다음, 보통 전압의 신호(0V~5V)를 고전압 트랜지스터(High voltage transistor)로 구성되는 제2 레벨 쉬프터를 이용하여 고전압의 신호(0V~10V)로 변환하였다. 여기서 고전압 트랜지스터는 VGS 및 VDS의 전압이 6V 이상인 트랜지스터이다.
그 다음, 고전압의 신호(0V~10V)를 고전압 트랜지스터로 구성된 제3 레벨 쉬프터를 이용하여 고전압의 신호(5V~10V)로 변환하였다.
이와 같이 종래에는 저전압의 신호를 고전압의 신호로 변환할 때, 고전압 트랜지스터를 이용하였다는 점에서, 종래의 레벨 쉬프터가 칩 상에 차지하는 면적이 컸다는 문제점이 있었다. 더욱이 VGS를 6V 이상 지원하지 않은 공정을 이용하는 경우에는, 종래와 같은 레벨 쉬프터를 제작할 수 없다는 문제점이 있었다.
따라서, 본 발명의 목적은, 고전압 트랜지스터를 이용하지 않고, 낮은 전압레벨의 입력 신호를 고전압레벨의 출력신호로 변환할 수 있는 레벨 쉬프터에 관한 것이다.
상기 목적을 달성하기 위한 본 발명에 따른, 레벨 쉬프터는, 복수의 트랜지스터를 이용하여, 외부 입력 신호를 기설정된 제1 전압 범위로 변환하여 출력하는 제1 레벨 쉬프터부, 및, 복수의 트랜지스터를 이용하여, 상기 제1 레벨 쉬프터부의 출력 전압을 기설정된 제2 전압 범위로 변환하여 출력하는 제2 레벨 쉬프터부를 포함하고, 상기 제2 전압 범위의 상위 문턱 전압은 상기 제1 전압 범위의 상위 문턱 전압보다 높으며, 상기 제2 전압 범위의 하위 문턱 전압은 상기 제1 전압 범위의 하위 문턱 전압보다 높으며, 상기 제1 레벨 쉬프터부의 복수의 트랜지스터 및 상기 제2 레벨 쉬프터부의 복수의 트랜지스터 각각은 게이트와 소스 사이의 전압 차가 6V 이하인 것이 바람직하다.
이 경우, 상기 제1 레벨 쉬프터부는, 쌍으로 배치되며, 제1 전압레벨을 갖는 제1 전원에 공통적으로 연결된 제1 트랜지스터 및 제2 트랜지스터, 게이트가 제1 클래핑 전원을 입력받고, 드레인이 상기 제1 트랜지스터의 소스 및 상기 제2 트랜지스터의 게이트와 공통 연결된 제3 트랜지스터, 게이트가 상기 제1 클래핑 전원을 입력받고, 드레인이 상기 제1 트랜지스터의 게이트 및 상기 제2 트랜지스터의 소스와 공통 연결된 제4 트랜지스터, 게이트가 상기 외부 입력 신호를 입력받고, 드레인이 상기 제3 트랜지스터의 소스와 연결되고, 소스가 제2 전압레벨을 갖는 제2 전원에 연결된 제5 트랜지스터, 상기 외부 입력 신호를 반전하여 출력하는 인버터, 및, 게이트가 상기 인버터에서 반전된 외부 입력 신호를 입력받고, 드레인이 상기 제4 트랜지스터의 소스와 연결되고, 소스가 상기 제2전원에 연결된 제6 트랜지스터를 포함하고, 상기 제1 트랜지스터와 상기 제3 트랜지스터 사이의 연결 노드는 상기 제1 레벨 쉬프터부의 제1 출력단이고, 상기 제2 트랜지스터와 상기 제4 트랜지스터 사이의 연결 노드는 상기 제1 레벨 쉬프터부의 제2 출력단인 것이 바람직하다.
이 경우, 상기 제1 트랜지스터 내지 제4 트랜지스터는 PMOS 트랜지스터이고, 상기 제5 트랜지스터 및 제6 트랜지스터는 NMOS 트랜지스터인 것이 바람직하다.
한편, 상기 제1 전압레벨은 5V이고, 상기 제2 전압레벨은 0V이고, 상기 제1 클래핑 전압은 2V인 것이 바람직하다.
한편, 상기 제2 레벨 쉬프터부는, 쌍으로 배치되며, 제3 전압레벨을 갖는 제3 전원에 공통적으로 연결된 제7 트랜지스터 및 제8 트랜지스터, 게이트가 제2 클래핑 전원을 입력받고, 드레인이 상기 제7 트랜지스터의 소스 및 상기 제8 트랜지스터의 게이트와 공통 연결된 제9 트랜지스터, 게이트가 상기 제2 클래핑 전원을 입력받고, 드레인이 상기 제7 트랜지스터의 게이트 및 상기 제8 트랜지스터의 소스와 공통 연결된 제10 트랜지스터, 게이트가 상기 제1 레벨 쉬프터부의 제2 출력단과 연결되고, 드레인이 상기 제9 트랜지스터의 소스와 연결되고, 소스가 제4 전압레벨을 갖는 제4 전원에 연결된 제11 트랜지스터, 및 게이트가 상기 제1 레벨 쉬프터부의 제1 출력단과 연결되고, 드레인이 상기 제10 트랜지스터의 소스와 연결되고, 소스가 상기 제4 전원에 연결된 제12 트랜지스터를 포함하고, 상기 제7 트랜지스터와 제9 트랜지스터 사이의 연결 노드는 상기 제2 레벨 쉬프터부의 제3 출력단이고, 상기 제8 트랜지스터와 상기 제10 트랜지스터 사이의 연결 노드는 상기 제2 레벨 쉬프터부의 제4 출력단인 것이 바람직하다.
이 경우, 상기 제7 트랜지스터 내지 상기 제10 트랜지스터는 PMOS 트랜지스터이고, 상기 제11 트랜지스터 및 상기 제12 트랜지스터는 NMOS 트랜지스터인 것이 바람직하다.
한편, 상기 제3 전압레벨은 8V이고, 상기 제4 전압레벨은 3V이고, 상기 제2 클래핑 전압은 4V인 것이 바람직하다.
한편, 본 레벨 쉬프터는 복수의 트랜지스터를 이용하여, 상기 제2 레벨 쉬프터부의 출력 전압을 기설정된 제3 전압 범위로 변환하여 출력하는 제3 레벨 쉬프터부를 더 포함하고, 상기 제3 전압 범위의 상위 문턱 전압은 상기 제2 전압 범위의 상위 문턱 전압보다 높으며, 상기 제3 전압 범위의 하위 문턱 전압은 상기 제2 전압 범위의 하위 문턱 전압보다 높으며, 상기 제3 레벨 쉬프터부의 복수의 트랜지스터 각각은 게이트와 소스 사이의 전압 차가 6V 이하인 것이 바람직하다.
이 경우, 상기 제3 레벨 쉬프터부는, 쌍으로 배치되며, 제5 전압레벨을 갖는 제5 전원에 공통적으로 연결된 제13 트랜지스터 및 제14 트랜지스터, 게이트가 상기 제2 레벨 쉬프터부의 출력단 중 하나와 연결되고, 드레인이 상기 제13 트랜지스터의 소스 및 상기 제14 트랜지스터의 게이트와 공통 연결되고, 소스가 제6 전압레벨을 갖는 제6 전원에 연결된 제15 트랜지스터, 및, 게이트가 상기 제2 레벨 쉬프터부의 출력단 중 다른 하나와 연결되고, 드레인이 상기 제13 트랜지스터의 게이트 및 상기 제14 트랜지스터의 소스와 공통 연결되고, 소스가 상기 제6 전원에 연결된 제16 트랜지스터를 포함하고, 상기 제13 트랜지스터와 제15 트랜지스터 사이의 연결 노드는 상기 제3 레벨 쉬프터부의 제5 출력단이고, 상기 제14 트랜지스터와 상기 제16 트랜지스터 사이의 연결 노드는 상기 제3 레벨 쉬프터부의 제6 출력단인 것이 바람직하다.
이 경우, 상기 제13 트랜지스터 및 상기 제14 트랜지스터는 PMOS 트랜지스터이고, 상기 제15 트랜지스터 및 상기 제16 트랜지스터는 NMOS 트랜지스터인 것이 바람직하다.
한편, 상기 제5 전압레벨은 10V이고, 상기 제6 전압레벨은 5V인 것이 바람직하다.
한편, 상기 제1 전압 범위는 0V 내지 5V의 전압레벨이고, 상기 제2 전압 범위는 3V 내지 8V의 전압레벨이고, 상기 제3 전압 범위는 5V 내지 10V의 전압레벨을 갖는 것이 바람직하다.
이와 같이 본 실시 예에 따른 레벨 쉬프터는 저전압의 신호를 고전압의 신호로 변환할 때, 고전압 트랜지스터를 이용하지 않는다는 점에서, 레벨 쉬프터의 크기를 줄일 수 있다.
또한, 본 실시 예에 따른 레벨 쉬프터는 고전압 트랜지스터를 이용하지 않는다는 점에서, VGS를 6V 이상 지원하지 않은 공정을 통해서도 제작이 가능하다.
도 1은 본 발명의 일 실시 예에 따른 레벨 쉬프터의 구성을 나타내는 블록도,
도 2는 본 발명의 제2 실시 예에 따른 레벨 쉬프터의 구성을 나타내는 블록도,
도 3은 본 발명의 제2 실시 예에 따른 레벨 쉬프터의 동작을 설명하기 위한 도면,
도 4는 본 발명의 제2 실시 예에 따른 레벨 쉬프터의 회로도,
도 5는 본 발명의 제2 실시 예에 따른 레벨 쉬프터의 동작을 설명하기 위한 파형도, 그리고,
도 6은 종래의 레벨 쉬프터의 동작을 설명하기 위한 도면이다.
이하에서는 도면을 참조하여 본 발명을 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시 예에 따른 레벨 쉬프터의 구성을 나타내는 블록도이다.
도 1을 참조하면, 본 실시 예의 레벨 쉬프터(1000)는 제1 레벨 쉬프터부(100) 및 제2 레벨 쉬프터부(200)를 포함할 수 있다.
제1 레벨 쉬프터부(100)는 복수의 트랜지스터를 이용하여, 외부 입력 신호(Vinp, Vinn)를 기설정된 제1 전압 범위로 변환하여 출력한다. 제1 레벨 쉬프터부(100)의 구체적인 구성 및 동작에 대해서는 도 3 및 도 4를 참고하여 후술한다. 여기서 외부 입력 신호는 0V 내지 1.5V의 전압레벨을 갖는 신호이고, 제1 전압 범위는 예를 들어, 0V 내지 5V의 전압레벨 범위일 수 있다. 그리고 제1 레벨 쉬프터부(100)에 포함되는 복수의 트랜지스터 각각은 게이트와 소스 사이의 전압 차(VGS)가 6V이하(또는/및 드레인과 소스 사이의 전압 차(VDS)가 6V이하)인 미디엄 전압 트랜지스터(medium voltage transistor)인 것이 바람직하다.
제2 레벨 쉬프터부(200)는 복수의 트랜지스터를 이용하여, 제1 레벨 쉬프터부의 출력 전압(Vmid1p, Vmid1n)을 기설정된 제2 전압 범위로 변환하여 출력한다. 제2 레벨 쉬프터부(200)의 구체적인 구성 및 동작에 대해서는 도 3 및 도 4를 참고하여 후술한다. 여기서 기설정된 제2 전압 범위의 하위 문턱 전압은 제1 레벨 쉬프터부(100)의 제1 전압 범위의 하위 문턱 전압보다 높고, 기설정된 제2 전압 범위의 상위 문턱 전압은 제1 레벨 쉬프터부(100)의 제1 전압 범위의 상위 문턱 전압보다 높다. 예를 들어, 제2 전압 범위는 3V 내지 8V의 전압레벨 범위일 수 있다. 그리고 제2 레벨 쉬프터부(200)에 포함되는 복수의 트랜지스터 각각은 게이트와 소스 사이의 전압 차(VGS)가 6V이하(또는/및 드레인과 소스 사이의 전압 차(VDS)가 6V이하)인 미디엄 전압 트랜지스터(medium voltage transistor)인 것이 바람직하다.
이상과 같이 본 실시 예에 따른 레벨 쉬프터(1000)는 고전압 트랜지스터를 이용하지 않고, 미디엄 전압 트랜지스터를 이용하여 저전압(0V~1.5V)의 신호를 고전압(3V~8V)의 신호로 변환할 수 있게 된다. 또한, 고전압 트랜지스터를 이용하지 않는다는 점에서, 레벨 쉬프터의 크기를 줄일 수 있게 되며, VGS를 6V 이상 지원하지 않은 공정을 통해서도 제작이 가능하다.
한편, 도 1을 설명함에 있어서, 레벨 쉬프터(1000)가 두 개의 레벨 쉬프터부만을 포함하는 것으로 도시하고 설명하였으나, 레벨 쉬프터(1000)는 세 개 이상의 레벨 쉬프터부를 포함할 수 있다. 이하에서는 도 2를 참조하여 레벨 쉬프터(1000)가 세 개의 레벨 쉬프터부를 포함하는 경우를 설명한다.
도 2는 본 발명의 제2 실시 예에 따른 레벨 쉬프터의 구성을 나타내는 블록도이다.
도 2를 참조하면, 제2 실시 예의 레벨 쉬프터(1000')는 제1 레벨 쉬프터부(100), 제2 레벨 쉬프터부(200) 및 제3 레벨 쉬프터부(300)를 포함할 수 있다. 제2 실시 예에 따른 레벨 쉬프터(1000')는 제1 실시 예의 레벨 쉬프터(1000)와 비교하였을 때, 제3 레벨 쉬프터부(300)가 추가되었다는 것 이외에 다른 구성은 동일하다. 따라서, 제3 레벨 쉬프터부(300) 이외의 구성에 대한 설명은 생략한다.
제3 레벨 쉬프터부(300)는 복수의 트랜지스터를 이용하여, 제2 레벨 쉬프터부의 출력 전압을 기설정된 제3 전압 범위로 변환하여 출력한다. 제3 레벨 쉬프터부(300)의 구체적인 구성 및 동작에 대해서는 도 3 및 도 4를 참고하여 후술한다. 여기서 기설정된 제3 전압 범위의 하위 문턱 전압은 제2 레벨 쉬프터부(200)의 제2 전압 범위의 하위 문턱 전압보다 높고, 기설정된 제3 전압 범위의 상위 문턱 전압은 제2 레벨 쉬프터부(200)의 제2 전압 범위의 상위 문턱 전압보다 높다. 예를 들어, 제3 전압 범위는 5V 내지 10V의 전압레벨 범위일 수 있다. 그리고 제2 레벨 쉬프터부(300)에 포함되는 복수의 트랜지스터 각각은 게이트와 소스 사이의 전압 차가 6V이하(또는/및 드레인과 소스 사이의 전압 차(VDS)가 6V이하)인 미디엄 전압 트랜지스터(medium voltage transistor)인 것이 바람직하다.
이상과 같이 제2 실시 예에 따른 레벨 쉬프터(1000')는 고전압 트랜지스터를 이용하지 않고, 미디엄 전압 트랜지스터를 이용하여 저전압(0V~1.5V)의 신호를 고전압(5V~10V)의 신호로 변환할 수 있게 된다. 또한, 고전압 트랜지스터를 이용하지 않는다는 점에서, 레벨 쉬프터의 크기를 줄일 수 있게 되며, VGS를 6V 이상 지원하지 않은 공정을 통해서도 제작이 가능하다.
도 3은 본 발명의 제2 실시 예에 따른 레벨 쉬프터의 동작을 설명하기 위한 도면이다.
도 3을 참고하면, 저전압 범위(0V~1.5V)를 갖는 외부 입력 신호는 제1 레벨 쉬프터부(100)를 통하여 미디엄 전압 범위(0V~5V)를 갖는 신호로 변환된다.
그 다음, 미디엄 전압 범위(0V~5V)를 갖는 신호는 제2 레벨 쉬프터부(200)를 통하여 고전압 범위(3V~8V)를 갖는 신호로 변환된다.
마지막으로, 고전압 범위(3V~8V)를 갖는 신호는 제3 레벨 쉬프터부(300)를 통하여 고전압 범위(5V~10V)를 갖는 신호로 변환된다.
결과적으로, 레벨 쉬프터(1000')는 저전압 범위(0V~1.5V)를 갖는 외부 입력 신호를 고전압 범위(5V~10V)를 갖는 신호로 변환할 수 있게 된다.
한편, 구현시에는 도 3에 도시된 각각의 레벨 쉬프터부의 전압 범위와 다른 전압 범위 형태로 레벨 쉬프터부를 구현할 수 있다. 구체적으로, 제1 레벨 쉬프터부(100)는 입력신호를 0V~5V의 전압 범위로 변환하도록 구현하고, 제2 레벨 쉬프터부(200)는 제1 레벨 쉬프터부(100)의 출력 신호를 2V~7V 전압 범위로 변환하도록 구현하고, 제3 레벨 쉬프터부(300)는 제2 레벨 쉬프터부(200)의 출력 신호를 5V~10V 전압 범위로 변환하도록 구현할 수도 있다. 또한, 구현시에 네 개 이상의 레벨 쉬프터부를 이용하여 저전압 범위의 입력 신호를 고전압 범위(5V~10V)를 갖는 신호로 변환할 수 있으며, 상기 고전압 범위보다 높은 고전압 범위를 갖도록 구현할 수도 있다.
도 4는 본 발명의 제2 실시 예에 따른 레벨 쉬프터의 회로도이다.
도 4를 참조하면, 제2 실시 예의 레벨 쉬프터(1000')는 제1 레벨 쉬프터부(100), 제2 레벨 쉬프터부(200) 및 제3 레벨 쉬프터부(300)를 포함한다.
제1 레벨 쉬프터부(100)는 제1 내지 제6 트랜지스터(110~160) 및 인버터(170)를 포함한다.
제1 트랜지스터(110)는 제1 전압레벨을 갖는 제1 전원(VH1)에 연결된다. 구체적으로, 제1 트랜지스터(110)의 드레인은 제1 전원(VH1)에 연결되고, 제1 트랜지스터(110)의 소스는 제2 트랜지스터(120)의 게이트와 제3 트랜지스터(130)의 드레인이 공통 연결되는 제1 레벨 쉬프터부(100)의 제1 출력단(Vmid1n)에 연결되고, 제1 트랜지스터(110)의 게이트는 제2 트랜지스터(120)의 소스와 제4 트랜지스터(140)의 드레인이 공통 연결되는 제1 레벨 쉬프터부(100)의 제2 출력단(Vmid1p)에 연결된다. 이때, 제1 트랜지스터(110)는 PMOS 트랜지스터일 수 있다. 여기서, 제1 전압레벨은 5V일 수 있다.
제2 트랜지스터(120)는 제1 전압레벨을 갖는 제1 전원(VH1)에 연결된다. 구체적으로, 제2 트랜지스터(120)의 드레인은 제1 전원(VH1)에 연결되고, 제2 트랜지스터(120)의 소스는 제1 트랜지스터(110)의 게이트와 제4 트랜지스터(140)의 드레인이 공통 연결되는 제1 레벨 쉬프터부(100)의 제2 출력단(Vmid1p)에 연결되고, 제2 트랜지스터(120)의 게이트는 제1 트랜지스터(110)의 소스와 제3 트랜지스터(130)의 드레인이 공통 연결되는 제1 레벨 쉬프터부(100)의 제1 출력단(Vmid1n)에 연결된다. 이때, 제2 트랜지스터(120)는 PMOS 트랜지스터일 수 있다.
제3 트랜지스터(130)는 제1 클래핑 전원(VB1)을 입력받는다. 구체적으로, 제3 트랜지스터(130)의 드레인은 제1 트랜지스터(110)의 소스와 제2 트랜지스터(120)의 게이트가 공통 연결되는 제1 레벨 쉬프터부(100)의 제1 출력단(Vmid1n)에 연결되고, 제3 트랜지스터(130)의 소스는 제5 트랜지스터(150)의 드레인에 연결되고, 제3 트랜지스터(130)의 게이트는 제1 클래핑 전원(VB1)을 입력받는다. 이때, 제3 트랜지스터(130)는 PMOS 트랜지스터일 수 있다.
제4 트랜지스터(140)는 제1 클래핑 전원(VB1)을 입력받는다. 구체적으로, 제4 트랜지스터(140)의 드레인은 제2 트랜지스터(120)의 소스와 제1 트랜지스터(110)의 게이트가 공통 연결되는 제1 레벨 쉬프터부(100)의 제2 출력단(Vmid1p)에 연결되고, 제4 트랜지스터(140)의 소스는 제6 트랜지스터(160)의 드레인에 연결되고, 제4 트랜지스터(140)의 게이트는 제1 클래핑 전원(VB1)을 입력받는다. 이때, 제4 트랜지스터(140)는 PMOS 트랜지스터일 수 있다.
여기서, 제1 클래핑 전원(VB1)은 제1 레벨 쉬프터부(100)의 출력 전압이 제2 레벨 쉬프터부(200)의 하위 문턱 전압(VL2) 이하가 되지 않도록 하는 전압이다. 제1 클래핑 전원(VB1)은 예를 들어, 2V 전원일 수 있다. 이와 같이 제3 트랜지스터(130)의 게이트 및 제4 트랜지스터(140)의 게이트에 제1 클래핑 전원(VB1)이 제공되기 때문에, 제1 레벨 쉬프터부(100) 내의 복수의 트랜지스터 각각은 게이트와 소스 사이의 전압 차가 6V 이상이 되지 않게 된다.
제5 트랜지스터(150)는 외부 입력 신호(Vin)를 입력받는다. 구체적으로, 제5 트랜지스터(150)의 드레인은 제3 트랜지스터(130)의 소스에 연결되며, 제5 트랜지스터(150)의 소스는 제2 전압레벨을 갖는 제2 전원(VL1)에 연결되며, 제5 트랜지스터(150)의 게이트는 외부 입력 신호(Vin)를 입력받는다. 이때, 제5 트랜지스터(150)는 NMOS 트랜지스터일 수 있다. 여기서, 제2 전압레벨은 0V, 즉 그라운드일 수 있다.
인버터(170)는 외부 입력 신호(Vin)를 반전하여 출력한다. 구체적으로, 인버터(170)는 외부 입력 신호(Vin)를 입력받으며, 입력받은 외부 입력 신호(Vin)를 반전하여 출력할 수 있다.
제6 트랜지스터(160)는 반전된 외부 입력 신호를 입력받는다. 구체적으로, 제6 트랜지스터(160)의 드레인은 제4 트랜지스터(140)의 소스에 연결되며, 제6 트랜지스터(160)의 소스는 제2 전원(VL1)에 연결되며, 제6 트랜지스터(160)의 게이트는 인버터(170)의 출력단에 연결된다. 이때, 제6 트랜지스터(160)는 NMOS 트랜지스터일 수 있다.
이와 같은 구성에 의하여 제1 레벨 쉬프터부(100)는 0V~1.5V 전압레벨을 갖는 외부 입력 신호(Vin)를 제1 전압 범위(0V~5V)를 갖는 신호로 변환하여 출력할 수 있다.
제2 레벨 쉬프터부(200)는 제7 내지 제12 트랜지스터(210~260)를 포함한다.
제7 트랜지스터(210)는 제3 전압레벨을 갖는 제3 전원(VH2)에 연결된다. 구체적으로, 제7 트랜지스터(210)의 드레인은 제3 전원(VH2)에 연결되고, 제7 트랜지스터(210)의 소스는 제8 트랜지스터(220)의 게이트와 제9 트랜지스터(230)의 드레인이 공통 연결되는 제2 레벨 쉬프터부(200)의 제3 출력단(Vmid2n)에 연결되고, 제7 트랜지스터(210)의 게이트는 제8 트랜지스터(220)의 소스와 제10 트랜지스터(240)의 드레인이 공통 연결되는 제2 레벨 쉬프터부(200)의 제4 출력단(Vmid2p)에 연결된다. 이때, 제7 트랜지스터(210)는 PMOS 트랜지스터일 수 있다. 여기서, 제3 전압레벨은 8V일 수 있다.
제8 트랜지스터(220)는 제3 전압레벨을 갖는 제3 전원(VH2)에 연결된다. 구체적으로, 제8 트랜지스터(220)의 드레인은 제3 전원(VH2)에 연결되고, 제8 트랜지스터(220)의 소스는 제7 트랜지스터(210)의 게이트와 제10 트랜지스터(240)의 드레인이 공통 연결되는 제2 레벨 쉬프터부(200)의 제4 출력단(Vmid2p)에 연결되고, 제8 트랜지스터(220)의 게이트는 제7 트랜지스터(210)의 소스와 제9 트랜지스터(230)의 드레인이 공통 연결되는 제2 레벨 쉬프터부(200)의 제3 출력단(Vmid2n)에 연결된다. 이때, 제8 트랜지스터(220)는 PMOS 트랜지스터일 수 있다.
제9 트랜지스터(230)는 제2 클래핑 전원(VB2)을 입력받는다. 구체적으로, 제9 트랜지스터(230)의 드레인은 제7 트랜지스터(210)의 소스와 제8 트랜지스터(220)의 게이트가 공통 연결되는 제2 레벨 쉬프터부(200)의 제3 출력단(Vmid2n)에 연결되고, 제9 트랜지스터(230)의 소스는 제11 트랜지스터(250)의 드레인에 연결되고, 제9 트랜지스터(230)의 게이트는 제2 클래핑 전원(VB2)을 입력받는다. 이때, 제9 트랜지스터(230)는 PMOS 트랜지스터일 수 있다.
제10 트랜지스터(240)는 제2 클래핑 전원(VB2)을 입력받는다. 구체적으로, 제10 트랜지스터(240)의 드레인은 제8 트랜지스터(220)의 소스와 제7 트랜지스터(210)의 게이트가 공통 연결되는 제2 레벨 쉬프터부(200)의 제4 출력단(Vmid2p)에 연결되고, 제10 트랜지스터(240)의 소스는 제12 트랜지스터(260)의 드레인에 연결되고, 제10 트랜지스터(240)의 게이트는 제2 클래핑 전원(VB2)을 입력받는다. 이때, 제10 트랜지스터(240)는 PMOS 트랜지스터일 수 있다.
여기서, 제2 클래핑 전원(VB2)은 제2 레벨 쉬프터부(200)의 출력 전압이 제3 레벨 쉬프터부(300)의 하위 문턱 전압(VL3) 이하가 되지 않도록 하는 전압이다. 제2 클래핑 전원(VB2)은 예를 들어, 4V 전원일 수 있다. 이와 같이 제9 트랜지스터(230)의 게이트 및 제10 트랜지스터(240)의 게이트에 제2 클래핑 전원(VB2)이 제공되기 때문에, 제2 레벨 쉬프터부(200) 내의 복수의 트랜지스터 각각은 게이트와 소스 사이의 전압 차가 6V 이상이 되지 않게 된다.
제11 트랜지스터(250)는 제1 레벨 쉬프터부(100)의 제2 출력단(Vmid1p)에 연결된다. 구체적으로, 제11 트랜지스터(250)의 드레인은 제9 트랜지스터(230)의 소스에 연결되며, 제11 트랜지스터(250)의 소스는 제4 전압레벨을 갖는 제4 전원(VL2)에 연결되며, 제11 트랜지스터(250)의 게이트는 제1 레벨 쉬프터부(100)의 제2 출력단(Vmid1p)에 연결될 수 있다. 이때, 제11 트랜지스터(250)는 NMOS 트랜지스터일 수 있다. 여기서, 제4 전압레벨은 3V일 수 있다.
제12 트랜지스터(260)는 제1 레벨 쉬프터부(100)의 제1 출력단(Vmid1n)에 연결된다. 구체적으로, 제12 트랜지스터(260)의 드레인은 제10 트랜지스터(240)의 소스에 연결되며, 제12 트랜지스터(260)의 소스는 제4 전원(VL2)에 연결되며, 제12 트랜지스터(260)의 게이트는 제1 레벨 쉬프터부(100)의 제1 출력단(Vmid1n)에 연결될 수 있다. 이때, 제12 트랜지스터(260)는 NMOS 트랜지스터일 수 있다.
이와 같은 구성에 의하여 제2 레벨 쉬프터부(200)는 제1 전압 범위(0V~5V)를 갖는 제1 레벨 쉬프터부(100)의 출력 신호를 제2 전압 범위(3V~8V)를 갖는 신호로 변환하여 출력할 수 있다.
제3 레벨 쉬프터부(300)는 제13 내지 제16 트랜지스터(310~340)를 포함한다.
제13 트랜지스터(310)는 제5 전압레벨을 갖는 제5 전원(VH3)에 연결된다. 구체적으로, 제13 트랜지스터(310)의 드레인은 제5 전원(VH3)에 연결되고, 제13 트랜지스터(310)의 소스는 제14 트랜지스터(320)의 게이트와 제15 트랜지스터(330)의 드레인이 공통 연결되는 제3 레벨 쉬프터(300)의 제5 출력단(Voutb)에 연결되고, 제13 트랜지스터(310)의 게이트는 제14 트랜지스터(320)의 소스와 제16 트랜지스터(340)의 드레인이 공통 연결되는 제3 레벨 쉬프터부(300)의 제6 출력단(Voutp)에 연결된다. 이때, 제13 트랜지스터(310)는 PMOS 트랜지스터일 수 있다. 여기서, 제3 전압레벨은 10V일 수 있다.
제14 트랜지스터(320)는 제5 전압레벨을 갖는 제5 전원(VH3)에 연결된다. 구체적으로, 제14 트랜지스터(320)의 드레인은 제5 전원(VH3)에 연결되고, 제14 트랜지스터(320)의 소스는 제13 트랜지스터(310)의 게이트와 제16 트랜지스터(340)의 드레인이 공통 연결되는 제3 레벨 쉬프터부(300)의 제6 출력단(Voutp)에 연결되고, 제14 트랜지스터(320)의 게이트는 제13 트랜지스터(310)의 소스와 제15 트랜지스터(330)의 드레인이 공통 연결되는 제3 레벨 쉬프터부(300)의 제5 출력단(Voutb)에 연결된다. 이때, 제14 트랜지스터(320)는 PMOS 트랜지스터일 수 있다.
제15 트랜지스터(330)는 제2 레벨 쉬프터부(200)의 제4 출력단(Vmid2p)에 연결된다. 구체적으로, 제15 트랜지스터(330)의 드레인은 제13 트랜지스터(310)의 소스와 제14 트랜지스터(320)의 게이트가 공통 연결되는 제3 레벨 쉬프터부(300)의 제5 출력단(Voutb)에 연결되며, 제15 트랜지스터(330)의 소스는 제6 전압레벨을 갖는 제6 전원(VL3)에 연결되며, 제15 트랜지스터(330)의 게이트는 제2 레벨 쉬프터부(200)의 제4 출력단(Vmid2p)에 연결될 수 있다. 이때, 제15 트랜지스터(330)는 NMOS 트랜지스터일 수 있다. 여기서, 제6 전압레벨은 5V일 수 있다.
제16 트랜지스터(340)는 제2 레벨 쉬프터부(200)의 제3 출력단(Vmid2n)에 연결된다. 구체적으로, 제16 트랜지스터(340)의 드레인은 제14 트랜지스터(320)의 소스 및 제13 트랜지스터(310)의 게이트가 공통 연결되는 제3 레벨 쉬프터부(300)의 제6 출력단(Voutp)에 연결되며, 제16 트랜지스터(340)의 소스는 제6 전원(VL3)에 연결되며, 제16 트랜지스터(340)의 게이트는 제2 레벨 쉬프터부(200)의 제3 출력단(Vmid2n)에 연결될 수 있다. 이때, 제16 트랜지스터(340)는 NMOS 트랜지스터일 수 있다.
이와 같은 구성에 의하여 제3 레벨 쉬프터부(300)는 제2 전압 범위(5V~8V)를 갖는 제2 레벨 쉬프터부(200)의 출력 신호를 제3 전압 범위(5V~10V)를 갖는 신호로 변환하여 출력할 수 있다.
한편, 도 4와 같이 미디엄 전압 트랜지스터만을 이용하여 레벨 쉬프터를 구현하는 경우, 레벨 쉬프터는 대략 378㎛2 크기를 갖게 된다. 반면에 도 6과 같이 고전압 트랜지스터를 이용하여 레벨 쉬프터를 구현하는 경우, 레벨 쉬프터는 대략 6642㎛2 크기를 갖게 된다. 이와 같이 본 실시 예에 따른 레벨 쉬프터는 고전압 트랜지스터를 이용하지 않는다는 점에서, 종래에 비하여 레벨 쉬프터의 크기를 대략 1/17배 줄일 수 있게 된다.
도 5는 본 발명의 제2 실시 예에 따른 레벨 쉬프터의 동작을 설명하기 위한 파형도이다.
도 5를 참고하면, 제2 실시 예에 따른 레벨 쉬프터(1000')는 0V~1.5V 전압레벨을 갖는 외부 입력 신호(Vin)를 제1 레벨 쉬프터부(100)를 이용하여 제1 전압 범위(0V~5V)를 갖는 신호(Vmid1p)로 변환하여 출력함을 확인할 수 있다.
그리고 레벨 쉬프터(1000')는 제1 전압범위(0V~5V)를 갖는 신호(Vmid1p)를 제2 레벨 쉬프터부(200)를 이용하여 제2 전압 범위(3V~8V)를 갖는 신호(Vmid2p)로 변환하여 출력함을 확인할 수 있다.
그리고 레벨 쉬프터(1000')는 제2 전압범위(3V~8V)를 갖는 신호(Vmid2p)를 제3 레벨 쉬프터부(300)를 이용하여 제3 전압 범위(5V~10V)를 갖는 신호(Voutp)로 변환하여 출력함을 확인할 수 있다.
한편, 본 실시 예에 따른 레벨 쉬프터(1000, 1000')는 AMOLED(Active Matrix Organic Light Emitting Diodes) 구동을 위한 레벨 쉬프터로 이용될 수 있다.
이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형 실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해돼서는 안 될 것이다.
1000: 레벨 쉬프터 100: 제1 레벨 쉬프터부
200: 제2 레벨 쉬프터부 300: 제3 레벨 쉬프터부

Claims (13)

  1. 레벨 쉬프터에 있어서,
    복수의 트랜지스터를 이용하여, 외부 입력 신호를 기설정된 제1 전압 범위로 변환하여 출력하는 제1 레벨 쉬프터부; 및
    복수의 트랜지스터를 이용하여, 상기 제1 레벨 쉬프터부의 출력 전압을 기설정된 제2 전압 범위로 변환하여 출력하는 제2 레벨 쉬프터부;를 포함하고,
    상기 제2 전압 범위의 상위 문턱 전압은 상기 제1 전압 범위의 상위 문턱 전압보다 높으며, 상기 제2 전압 범위의 하위 문턱 전압은 상기 제1 전압 범위의 하위 문턱 전압보다 높으며,
    상기 제1 레벨 쉬프터부의 복수의 트랜지스터 및 상기 제2 레벨 쉬프터부의 복수의 트랜지스터 각각은 게이트와 소스 사이의 전압 차가 6V 이하이고
    상기 제1 레벨 쉬프터 부의 출력 전압이 상기 제2 레벨 쉬프터부의 하위 문턱 전압보다 낮아지지 않도록 제1 클래핑 전원을 입력받는 트랜지스터는 제1 레벨 쉬프터부의 출력단과 상기 하위 문턱 전압 사이에 있는 것을 특징으로 하는 레벨 쉬프터.
  2. 제1항에 있어서,
    상기 제1 레벨 쉬프터부는,
    쌍으로 배치되며, 제1 전압레벨을 갖는 제1 전원에 공통적으로 연결된 제1 트랜지스터 및 제2 트랜지스터;
    게이트가 상기 제1 클래핑 전원을 입력받고, 드레인이 상기 제1 트랜지스터의 소스 및 상기 제2 트랜지스터의 게이트와 공통 연결된 제3 트랜지스터;
    게이트가 상기 제1 클래핑 전원을 입력받고, 드레인이 상기 제1 트랜지스터의 게이트 및 상기 제2 트랜지스터의 소스와 공통 연결된 제4 트랜지스터;
    게이트가 상기 외부 입력 신호를 입력받고, 드레인이 상기 제3 트랜지스터의 소스와 연결되고, 소스가 제2 전압레벨을 갖는 제2 전원에 연결된 제5 트랜지스터;
    상기 외부 입력 신호를 반전하여 출력하는 인버터; 및
    게이트가 상기 인버터에서 반전된 외부 입력 신호를 입력받고, 드레인이 상기 제4 트랜지스터의 소스와 연결되고, 소스가 상기 제2 전원에 연결된 제6 트랜지스터;를 포함하고,
    상기 제1 트랜지스터와 상기 제3 트랜지스터 사이의 연결 노드는 상기 제1 레벨 쉬프터부의 제1 출력단이고,
    상기 제2 트랜지스터와 상기 제4 트랜지스터 사이의 연결 노드는 상기 제1 레벨 쉬프터부의 제2 출력단인 것을 특징으로 하는 레벨 쉬프터.
  3. 제2항에 있어서,
    상기 제1 트랜지스터 내지 제4 트랜지스터는 PMOS 트랜지스터이고,
    상기 제5 트랜지스터 및 제6 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 레벨 쉬프터.
  4. 제2항에 있어서,
    상기 제1 전압레벨은 5V이고,
    상기 제2 전압레벨은 0V이고,
    상기 제1 클래핑 전압은 2V인 것을 특징으로 하는 레벨 쉬프터.
  5. 제2항에 있어서,
    상기 제2 레벨 쉬프터부는,
    쌍으로 배치되며, 제3 전압레벨을 갖는 제3 전원에 공통적으로 연결된 제7 트랜지스터 및 제8 트랜지스터;
    게이트가 제2 클래핑 전원을 입력받고, 드레인이 상기 제7 트랜지스터의 소스 및 상기 제8 트랜지스터의 게이트와 공통 연결된 제9 트랜지스터;
    게이트가 상기 제2 클래핑 전원을 입력받고, 드레인이 상기 제7 트랜지스터의 게이트 및 상기 제8 트랜지스터의 소스와 공통 연결된 제10 트랜지스터;
    게이트가 상기 제1 레벨 쉬프터부의 제2 출력단과 연결되고, 드레인이 상기 제9 트랜지스터의 소스와 연결되고, 소스가 제4 전압레벨을 갖는 제4 전원에 연결된 제11 트랜지스터;
    게이트가 상기 제1 레벨 쉬프터부의 제1 출력단과 연결되고, 드레인이 상기 제10 트랜지스터의 소스와 연결되고, 소스가 상기 제4 전원에 연결된 제12 트랜지스터;를 포함하고,
    상기 제7 트랜지스터와 제9 트랜지스터 사이의 연결 노드는 상기 제2 레벨 쉬프터부의 제3 출력단이고,
    상기 제8 트랜지스터와 상기 제10 트랜지스터 사이의 연결 노드는 상기 제2 레벨 쉬프터부의 제4 출력단인 것을 특징으로 하는 레벨 쉬프터.
  6. 제5항에 있어서,
    상기 제7 트랜지스터 내지 상기 제10 트랜지스터는 PMOS 트랜지스터이고,
    상기 제11 트랜지스터 및 상기 제12 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 레벨 쉬프터.
  7. 제5항에 있어서,
    상기 제3 전압레벨은 8V이고,
    상기 제4 전압레벨은 3V이고,
    상기 제2 클래핑 전압은 4V인 것을 특징으로 하는 레벨 쉬프터.
  8. 제1항에 있어서,
    복수의 트랜지스터를 이용하여, 상기 제2 레벨 쉬프터부의 출력 전압을 기설정된 제3 전압 범위로 변환하여 출력하는 제3 레벨 쉬프터부;를 더 포함하고,
    상기 제3 전압 범위의 상위 문턱 전압은 상기 제2 전압 범위의 상위 문턱 전압보다 높으며, 상기 제3 전압 범위의 하위 문턱 전압은 상기 제2 전압 범위의 하위 문턱 전압보다 높으며,
    상기 제3 레벨 쉬프터부의 복수의 트랜지스터 각각은 게이트와 소스 사이의 전압 차가 6V 이하인 것을 특징으로 하는 레벨 쉬프터.
  9. 제8항에 있어서,
    상기 제3 레벨 쉬프터부는,
    쌍으로 배치되며, 제5 전압레벨을 갖는 제5 전원에 공통적으로 연결된 제13 트랜지스터 및 제14 트랜지스터;
    게이트가 상기 제2 레벨 쉬프터부의 출력단 중 하나와 연결되고, 드레인이 상기 제13 트랜지스터의 소스 및 상기 제14 트랜지스터의 게이트와 공통 연결되고, 소스가 제6 전압레벨을 갖는 제6 전원에 연결된 제15 트랜지스터; 및
    게이트가 상기 제2 레벨 쉬프터부의 출력단 중 다른 하나와 연결되고, 드레인이 상기 제13 트랜지스터의 게이트 및 상기 제14 트랜지스터의 소스와 공통 연결되고, 소스가 상기 제6 전원에 연결된 제16 트랜지스터;를 포함하고,
    상기 제13 트랜지스터와 제15 트랜지스터 사이의 연결 노드는 상기 제3 레벨 쉬프터부의 제5 출력단이고,
    상기 제14 트랜지스터와 상기 제16 트랜지스터 사이의 연결 노드는 상기 제3 레벨 쉬프터부의 제6 출력단인 것을 특징으로 하는 레벨 쉬프터.
  10. 제9항에 있어서,
    상기 제13 트랜지스터 및 상기 제14 트랜지스터는 PMOS 트랜지스터이고,
    상기 제15 트랜지스터 및 상기 제16 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 레벨 쉬프터.
  11. 제9항에 있어서,
    상기 제5 전압레벨은 10V이고,
    상기 제6 전압레벨은 5V인 것을 특징으로 하는 레벨 쉬프터.
  12. 제9항에 있어서,
    상기 제1 전압 범위는 0V 내지 5V의 전압레벨이고,
    상기 제2 전압 범위는 3V 내지 8V의 전압레벨이고,
    상기 제3 전압 범위는 5V 내지 10V의 전압레벨을 갖는 것을 특징으로 하는 레벨 쉬프터.
  13. 레벨 쉬프터에 있어서,
    복수의 트랜지스터를 이용하여, 외부 입력 신호를 기설정된 제1 전압 범위로 변환하여 출력하는 제1 레벨 쉬프터부; 및
    복수의 트랜지스터를 이용하여, 상기 제1 레벨 쉬프터부의 출력 전압을 기설정된 제2 전압 범위로 변환하여 출력하는 제2 레벨 쉬프터부;를 포함하고,
    상기 제1 레벨 쉬프터부와 상기 제2 레벨 쉬프터부는 서로 직접 연결되며,
    상기 제2 전압 범위의 상위 문턱 전압은 상기 제1 전압 범위의 상위 문턱 전압보다 높으며, 상기 제2 전압 범위의 하위 문턱 전압은 상기 제1 전압 범위의 하위 문턱 전압보다 높으며,
    상기 제1 레벨 쉬프터부의 복수의 트랜지스터 및 상기 제2 레벨 쉬프터부의 복수의 트랜지스터 각각은 게이트와 소스 사이의 전압 차가 6V 이하인 것을 특징으로 하는 레벨 쉬프터.
KR1020110055745A 2011-06-09 2011-06-09 레벨 쉬프터 KR101787758B1 (ko)

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