CN106961271B - 信号接收装置和信号处理设备 - Google Patents

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Abstract

本发明公开了一种信号接收装置和信号输入设备，涉及半导体技术领域，装置包括：输入端，用于接收来自外部的输入信号；第一电路部分，其包括第一PMOS晶体管、使能开关、第一保护开关和第一传输门，第一PMOS晶体管经第一保护开关、使能开关连接至第一电源轨，第一PMOS晶体管的栅极经第一传输门连接至输入端；第二电路部分，其包括下拉晶体管、第一NMOS晶体管、第二保护开关和第二传输门，第一NMOS晶体管连接在输出节点和第二电源轨之间，第二保护开关连接在输出节点与第一节点之间，下拉晶体管并联连接在输出节点与第二电源轨之间，第一NMOS晶体管的栅极经第二传输门连接至输入端；使能开关和下拉晶体管分别受第一使能信号和第二使能信号的控制而导通或断开。

Description

信号接收装置和信号处理设备
技术领域
本发明涉及半导体技术领域，尤其涉及一种信号接收装置和信号处理设备。
背景技术
随着微电子技术的发展，高速和低功耗在集成电路中变得越来越重要。在半导体器件的制造工艺中，可以通过减小栅极氧化物的厚度来提高操作速度，但是这会限制在栅极氧化物上所允许的电场强度。当操作电源电压高于器件的耐受电压(例如，栅极氧化物所允许的电压)时，传统的输入输出I/O结构将不能正常工作。
因此，有必要提出一种方案使得耐压低的器件能够工作在高的电源电压下。
发明内容
本公开的一个实施例的目的在于提出一种信号接收装置，其能够利用低耐压的器件以简单的结构实现在更高的电源电压下工作。
根据本公开的一个实施例，提供一种信号接收装置，包括：输入端，用于接收来自外部的输入信号；第一电路部分，包括第一PMOS晶体管、使能开关、第一保护开关和第一传输门，所述使能开关连接在所述第一PMOS晶体管和第一电源轨之间，所述第一保护开关连接在第一节点和所述第一PMOS晶体管之间，其中所述第一PMOS晶体管的栅极经第一传输门连接至所述输入端，所述第一传输门用于对输入信号的电压进行钳位，并将钳位的电压输入到所述第一PMOS晶体管的栅极，所述使能开关受第一使能信号的控制而导通或断开，所述第一保护开关被设置为在第一PMOS晶体管导通时保持导通；第二电路部分，包括下拉晶体管、第一NMOS晶体管、第二保护开关和第二传输门，所述第一NMOS晶体管连接在输出节点和第二电源轨之间，所述第二保护开关连接在所述输出节点与第一节点之间，所述下拉晶体管并联连接在所述输出节点与所述第二电源轨之间，其中所述第一NMOS晶体管的栅极经第二传输门连接至所述输入端，所述第二传输门用于对输入信号的电压进行钳位，并将钳位的电压输入到所述第一NMOS晶体管的栅极，所述第二保护开关被设置为在所述第一NMOS晶体管导通时保持导通，所述下拉晶体管受第二使能信号的控制而导通或断开；其中，所述第一电源轨和第二电源轨两者之间提供第一电源域电压，并且，构成所述第一传输门、所述第二传输门、所述第一PMOS晶体管、所述使能开关、所述第一保护开关、所述第一NMOS晶体管、所述下拉晶体管和所述第二保护开关的各器件的耐受电压低于所述第一电源域电压。
在一个实施方式中，所述第一使能信号和所述第二使能信号在逻辑上相同。
在一个实施方式中，所述使能开关连接在所述第一PMOS晶体管和所述第一电源轨之间；所述第一保护开关连接在所述第一节点和所述第一PMOS晶体管之间。
在一个实施方式中，所述输出节点操作连接到内核电路，所述内核电路工作在比所述第一电源域低的第二电源域(例如，用于内核电路的电源域，也称作内核电源域)。
在一个实施方式中，所述装置还包括：使能信号产生电路，用于根据来自内核电路的控制信号，产生所述第一使能信号和第二使能信号。
在一个实施方式中，所述使能信号产生电路包括差分放大器，其中：所述差分放大器的一个输入接收所述控制信号，另一个输入接收所述控制信号的反，并且所述差分放大器的一个输出端输出所述第一使能信号。
在一个实施方式中，所述差分放大器包括：左支电路部分，连接在所述第一电源轨与所述第二电源轨之间，所述左支电路部分包括第二NMOS晶体管和第二PMOS晶体管，其中所述第二NMOS晶体管的漏极经第三保护开关和第四保护开关连接至第二节点，所述第二NMOS晶体管的源极连接至所述第二电源轨，所述第二PMOS晶体管的源极连接至所述第一电源轨，所述第二PMOS晶体管的漏极连接至所述第二节点，所述第三保护开关和所述第四保护开关保持导通；右支电路部分，连接在所述第一电源轨与所述第二电源轨之间，所述右支电路部分包括第三NMOS晶体管和第三PMOS晶体管，其中所述第三NMOS晶体管的漏极经第五保护开关和第六保护开关连接至第三节点，所述第三NMOS晶体管的源极连接至所述第二电源轨，所述第三PMOS晶体管的源极连接至所述第一电源轨，所述第三PMOS晶体管的漏极连接至所述第三节点；所述第五保护开关和所述第六保护开关保持导通；其中，所述第二PMOS晶体管的栅极连接至所述第三节点，所述第三PMOS晶体管的栅极连接至所述第二节点；并且所述第二节点或所述第三节点中的一个作为所述输出端输出所述第一使能信号。
在一个实施方式中，所述装置还包括：级联的一个或多个反相器，连接在所述输出节点和所述内核电路之间，用于将所述输出节点的信号输入到所述内核电路，其中所述一个或多个反相器工作在所述内核电源域。
在一个实施方式中，所述第一传输门受第一参考信号的控制，所述第二传输门受第二参考信号的控制，所述第一电源轨的电压与第一参考信号的电压之差等于所述第二参考信号的电压与第二电源轨的电压之差。
在一个实施方式中，所述第四保护开关和所述第六保护开关受第一参考信号的控制，所述第三保护开关和所述第五保护开关受第二参考信号的控制，所述第一电源轨的电压与第一参考信号的电压之差等于所述第二参考信号的电压与第二电源轨的电压之差。
在一个实施方式中，所述第二使能信号为来自内核电路的控制信号或者为所述控制信号的反。
根据本公开的另一个实施例，提供一种信号处理设备，包括：如上述任一实施例所述的信号接收装置和内核电路；所述内核电路用于接收并处理从所述信号接收装置输出的信号。
通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征、方面及其优点将会变得清楚。
附图说明
附图构成本说明书的一部分，其描述了本公开的示例性实施例，并且连同说明书一起用于解释本发明的原理，在附图中：
图1示出了根据本公开一个实施例的信号接收装置的示意图；
图2示出了根据本公开另一个实施例的信号接收装置的示意图；
图3示出了根据本公开又一个实施例的信号接收装置的示意图；
图4示出了根据本公开再一个实施例的信号接收装置的示意图；
图5示出了图4所示实施例中不同节点的模拟波形图；
图6示出了根据本公开一个实施例的信号处理设备的示意图。
具体实施方式
现在将参照附图来详细描述本公开的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本发明范围的限制。
此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以相对于其他层有所夸大。
以下对示例性实施例的描述仅仅是说明性的，在任何意义上都不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。
应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将不需要对其进行进一步讨论。
图1示出了根据本公开一个实施例的信号接收装置100的示意图。
如图1所示，信号接收装置100包括输入端101，用于接收来自外部的输入信号。尽管这里输入端101被示出为焊盘(PAD)，然而应理解，本发明不限于此，输入端101也可以包括布线、电极等等。
信号接收装置100还包括第一电路部分102，连接在第一电源轨103和第一节点104之间。第一电路部分102包括第一PMOS晶体管112、使能开关122、第一保护开关132和第一传输门105。这里，需要注意，本领域技术人员将显然地理解，晶体管和/或开关的串联/并联连接一般是针对其电流传输端子(例如，源极/漏极)而言，而并非是针对其控制端子(例如，栅极)。参看附图将更明白地理解这一点。
在图1所示的示例中，使能开关122连接在第一PMOS晶体管112和第一电源轨103之间，第一保护开关132连接在第一节点104和第一PMOS晶体管112之间。
第一PMOS晶体管112的栅极可以经第一传输门105连接至输入端101。使能开关122受第一使能信号IENH的控制而导通或断开。
这里，第一传输门105用于对输入信号的电压进行钳位，并将钳位的电压输入到第一PMOS晶体管112的栅极。在一个示例中，第一传输门105可以用PMOS晶体管来实现，如图1所示。在该示例中，第一传输门105的控制端子(例如，PMOS晶体管105的栅极)可以连接到参考电位REFP，如下面将更详细说明的。
第一保护开关132被设置为在使能开关导通时保持导通。这里，第一保护开关132可以由PMOS晶体管实现，如图1中所示，其栅极连接到参考电位REFP。
信号接收装置100还包括第二电路部分106，连接在第二电源轨107和第一节点104之间。如图1所示，第二电路部分106可以包括下拉晶体管116、第一NMOS晶体管126、第二保护开关136和第二传输门109。第一NMOS晶体管126连接在输出节点108和第二电源轨107之间，第二保护开关136连接在输出节点108与第一节点104之间，下拉晶体管116并联连接在第一NMOS晶体管126和第二保护开关136之间的输出节点108与第二电源轨107之间。
第一NMOS晶体管126的栅极可以经第二传输门109连接至输入端101。第二传输门109用于对输入信号的电压进行钳位，并将钳位的电压输入到第一NMOS晶体管126的栅极。在一个示例中，第二传输门109可以用NMOS晶体管来实现，如图1所示。在该示例中，第二传输门109的控制端子(例如，NMOS晶体管109的栅极)可以连接到参考电位REFN，如下面将更详细说明的。
第二保护开关136被设置为在使能开关导通时保持导通。这里，第二保护开关136可以由NMOS晶体管实现，如图1中所示，其栅极连接到参考电位REFN。
下拉晶体管116受第二使能信号IENC的控制而导通或断开。在一个实施例中，第一使能信号IENH和第二使能信号IENC在逻辑上相同。
这里，第一电源轨103和第二电源轨107两者之间可以提供第一电源域电压。例如，第一电源轨提供电源电压VDD33(第一电源电压)，例如3.3V，第二电源轨接地(第二电源电压)，例如0V；相应地，第一电源域电压为3.3V。这里，“连接到某电源轨”也可以被理解为连接到相应的电源电压。
在该示例中，构成第一传输门105、第二传输门109、第一PMOS晶体管112、使能开关122、第一保护开关132、第一NMOS晶体管126、下拉晶体管116和第二保护开关136的各器件的耐受电压低于该第一电源域电压。例如，在一些实施方式中，第一电源域电压相应为3.3V，各器件的耐受电压被设置为1.8V。
另外，第一电源轨103的电压与第一参考信号REFP的电压之差可以基本等于第二参考信号REFN的电压与第二电源轨107的电压之差，从而保证各器件能正常工作。作为一个非限制性示例，对于3.3V的第一电源域电压，例如，第一参考信号REFP的电压可以为1.5V，第二参考信号REFN的电压可以为1.8V。
另外，在一些实施例中，输入信号的脉冲的最大振幅(即，最高电压和最低电压之差)可以与第一电源域电压相当，例如为3.3V。
尽管这里未具体示出示例中晶体管或者开关的具体参数，但是本领域技术人员将容易理解，基于本发明的教导，可以根据设计的需要而自由地选择或者设置各器件的具体参数。
下面列举一个例子对如图1所示的实施例的信号接收装置100的操作过程进行说明。
设输入端101接收的来自外部的输入信号电压范围为0至3.3V，第一使能信号IENH被断言(即，第一使能信号IENH有效，例如使得使能开关122导通)，而第二使能信号IENC未被断言。下面说明假设在时刻A(见图5)，输入信号为高电位(3.3V)的情况下信号接收装置100的操作。
第一使能信号IENH被断言，使得使能开关122导通。由于第一传输门105受第一参考信号REFP控制而导通，因此，高电位通过第一传输门105传输到节点PAD_H。换而言之，节点PAD_H处于其自身处的高电位(例如，接近或略小于3.3V)。另一方面，输入信号被第二传输门109钳位，使得节点PAD_L处于其自身处的高电位(例如，接近或小于约1.5V)。
此时，PAD_H处于其自身的高电位，使得第一PMOS晶体管112截止(而不管使能开关122是否被第一使能信号IENH导通)；而PAD_L处于其自身的高电位，使得第一NMOS晶体管126导通；从而在节点PAD_N(即，输出节点108)处产生其自身处的低电位(例如，接近0V)。
另外，尽管PAD_H处于高电位，但是第一PMOS晶体管112的栅极与源极/漏极之间、栅极与背栅之间、以及其源极与漏极之间的电压差等都小于或等于第一PMOS晶体管112的耐受电压，从而使得第一PMOS晶体管112安全。类似地，尽管节点PAD_L处于其自身处的高电位(例如，1.5V)，然而第一NMOS晶体管126的栅极与源极/漏极之间以及其源极与漏极之间的电压差等都小于或等于第一NMOS晶体管126的耐受电压，从而使得第一NMOS晶体管126安全。同样的，其余各开关或者器件亦工作在安全范围内。
下面说明假设输入信号由高电位下降变为时刻B(见图5)时的低电位(0V)的情况下信号接收装置100的操作。
第一使能信号IENH被断言，使得使能开关122导通。第一传输门105受第一参考信号REFP控制而导通，然而由于输入信号为低电位，因此，节点PAD_H从高电位下降并被钳位在其自身的低电位，例如接近参考信号REFP的电位VREFP+阈值电压的电位(例如，2V，如图5所示)。从而，第一PMOS晶体管112导通。同时，第一保护开关132的栅极源极电压Vgs小于其阈值Vth，使得第一保护开关132导通。另一方面，输入信号通过第二传输门109传输到节点PAD_L，使得节点PAD_L处于其自身处的低电位(例如，0V)。
此时，第一电路部分(包括第一PMOS晶体管112、使能开关122以及第一保护开关132)导通，而第一NMOS晶体管126截止。此时第二保护开关136先处于导通(其Vgs大于其阈值Vth)，从而将节点PAD_N的电位拉高至第二参考信号的电位VREFN减去其Vth(VREFN-Vth)的电平，之后第二保护开关136截止，从而在节点PAD_N(即，输出节点108)处维持在该上拉电位(VREFN-Vth)，即其自身处的高电位(例如，接近1.2V)。在这种情况下，如果节点PAD_N的电位从(VREFN-Vth)下落的话，则导致第二保护开关136导通，从而使节点PAD_N的电位维持在该电平(VREFN-Vth)。
类似地，各开关或者器件亦工作在安全范围内。
在第一使能信号IENH未被断言，第二使能信号IENC被断言的情况下，使能开关122截止，下拉晶体管116导通，从而将节点PAD_N(即，输出节点108)处的电平下拉至接近0V。
需要说明的是，本公开提供的信号输出装置的输出节点设置在了第一NMOS晶体管126和第二保护开关136之间，从而使得本发明不需要额外设置部件(例如，传输门)来降低输出节点输出的电压，简化了电路结构。
在一个实施例中，如图1所示，输出节点108可以操作地连接到内核电路。一般地，内核电路处于比第一电源域(例如，3.3V)低的第二电源域，也即，内核电路以第二电源电压(例如，1V)工作。
图2示出了根据本公开另一个实施例的信号接收装置200的示意图。与图1所示实施例相比，图2所示的信号接收装置200还可以包括用于产生第一使能信号IENH和第二使能信号IENC的使能信号产生电路201。在一种实现方式中，使能信号产生电路201根据来自内核电路的控制信号，产生第一使能信号IENH和第二使能信号IENC。作为使能信号产生电路的一个具体实现方式，使能信号产生电路201可以包括差分放大器，其中：差分放大器的一个输入接收控制信号，另一个输入接收控制信号的反，并且差分放大器的一个输出端输出第一使能信号IENH。作为另一个实现方式，使能信号产生电路201可以包括电平移位器，用于对来自信号接收装置外部(例如，内核电路)的控制信号进行电平移位，从而产生第一使能信号IENH。此外，可以以控制信号IE或控制信号IE的反作为第二使能信号IENC来控制下拉晶体管116导通或断开。当控制信号IE为高电平有效时，可以以控制信号IE的反(例如通过设置反相器实现对控制信号IE取反)作为第二使能信号IENC，当控制信号IE为低电平有效时，可以直接以控制信号IE作为第二使能信号IENC。
图3示出了根据本公开又一个实施例的信号接收装置300的示意图。如图3所示，该实施例中的使能信号产生电路201包括差分放大器，差分放大器包括左支电路部分和右支电路部分。下面结合图3对差分放大器的结构进行详细说明。
首先对左支电路部分进行说明。
左支电路部分连接在第一电源轨103与第二电源轨107之间。左支电路部分包括第二NMOS晶体管301和第二PMOS晶体管302。第二NMOS晶体管301的漏极经第三保护开关303和第四保护开关304连接至第二节点309，第二NMOS晶体管301的源极连接至第二电源轨107。第二PMOS晶体管302的源极连接至第一电源轨103，第二PMOS晶体管302的漏极连接至第二节点309。第三保护开关303和第四保护开关304被设置为保持导通。例如，第三保护开关303可以由NMOS晶体管实现，受第二参考信号REFN的控制；而第四保护开关304可以由PMOS晶体管实现，受第一参考信号REFP的控制。通过调节第一参考信号REFP和第二参考信号REFN的大小，可以使得第三保护开关303和第四保护开关304保持导通。在一个实施例中，第一参考信号的电压和第二参考信号的电压可以被设置为第一电源域电压的中值的±20％范围内。例如，第一参考信号的电压可以为1.5V，第二参考信号的电压可以为1.8V。
下面对右支电路部分进行说明。
右支电路部分连接在第一电源轨103与第二电源轨107之间，右支电路部分包括第三NMOS晶体管305和第三PMOS晶体管306，第三NMOS晶体管305的漏极经第五保护开关307和第六保护开关308连接至第三节点310，第三NMOS晶体管305的源极连接至第二电源轨107。第三PMOS晶体管306的源极连接至第一电源轨103，第三PMOS晶体管306的漏极连接至第三节点310。第五保护开关307和第六保护开关308被设置为保持导通。例如，第五保护开关307可以由NMOS晶体管实现，受第二参考信号REFN的控制；而第六保护开关308可以由PMOS晶体管实现，受第一参考信号REFP的控制。通过调节第一参考信号REFP和第二参考信号REFN的大小，可以使得第五保护开关307和第六保护开关308保持导通。
另外，第二PMOS晶体管302的栅极连接至第三节点310，第三PMOS晶体管306的栅极连接至第二节点309。第二节点309或第三节点310中的一个可以作为输出端输出第一使能信号IENH。
在图3所示的差分放大器中，控制信号IE可以来自于例如内核电路。第二NMOS晶体管301的栅极作为一个输入端来接收控制信号IE的反(经过一个反相器)；第三NMOS晶体管305的栅极作为另一个输入端来接收控制信号IE(经过两个反相器)。在这种情况下，第三节点310作为输出端输出第一使能信号IENH。但这并非是限制性的，在其他的实施例中，第二NMOS晶体管301的栅极可以作为一个输入端来接收控制信号IE；第三NMOS晶体管305的栅极可以作为另一个输入端来接收控制信号IE的反；在这种情况下，第二节点309作为输出端输出第一使能信号IENH。图3示意性地示出了通过第三节点310作为输出端输出第一使能信号IENH的情况。
在图3所示的实施例中，当控制信号IE为高电平时，第二NMOS晶体管301截止，第三NMOS晶体管305、第五保护开关307和第六保护开关308导通，使得第三节点310被下拉，例如至其自身的低电平，从而第三节点310输出的第一使能信号IENH为其自身的低电平。此时，控制信号IE的反被输出作为第二使能信号IENC，其也为低电平。从而，使能开关112导通，下拉晶体管116断开。
当控制信号IE为低电平时，第三NMOS晶体管305截止，第二NMOS晶体管301、第三保护开关303和第四保护开关304导通，使得第二节点309被下拉，例如至自自身的低电平。从而，第三PMOS晶体管306导通，使得第三节点310被上拉至其自身的高电平。从而，第三节点310输出的第一使能信号IENH为其自身的高电平。此时，第二使能信号IENC也为高电平。从而，使能开关112断开，下拉晶体管116导通。
图4示出了根据本公开又一个实施例的信号接收装置400的示意图。与图3所示实施例相比，图4所示所示信号接收装置400还可以包括：级联的一个或多个反相器401。图4示意性地示出了三个反相器401，级联的反相器401连接在输出节点108和内核电路之间，以将所述输出节点108的信号输入到内核电路。其中，所述一个或多个反相器401工作在比第一电源域(例如，第一电源域电压为3.3V)低的内核电源域(例如，相应的第二电源域电压为1V)。
另外，也可以在图1或图2所示实施例的基础上增加图4所示级联的一个或多个反相器401，在此不再赘述。
图5示出了图4所示实施例中不同节点的模拟波形图。如图5所示，当从PAD输入的电压为3.3V时，PAD_N输出的电压约为1.2V，经过级联反相器后在C节点输出的电压为1.02V左右。
由此可见，本公开提供的信号输入装置，针对处于高的电源域的输入信号，利用耐受电压低于高的电源域的电源阈电压的器件(也可以称为处于低的电源域的器件)，将输入信号的电压转换为适合于供处于低的电源域的电路(例如，内核电路)使用的电压。在实际应用中，可以根据需求选择各器件的尺寸等参数来实现输入信号电压到期望电压的转换。
图6示出了根据本公开一个实施例的信号处理设备的示意图。如图6所示，该信号处理设备包括：上述任一实施例所述的信号接收装置(100，200，300或400)和内核电路；其中：内核电路用于处理信号接收装置输出的信号。内核电路可以是例如，处理器、DSP(Digital Signal Process，数字信号处理)芯片、逻辑阵列等等。
至此，已经详细描述了根据本公开实施例的信号接收装置和信号处理设备。为了避免遮蔽本公开的构思，没有描述本领域所公知的一些细节，本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。另外，本说明书公开所教导的各实施例可以自由组合。本领域的技术人员应该理解，可以对上面说明的实施例进行多种修改而不脱离如所附权利要求限定的本公开的精神和范围。

Claims (11)

1.一种信号接收装置，其特征在于，包括：
输入端，用于接收来自外部的输入信号；
第一电路部分，包括第一PMOS晶体管、使能开关、第一保护开关和第一传输门，所述使能开关连接在所述第一PMOS晶体管和第一电源轨之间，所述第一保护开关连接在第一节点和所述第一PMOS晶体管之间，其中
所述第一PMOS晶体管的栅极经所述第一传输门连接至所述输入端，
所述第一传输门用于对输入信号的电压进行钳位，并将钳位的电压输入到所述第一PMOS晶体管的栅极，
所述使能开关受第一使能信号的控制而导通或断开，
所述第一保护开关被设置为在第一PMOS晶体管导通时保持导通，
第二电路部分，包括下拉晶体管、第一NMOS晶体管、第二保护开关和第二传输门，所述第一NMOS晶体管连接在输出节点和第二电源轨之间，所述第二保护开关连接在所述输出节点与第一节点之间，所述下拉晶体管与所述第一NMOS晶体管并联地连接在所述输出节点与所述第二电源轨之间，其中
所述第一NMOS晶体管的栅极经所述第二传输门连接至所述输入端，
所述第二传输门用于对输入信号的电压进行钳位，并将钳位的电压输入到所述第一NMOS晶体管的栅极，
所述第二保护开关被设置为在所述第一NMOS晶体管导通时保持导通，
所述下拉晶体管受第二使能信号的控制而导通或断开，
其中，所述第一电源轨和第二电源轨两者之间提供第一电源域电压，并且
其中，构成所述第一传输门、所述第二传输门、所述第一PMOS晶体管、所述使能开关、所述第一保护开关、所述第一NMOS晶体管、所述下拉晶体管和所述第二保护开关的各器件的耐受电压低于所述第一电源域电压。
2.根据权利要求1所述的信号接收装置，其特征在于，所述第一使能信号和所述第二使能信号在逻辑上相同。
3.根据权利要求1所述的信号接收装置，其特征在于，所述输出节点操作连接到内核电路。
4.根据权利要求1所述的信号接收装置，其特征在于，还包括：
使能信号产生电路，用于根据来自内核电路的控制信号，产生所述第一使能信号和第二使能信号。
5.根据权利要求4所述的信号接收装置，其特征在于，所述使能信号产生电路包括差分放大器，其中：
所述差分放大器的一个输入接收所述控制信号，另一个输入接收所述控制信号的反，并且
所述差分放大器的一个输出端输出所述第一使能信号。
6.根据权利要求5所述的信号接收装置，其特征在于，所述差分放大器包括：
左支电路部分，连接在所述第一电源轨与所述第二电源轨之间，所述左支电路部分包括第二NMOS晶体管和第二PMOS晶体管，其中
所述第二NMOS晶体管的漏极经第三保护开关和第四保护开关连接至第二节点，所述第二NMOS晶体管的源极连接至所述第二电源轨，
所述第二PMOS晶体管的源极连接至所述第一电源轨，所述第二PMOS晶体管的漏极连接至所述第二节点，
所述第三保护开关和所述第四保护开关保持导通；右支电路部分，连接在所述第一电源轨与所述第二电源轨之间，所述右支电路部分包括第三NMOS晶体管和第三PMOS晶体管，其中
所述第三NMOS晶体管的漏极经第五保护开关和第六保护开关连接至第三节点，所述第三NMOS晶体管的源极连接至所述第二电源轨，
所述第三PMOS晶体管的源极连接至所述第一电源轨，所述第三PMOS晶体管的漏极连接至所述第三节点；
所述第五保护开关和所述第六保护开关保持导通；
其中，所述第二PMOS晶体管的栅极连接至所述第三节点，所述第三PMOS晶体管的栅极连接至所述第二节点；并且
所述第二节点或所述第三节点中的一个作为所述输出端输出所述第一使能信号。
7.根据权利要求3所述的信号接收装置，其特征在于，还包括：级联的一个或多个反相器，连接在所述输出节点和所述内核电路之间，用于将所述输出节点的信号输入到所述内核电路。
8.根据权利要求1所述的信号接收装置，其特征在于，所述第一传输门受第一参考信号的控制，所述第二传输门受第二参考信号的控制，所述第一电源轨的电压与第一参考信号的电压之差等于所述第二参考信号的电压与第二电源轨的电压之差。
9.根据权利要求6所述的信号接收装置，其特征在于，所述第四保护开关和所述第六保护开关受第一参考信号的控制，所述第三保护开关和所述第五保护开关受第二参考信号的控制，所述第一电源轨的电压与所述第一参考信号的电压之差等于所述第二参考信号的电压与第二电源轨的电压之差。
10.根据权利要求5所述的信号接收装置，其特征在于，所述第二使能信号为来自内核电路的控制信号或者为所述控制信号的反。
11.一种信号处理设备，其特征在于，包括：如权利要求1至10任一项所述的信号接收装置和内核电路；
所述内核电路用于接收并处理从所述信号接收装置输出的信号。
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