CN102646440A - 非对称读出放大器设计 - Google Patents

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CN102646440A CN2012100334963A CN201210033496A CN102646440A CN 102646440 A CN102646440 A CN 102646440A CN 2012100334963 A CN2012100334963 A CN 2012100334963A CN 201210033496 A CN201210033496 A CN 201210033496A CN 102646440 A CN102646440 A CN 102646440A
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Abstract

一种电路，包括：第一反相器，包括第一PMOS晶体管和第一NMOS晶体管；第二反相器，包括第二PMOS晶体管和第二NMOS晶体管；第一节点，连接至第一PMOS晶体管和第一NMOS晶体管的栅极以及第二PMOS晶体管和第二NMOS晶体管的漏极；第二节点，连接至第二PMOS晶体管的栅极和第二NMOS晶体管的栅极以及第一PMOS晶体管的漏极和第一NMOS晶体管的漏极；第一电容器，具有第一电容，连接至第一节点；以及第二电容器，具有第二电容，连接至第二节点，其中，第二电容大于第一电容。本发明还提出了一种非对称读出放大器设计。

Description

非对称读出放大器设计
技术领域
本发明涉及半导体领域，更具体地，本发明涉及一种非对称读出放大器设计。
背景技术
读出放大器用于从存储器阵列中读取所存储的数据。存储器阵列中的存储数据可以被提供给连接至读出放大器的数据线。然后，读出放大器放大该数据。
读出放大器包括单端放大器和差分读出放大器。在单端读出放大器中，例如，通过反相器直接放大从存储器阵列检索的数据。单端读出放大器要求从存储器阵列读取的信号具有高摆动并且对于小信号读出不可靠。此外，单端读出放大器的访问时间较长，并且单端读出放大器的读取容限较低。因此，尽管单端读出放大器通常具有要求小芯片面积的简单设计，但单端读出放大器的性能不是很令人满意。
在差分读出放大器中，可能需要基准电压发生器来生成基准电压。还可能需要基准存储列来向基准电压发生器提供信号。从存储器阵列读取的数据可以被提供给差分读出放大器，该差分读出放大器接收数据和基准电压作为差分输入信号。通过基准电压和数据的电压电平来确定差分读出放大器的状态。
通常，通过基准存储列的设计，差分读出放大器可以可靠地感测和放大数据。然而，基准存储列和基准电压发生器要求复杂的电路设计来确保基准电压是可靠的。因此，涉及到大量的芯片面积损失。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种电路，包括：第一反相器，包括第一PMOS晶体管和第一NMOS晶体管；第二反相器，包括第二PMOS晶体管和第二NMOS晶体管；第一节点，连接至所述第一PMOS晶体管的栅极和所述第一NMOS晶体管的栅极以及所述第二PMOS晶体管的漏极和所述第二NMOS晶体管的漏极；第二节点，连接至所述第二PMOS晶体管的栅极和所述第二NMOS晶体管的栅极以及所述第一PMOS晶体管的漏极和所述第一NMOS晶体管的漏极；第一电容器，具有第一电容，连接至所述第一节点；以及第二电容器，具有第二电容，连接至所述第二节点，其中，所述第二电容大于所述第一电容。
在该电路中，进一步包括：电压源，被配置为向所述电压源的输出提供固定电压；存储器阵列；数据线，连接至所述存储器阵列的位线；第一数据输入晶体管，包括连接至所述电压源的输出的第一源极/漏极区域和连接至所述第一节点的第二源极/漏极区域；以及第二数据输入晶体管，包括连接至所述数据线的第一源极/漏极区域和连接至所述第二节点的第二源极/漏极区域。
在该电路中，所述固定电压是逻辑高电压，并且其中，所述第一电容器连接在所述第一节点和VSS节点之间，所述第二电容器连接在所述第二节点和所述VSS节点之间。
在该电路中，所述固定电压是逻辑低电压，并且其中，所述第一电容器连接在所述第一节点和VDD节点之间，所述第二电容器连接在所述第二节点和所述VDD节点之间。
在该电路中，所述第二电容与所述第一电容的比率大于约1.5。
在该电路中，所述第一电容器和所述第二电容器由作为电容器极板的金属线形成，所述金属线在包括所述电路的相应芯片的金属层中。
在该电路中，所述第一电容器和所述第二电容器由MOS晶体管形成，所述MOS晶体管的源极区域连接至相应MOS晶体管的漏极区域。
根据本发明的另一方面，提供了一种电路，包括：存储器阵列；数据线，被配置为接收来自所述存储器阵列的位线的信号；数据锁存器；第一节点和第二节点，其中，所述第一节点和所述第二节点是所述数据锁存器的互补节点；第一电容器，具有第一电容，连接至所述第一节点；第二电容器，具有第二电容，连接至所述第二节点，其中，所述第二电容大于所述第一电容；电压源，被配置为将固定电压提供给所述电压源的输出；第一数据输入晶体管，包括连接至所述电压源的输出的第一源极/漏极区域和连接至所述第一节点的第二源极/漏极区域；以及第二数据输入晶体管，包括连接至所述数据线的第一源极/漏极区域和连接至所述第二节点的第二源极/漏极区域。
在该电路中，所述数据锁存器包括第一反相器和第二反相器，所述第一节点连接至所述第二反相器中的晶体管的栅极，所述第二节点连接至所述第一反相器中的晶体管的栅极。
在该电路中，进一步包括：第一预充电MOS晶体管，包括连接至所述第一节点的漏极和连接至电源节点的源极；第二预充电MOS晶体管，包括连接至所述第二节点的漏极和连接至所述电源节点的源极，所述电源节点处于基本等于所述固定电压的电压；以及第三预充电MOS晶体管，包括连接至所述第一节点的漏极和连接至所述第二节点的源极。
在该电路中，所述固定电压是VDD电压，并且其中，所述第一电容器连接在所述第一节点和VSS节点之间，所述第二电容器连接在所述第二节点和所述VSS节点之间。
在该电路中，所述固定电压是VSS电压，并且其中，所述第一电容器连接在所述第一节点和VDD节点之间，所述第二电容器连接在所述第二节点和所述VDD节点之间。
在该电路中，所述第二电容与所述第一电容的比率大于约1.5。
在该电路中，所述第一电容器和所述第二电容器由作为电容器极板的金属线形成。
在该电路中，所述第一电容器和所述第二电容器由MOS晶体管形成，所述MOS晶体管的源极区域连接至相应MOS晶体管的漏极区域。
根据本发明的又一方面，提供了一种方法，所述方法包括：将读出放大器的第一节点和第二节点预充电到相同电压，其中，所述第一节点通过第一电容器连接至电源节点，所述第二节点通过第二电容器连接至所述电源节点，并且其中，所述第一电容器的第一电容小于所述第二电容器的第二电容；将来自存储器的位线的电压接收到数据线中；在接收所述电压的步骤之后，导通第一晶体管以将固定电压接收到所述读出放大器中，其中，所述固定电压连接至所述读出放大器中的所述第一节点；以及在执行导通所述第一晶体管的步骤的时刻，第二晶体管同时导通以将电压接收到所述读出放大器中，其中，所述电压被接收到所述第二节点。
在该电路中，所述固定电压是基本等于所述相同电压的逻辑高电压，并且其中，所述方法进一步包括：在导通所述第一晶体管和所述第二晶体管的步骤之后，对所述第一节点和所述第二节点进行放电直到所述读出放大器进入稳定状态。
在该电路中，所述固定电压是基本等于所述相同电压的逻辑低电压，并且其中，所述方法进一步包括：在导通所述第一晶体管和所述第二晶体管的步骤之后，对所述第一节点和所述第二节点进行充电直到所述读出放大器进入稳定状态。
在该电路中，所述第二电容与所述第一电容的比率大于约1.5。
在该电路中，所述第一电容器和所述第二电容器包括MOS晶体管，所述MOS晶体管的源极区域连接至相应MOS晶体管的漏极区域。
附图说明
为了更完整地理解实施例及其优点，现在附图进行以下描述，其中：
图1示出了根据实施例的非对称读出放大器的电路图，其中，固定逻辑高电压被用作非对称读出放大器的一个输入；
图2示出了根据可选实施例的非对称读出放大器的电路图，其中，固定逻辑低电压被用作非对称读出放大器的一个输入；以及
图3和图4是非对称读出放大器中电容器的实现的横截面图。
具体实施方式
以下详细讨论本公开实施例的制造和使用。然而，应该理解，实施例提供了许多可以在各种特定环境中具体化的可应用发明概念。所讨论的特定实施例仅仅是示例性的，并不用于限制本公开的范围。
根据实施例提供了非对称读出放大器及其形成方法。然后讨论实施例的变化和操作。在各种示图和所示实施例中，类似的参考标号用于表示类似的元件。
图1示出了根据实施例的非对称读出放大器20的电路图。非对称读出放大器20包括数据输入晶体管22和24、上拉晶体管(PMOS晶体管)30和40以及下拉晶体管(NMOS晶体管)32和42。控制晶体管22和24的栅极，以允许读出放大器20将信号接收到非对称读出放大器20中。由上拉晶体管30和40以及下拉晶体管32和42形成锁存器，其中，晶体管30和32形成第一反相器，以及晶体管40和42形成第二反相器。PMOS晶体管30和40的源极连接至正电源节点VDD，该正电源节点VDD承载有正电源电压(也被称为电源电压VDD)。晶体管30和32的栅极连接至晶体管40和42的漏极，并且晶体管40和42的栅极连接至晶体管30和32的漏极。
晶体管28的漏极连接至晶体管32和42的源极，其源极连接至电源节点VSS，该电源节点VSS承载有低电源电压(也被称为电源电压VSS)，该电源节点VSS可以为电接地。NMOS晶体管28的栅极连接至读出放大器使能(SAE)节点，通过该节点可以提供SAE信号以使得非对称读出放大器20处于双稳态中的一种。可以为PMOS晶体管的预充电晶体管26、34和44用于预充电非对称读出放大器20，期间通过预充电信号PRE来导通预充电晶体管26、34和44。PMOS晶体管34和44的源极连接至电源电压VDD，它们的漏极分别连接至节点46和48。PMOS晶体管26的第一源极/漏极连接至节点46，第二源极/漏极连接至节点48。节点46和48是互补节点，因为当非对称读出放大器20处于双稳态中的一个时，节点46和48上的电压是互补的，一个为逻辑高电压(可以接近电压VDD)，另一个为逻辑低电压(可以接近电压VSS)。
数据输入晶体管22的一个源极/漏极连接至固定电压VDDI，该固定电压VDDI可以等于或基本等于电源电压VDD。例如，固定电压VDDI可以在VDD的大约80％和大约100％之间，或者在VDD的大约90％和大约100％之间。数据输入晶体管22的另一个源极/漏极连接至节点46。可以通过电源50来提供电压VDDI。数据输入晶体管24的一个源极/漏极连接至数据线54，另一个源极/漏极连接至节点48。晶体管22和24的栅极可以互连，使得他们同时导通和关断。数据线54可以连接至多路复用器56的输出，多路复用器56的输入连接至存储器阵列60的位线58。通过多路复用器56，位线58上的信号/电压可以多路复用给数据线54。
电容器62连接在节点46和电源节点VSS之间。电容器64连接在节点48和电源节点VSS之间。电容器62和64是非对称的，其中电容器64的电容C64大于电容器62的电容C62。因此，读出放大器20在整个描述中被称为非对称读出放大器。C64/C62的比率可以大于约1.2，大于约1.5，或者大于约2.0。在可选实施例中，没有形成电容器62，这等效于连接电容器62具有零电容(法拉)。
以下讨论非对称读出放大器20的操作。在存储器阵列60的读取操作之前，PMOS晶体管22、24和28关断。预充电晶体管26、34和44导通，因此节点46和48被预充电为电源电压VDD。然后，预充电晶体管26、34和44关断。在存储器阵列60的读取操作中，数据线54通过多路复用器56接收来自一条位线58的数据。数据输入晶体管22和24导通，使得电压VDDI被接收到非对称读出放大器20中并提供给节点46，并且数据线54上的电压被接收到非对称读出放大器20中并提供给节点48。晶体管28导通以对节点46和48放电。根据放电状态，可以达到双稳态中的一个。在双稳态期间，节点46和48中的一个具有逻辑高电压(诸如接近正电源电压VDD)，另一个具有逻辑低电压(诸如接近电源电压VSS)。
如果数据线54上的信号为逻辑低信号(例如，接近电源电压VSS)，则在节点46上的电压(可以为电压VDD)与节点48上的电压(可以为0V)之间存储显著差异。因此，通过晶体管28的放电，可以具有错误地达到第一稳态，其中，节点46上的电压保持逻辑高电压，而节点48上的电压保持逻辑低电压。
如果数据线54上的信号为逻辑高信号(例如，等于VDD)，则节点46和48上的电压最初可以相同，或者至少接近彼此。由于电容C64大于电容C62，所以节点48的放电慢于节点46的放电，因此节点48的电压下降慢于节点46的电压下降。因此，通过使用晶体管28对节点46和48放电，可以没有错误地达到第二稳态，其中，节点46上的电压为逻辑低电压，而节点48上的电压为逻辑高电压。因此，通过非对称设计，消除了节点46和48的放电之间的竞争的可能性，这种竞争会在数据线54处于逻辑高电压时引起设置错误的稳态。
图2示出了根据可选实施例的非对称读出放大器20′。除非另有指定，这些实施例中的参考标号表示与图1所示实施例中类似的元件。这些实施例类似于图1所示的实施例，其中，晶体管22、24、26、34和44是NMOS晶体管，而晶体管28为PMOS晶体管。电容器62和64是非对称电容器，电容器64的电容C64大于电容器62的电容C62。非对称读出放大器20′可以通过晶体管26、34和44被预充电到逻辑低电压。可以通过施加预充电信号PRE_BAR来启动预充电，将图1所示的预充电信号PRE反相得到预充电信号PRE_BAR。
固定电压VSSI(其可以等于VSS或基本等于VSS)连接至晶体管22。可以通过电压源50生成电压VSSI。因此，如果数据线54上的数据为逻辑高电压(例如，等于VDD)，则在节点46上的电压(可以接近VSS)和节点48上的电压(可以接近VDD)之间存在显著差异。因此，通过晶体管28的充电，可以没有错误地达到第一稳态，其中，节点46上的电压保持为逻辑低电压，而节点48上的电压保持为逻辑高电压。
如果数据线54上的信号为逻辑低信号(例如，等于或接近电压VSS(0V))，则节点46和48上的电压最初可以相同，或者至少彼此接近。由于电容C64大于电容C62，所以节点48的充电慢于节点46的充电。因此，通过晶体管28的充电，可以没有错误地达到第二稳态，其中，节点46上的电压为逻辑高电压，而节点48上的电压为逻辑低电压。因此，通过非对称读出放大器20′的非对称设计，消除了节点46和48的放电之间的竞争的可能性，这种竞争会在数据线54处于逻辑低电压时引起设置错误的稳态。
可以通过各种方案实施电容器62和64。例如，图3示出了示例性方案，其中，通过金属层中的金属线和/或焊盘(形成电容器极板)来形成电容器62和64。电容器62和64的电容器极板可以以任何组合延伸到一个或多个金属层M1至Mx中，其中，x是表示顶部金属层的数字。电容器可以为金属绝缘体金属(MIM)电容器，每个MIM电容器都包括彼此平行的两个电容器极板。可选地，电容器62和64可以为金属-氧化物-金属(MOM)电容器，电容器62和64的每一个都包括第一电容器电极和第二电容器电极。第一和第二电容器电极的每一个都可以包括多个指状物(未示出)，以交替图样设置第一和第二电容器电极的指状物。
可选地，如图4所示，电容器62和64可以为由MOS晶体管形成的MOS电容器，每个MOS晶体管的源极和漏极互连。MOS电容器可以为PMOS或NMOS电容器，在该实施例中，电容器64的值(W64xL64)大于电容器62的值(W62xL62)，其中，W64和W62(未示出)分别是MOS电容器64和62的栅极宽度，L64和L62分别是是MOS电容器64和62的栅极长度。此外，(W64xL64)/(W62xL62)大于1，可以大于1.2，大于1.5，或者大于2.0。
在又一实施例中，可以以阱电容器的形式来形成电容器62和64，其可以为形成在阱区域和各个衬底(具有与阱区域相反的导电类型)之间的结电容器。在又一实施例中，电容器62和64可以为接触至多晶硅电容器，其包括用作一个电容器板的多晶硅线(未示出)和用作另一电容器极板的接触插塞(未示出)。
在实施例中，使用非对称读出放大器，可以实现可靠的读出。性能的改进可以不需要额外的芯片面积。与要求附加基准存储列和基准电压发生器的传统读出放大器相比，实施例的芯片面积消耗较小。当根据实施例形成第一采样存储器宏(其中，采样存储器宏包括1兆存储单元和图1所示对应的非对称读出放大器)时，第一采样存储器宏的总芯片面积大约为使用传统差分设计形成的第二采样存储器宏所要求的总芯片面积的90％，其中，第二采样存储器宏包括1兆存储单元以及对应的读出放大器、基准存储列和基准电压发生器。
根据实施例，一种电路，包括：第一反相器，包括第一PMOS晶体管和第一NMOS晶体管；第二反相器，包括第二PMOS晶体管和第二NMOS晶体管；第一节点，连接至第一PMOS晶体管和第一NMOS晶体管的栅极以及第二PMOS晶体管和第二NMOS晶体管的漏极；第二节点，连接至第二PMOS晶体管的栅极和第二NMOS晶体管的栅极以及第一PMOS晶体管的漏极和第一NMOS晶体管的漏极；第一电容器，具有第一电容，连接至第一节点；以及第二电容器，具有第二电容，连接至第二节点，其中，第二电容大于第一电容。
根据其他实施例，一种电路，包括：存储器阵列；数据线，被配置为接收来自存储器阵列的位线的信号；数据锁存器；第一节点和第二节点，其中，第一节点和第二节点是数据锁存器的互补节点；第一电容器，具有第一电容，连接至第一节点；第二电容器，具有第二电容，连接至第二节点，其中，第二电容大于第一电容；电压源，被配置为将固定电压提供给电压源的输出；第一数据输入晶体管，包括连接至电压源的输出的第一源极/漏极区域和连接至第一节点的第二源极/漏极区域；以及第二数据输入晶体管，包括连接至数据线的第一源极/漏极区域和连接至第二节点的第二源极/漏极区域。
根据又一实施例，一种用于从存储器读取的方法包括：将读出放大器的第一节点和第二节点预充电到相同电压，其中，第一节点通过第一电容器连接至电源节点，第二节点通过第二电容器连接至电源节点，并且其中，第一电容器的第一电容小于第二电容器的第二电容；将来自存储器的位线的电压接收到数据线中；在接收电压的步骤之后，导通第一晶体管以将固定电压接收到读出放大器中，其中，固定电压连接至读出放大器中的第一节点；以及在执行导通第一晶体管的步骤的时刻，第二晶体管同时导通以将电压接收到读出放大器中，其中，电压被接收到读出放大器的第二节点。
尽管已经详细描述了实施例及其优点，但应该理解，在不背离由所附权利要求限定的实施例的精神和范围的情况下，可以进行各种改变、替换和修改。此外，本申请的范围不被限制为在该说明书中描述的处理、机器、制造以及物质、装置、方法和步骤的组合的特定实施例。本领域的技术人员可以根据本公开容易地理解现有或稍后开发的执行与本文所描述的对应实施例的相同功能或实现基本相同结果的处理、机器、制造以及物质、装置、方法和步骤的组合。因此，所附权利要求用于在它们的范围内包括这些处理、机器、制造以及物质、装置、方法和步骤的组合。此外，每个权利要求都组成独立的实施例，并且各种权利要求和实施例的组合都在本公开的范围内。

Claims (10)

1.一种电路，包括：
第一反相器，包括第一PMOS晶体管和第一NMOS晶体管；
第二反相器，包括第二PMOS晶体管和第二NMOS晶体管；
第一节点，连接至所述第一PMOS晶体管的栅极和所述第一NMOS晶体管的栅极以及所述第二PMOS晶体管的漏极和所述第二NMOS晶体管的漏极；
第二节点，连接至所述第二PMOS晶体管的栅极和所述第二NMOS晶体管的栅极以及所述第一PMOS晶体管的漏极和所述第一NMOS晶体管的漏极；
第一电容器，具有第一电容，连接至所述第一节点；以及
第二电容器，具有第二电容，连接至所述第二节点，其中，所述第二电容大于所述第一电容。
2.根据权利要求1所述的电路，进一步包括：
电压源，被配置为向所述电压源的输出提供固定电压；
存储器阵列；
数据线，连接至所述存储器阵列的位线；
第一数据输入晶体管，包括连接至所述电压源的输出的第一源极/漏极区域和连接至所述第一节点的第二源极/漏极区域；以及
第二数据输入晶体管，包括连接至所述数据线的第一源极/漏极区域和连接至所述第二节点的第二源极/漏极区域。
3.根据权利要求2所述的电路，其中，所述固定电压是逻辑高电压，并且其中，所述第一电容器连接在所述第一节点和VSS节点之间，所述第二电容器连接在所述第二节点和所述VSS节点之间，或者
其中，所述固定电压是逻辑低电压，并且其中，所述第一电容器连接在所述第一节点和VDD节点之间，所述第二电容器连接在所述第二节点和所述VDD节点之间。
4.根据权利要求1所述的电路，其中，所述第二电容与所述第一电容的比率大于约1.5，或者
其中，所述第一电容器和所述第二电容器由作为电容器极板的金属线形成，所述金属线在包括所述电路的相应芯片的金属层中，或者
其中，所述第一电容器和所述第二电容器由MOS晶体管形成，所述MOS晶体管的源极区域连接至相应MOS晶体管的漏极区域。
5.一种电路，包括：
存储器阵列；
数据线，被配置为接收来自所述存储器阵列的位线的信号；
数据锁存器；
第一节点和第二节点，其中，所述第一节点和所述第二节点是所述数据锁存器的互补节点；
第一电容器，具有第一电容，连接至所述第一节点；
第二电容器，具有第二电容，连接至所述第二节点，其中，所述第二电容大于所述第一电容；
电压源，被配置为将固定电压提供给所述电压源的输出；
第一数据输入晶体管，包括连接至所述电压源的输出的第一源极/漏极区域和连接至所述第一节点的第二源极/漏极区域；以及
第二数据输入晶体管，包括连接至所述数据线的第一源极/漏极区域和连接至所述第二节点的第二源极/漏极区域。
6.根据权利要求5所述的电路，其中，所述数据锁存器包括第一反相器和第二反相器，所述第一节点连接至所述第二反相器中的晶体管的栅极，所述第二节点连接至所述第一反相器中的晶体管的栅极，或者
进一步包括：
第一预充电MOS晶体管，包括连接至所述第一节点的漏极和连接至电源节点的源极；
第二预充电MOS晶体管，包括连接至所述第二节点的漏极和连接至所述电源节点的源极，所述电源节点处于基本等于所述固定电压的电压；以及
第三预充电MOS晶体管，包括连接至所述第一节点的漏极和连接至所述第二节点的源极，或者
其中，所述固定电压是VDD电压，并且其中，所述第一电容器连接在所述第一节点和VSS节点之间，所述第二电容器连接在所述第二节点和所述VSS节点之间，或者
其中，所述固定电压是VSS电压，并且其中，所述第一电容器连接在所述第一节点和VDD节点之间，所述第二电容器连接在所述第二节点和所述VDD节点之间，或者
其中，所述第二电容与所述第一电容的比率大于约1.5，或者
其中，所述第一电容器和所述第二电容器由作为电容器极板的金属线形成，或者
其中，所述第一电容器和所述第二电容器由MOS晶体管形成，所述MOS晶体管的源极区域连接至相应MOS晶体管的漏极区域。
7.一种用于从存储器读取的方法，所述方法包括：
将读出放大器的第一节点和第二节点预充电到相同电压，其中，所述第一节点通过第一电容器连接至电源节点，所述第二节点通过第二电容器连接至所述电源节点，并且其中，所述第一电容器的第一电容小于所述第二电容器的第二电容；
将来自存储器的位线的电压接收到数据线中；
在接收所述电压的步骤之后，导通第一晶体管以将固定电压接收到所述读出放大器中，其中，所述固定电压连接至所述读出放大器中的所述第一节点；以及
在执行导通所述第一晶体管的步骤的时刻，第二晶体管同时导通以将电压接收到所述读出放大器中，其中，所述电压被接收到所述第二节点。
8.根据权利要求7所述的方法，其中，所述固定电压是基本等于所述相同电压的逻辑高电压，并且其中，所述方法进一步包括：在导通所述第一晶体管和所述第二晶体管的步骤之后，对所述第一节点和所述第二节点进行放电直到所述读出放大器进入稳定状态。
9.根据权利要求7所述的方法，其中，所述固定电压是基本等于所述相同电压的逻辑低电压，并且其中，所述方法进一步包括：在导通所述第一晶体管和所述第二晶体管的步骤之后，对所述第一节点和所述第二节点进行充电直到所述读出放大器进入稳定状态，或者
其中，所述第二电容与所述第一电容的比率大于约1.5。
10.根据权利要求7所述的方法，其中，所述第一电容器和所述第二电容器包括MOS晶体管，所述MOS晶体管的源极区域连接至相应MOS晶体管的漏极区域。
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