KR20120096294A - 센스앰프의 미스매치를 최소화하기 위한 반도체 메모리 장치 - Google Patents

센스앰프의 미스매치를 최소화하기 위한 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 센스앰프에서 크로스 커플드 래치 형태로 형성된 PMOS 트랜지스터들과 NMOS 트랜지스터들 사이에 미스매치 방지용 버퍼를 형성함으로써 쌍을 이루며 동작하는 트랜지스터들에 대한 미스매치(mismatch)를 최소화해준다.

Description

센스앰프의 미스매치를 최소화하기 위한 반도체 메모리 장치{Semiconductor memory device for minimizing a mismatch of sensamp}
본 발명은 반도체 메모리 장치의 센스 앰프에 관한 것으로서, 보다 상세하게는 반도체 메모리 장치의 센스앰프에서 쌍을 이루며 동작하는 트랜지스터들에 대한 미스매치(mismatch)를 최소화할 수 있는 레이아웃을 갖는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 메모리셀에 저장되어 있는 데이터를 감지 증폭하기 위한 비트라인 센스앰프 회로를 구비한다.
통상의 비트라인 센스앰프의 센싱 기법은 차동 쌍 센싱(Differential pair sensing)으로서, 가장 보편적으로 사용되는 센스앰프는 크로스 커플드 래치형(Cross-coupled latch) 센스앰프이다.
그런데 이러한 크로스 커플드 래치형 센스앰프의 경우, 센스앰프를 구성하는 소자들(예컨대,트랜지스터들)간의 미스매치(예컨대, 문턱전압의 미스매치 등)가 존재할 경우 유효하지 않은 센싱(즉, 무효 데이터의 센싱)을 야기할 수 있다.
도 1은 폴디드(folded)형 비트라인 구조에 대응하는 통상의 크로스 커플드(cross-coupled) 래치형 센스 앰프부의 구성을 보여주는 회로도이다.
센스 앰프부(1)는 전원공급신호(SAP, SAN)에 의해 동작하며 비트라인 쌍(BL, /BL)의 신호 차이를 센싱 및 증폭하는 센스앰프(2), 센스앰프가 동작하지 않을 때에 출력되는 프리차지신호(BLEQ)에 의해 인에이블되어 비트라인 프리차지 전압(VBLP)으로 비트라인 쌍(BL, /BL)을 프리차지 하는 프리차지부(4), 프리차지신호(BLEQ)에 의해 인에이블되어 비트라인 쌍(BL, /BL)의 전압 레벨을 같게 해주는 등가부(6) 및 센스앰프(2)에 의해 증폭된 데이터신호를 컬럼제어신호(YI)에 따라 로컬데이터 라인(LDB, LDBB)을 통해 출력하는 데이터 출력부(8)를 포함한다. 이때, 도 1은 센스 앰프부(1)의 구성을 회로적으로 나타낸 것일 뿐 실제 구성은 제조사 또는 메모리 장치의 사양에 따라 달라질 수 있다.
이러한 센스 앰프부(1)의 구성 중 센스앰프(2), 프리차지부(4) 및 데이터 출력부(8)는 2개의 트랜지스터들이 쌍으로 이루어져 동작한다. 따라서, 이들처럼 쌍을 이루는 트랜지스터들 간에 미스매치(예컨대, 문턱 전압(threshold voltage) 미스매치)가 발생하게 되면 반도체 장치가 정상적으로 동작하지 않는 문제가 발생할 수 있다.
도 2는 6F2 구조의 2G DDR3 메모리 장치에 형성되는 센스 앰프부(1)의 실제 레이아웃을 보여주는 도면이다.
도 2를 참조하면, 센스 앰프부(1)의 중심부에는 등가부(6)의 트랜지스터들(EQ Tr)이 형성된다. 그리고, 등가부(6)의 양측에는 센스앰프(2)를 구성하는 NMOS 트랜지스터들(Latch Tr-NMOS)과 PMOS 트랜지스터들(Latch Tr-PMOS)이 형성된다.
이때, NMOS 트랜지스터들(Latch Tr-NMOS)과 PMOS 트랜지스터들(Latch Tr-PMOS)은 각각 2개의 트랜지스터들이 쌍을 이루며 나란히 배열되게 형성된다. 즉, 각 센스앰프(2)에서 드레인/소오스 영역이 공통 연결되는 2개의 NMOS 트랜지스터들{SAN(L), SAN(R)} 및 2개의 PMOS 트랜지스터들{SAP(L), SAP(R)}이 쌍을 이루면서 등가부(6)의 트랜지스터(EQ Tr) 양측에 나란히 형성된다.
이러한 센스 앰프를 제조하는 공정에서 NMOS 트랜지스터들의 액티브 영역에 불순물을 주입할 때는 PMOS 트랜지스터 영역은 포토레지스트(PR)로 덮고 NMOS 트랜지스터들의 영역만을 오픈시킨 상태에서 불순물을 주입하게 된다.
그런데, 나란히 배열된 NMOS 트랜지스터들{Top SAN(R)과 Top SAN(L), Bottom SAN(R)과 Bottom SAN(L)}의 액티브 영역이 PMOS 트랜지스터 영역을 덮고 있는 포토레지스트(PR)의 측벽(Phot Resist Wall;PRW)과 떨어진 거리가 달라 불순물 주입 공정시 액티브 영역에 주입되는 불순물의 농도가 달라지는 미스매치 현상이 발생하게 된다. 즉, NMOS 트랜지스터들{Top SAN(R), Bottom SAN(L)}은 PRW에 근접(0.3 ㎛ 정도)하게 형성되는 반면에 NMOS 트랜지스터들{Top SAN(L), Bottom SAN(R)}은 PRW과 멀리 떨어지게 형성됨으로써 PRW에 반사된 불순물들이 PRW에 근접한 NMOS 트랜지스터들{Top SAN(R), Bottom SAN(L)}에 주로 주입되어 이들 사이에 미스매치가 발생하게 된다.
본 발명은 센스앰프에서 쌍을 이루며 동작하는 트랜지스터들 사이의 미스매치(mismatch)를 최소화하고자 한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 PMOS 트랜지스터들과 NMOS 트랜지스터들이 각각 크로스 커플드 래치 형태로 형성되어 비트라인 쌍의 신호 차이를 센싱 및 증폭하는 센스앰프 및 상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터 사이에 형성되는 미스매치 방지용 버퍼를 포함한다.
바람직하게는, 상기 미스매치 방지용 버퍼는 프리차지신호에 따라 상기 비트라인 쌍의 전압 레벨을 같게 해주는 등가 트랜지스터를 포함할 수 있다.
바람직하게는, 상기 미스매치 방지용 버퍼는 더미 트랜지스터를 포함할 수 있다.
바람직하게는, 상기 미스매치 방지용 버퍼는 상기 NMOS 트랜지스터들의 양측에 형성되고, 상기 미스매치 방지용 버퍼의 외측에 상기 PMOS 트랜지스터가 형성될 수 있다.
본 발명은 센스앰프를 구성하는 PMOS 트랜지스터와 NMOS 트랜지스터 사이에 미스매치의 영향을 받지 않는 트랜지스터를 미스매치 방지용 버퍼로서 형성함으로써 쌍을 이루며 동작하는 트랜지스터들 간의 미스매치 발생을 최소화할 수 있도록 해준다.
도 1은 폴디드(folded)형 비트라인 구조에 대응하는 통상의 크로스 커플드(cross-coupled) 래치형 센스 앰프부의 구성을 보여주는 회로도.
도 2는 6F2 구조의 2G DDR3 메모리 장치에 형성되는 센스앰프의 실제 레이아웃을 보여주는 도면.
도 3은 본 발명에 따른 센스앰프의 레이아웃을 보여주는 평면도.
도 4는 도 3의 레이아웃을 갖는 센스 앰프에서 PMOS 영역을 덮는 포토레지스트(PR)와 NMOS 트랜지스터들 사이의 관계를 보여주는 도면.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 보다 상세하게 설명한다.
도 3은 본 발명의 일 실시예에 따른 센스앰프의 레이아웃을 보여주는 평면도이다.
본 실시 예에서는 쌍으로 동작하지 않고 하나의 트랜지스터만으로 동작함으로써 미스매치 문제가 발생되지 않는 트랜지스터 예컨대 센스 앰프부에서 비트라인 쌍(BL, /BL)의 전압 레벨을 같게 해주는 등가부의 트랜지스터(이하, 등가 트랜지스터라 함)(EQ Tr)를 크로스 커플드 래치 형태로 센스앰프를 구성하는 NMOS 트랜지스터들(Latch Tr - NMOS)과 PMOS 트랜지스터들(Latch Tr - PMOS) 사이에 형성한다.
즉, 도 2에서는 등가 트랜지스터(EQ Tr)가 센스앰프의 중심부{Top SAN(L)과 Bottom SAN(L) 사이의 영역}에 형성되었으나, 본 실시 예에서는 미스매치와 무관한 등가 트랜지스터(EQ Tr)를 NMOS 트랜지스터{Top SAN(R)}와 PMOS 트랜지스터{Top SAP(L)} 사이 및 NMOS 트랜지스터{Bottom SAN(R)}와 PMOS 트랜지스터{Bottom SAP(L)} 사이에 나누어 형성하여 NMOS 트랜지스터들(Latch Tr - NMOS)이 PRW와 충분히 이격될 수 있도록 함으로써 불순물 주입 공정시 PRW에 부딪쳐 반사된 불순물들이 NMOS 트랜지스터들(Latch Tr - NMOS)에 미치는 영향을 최소화시킨다. 이때, 바람직하게는 PMOS 트랜지스터(Latch Tr - PMOS)의 위치는 변화시키지 않는다.
이처럼, PMOS 트랜지스터(Latch Tr - PMOS)의 위치는 변화시키지 않은 상태에서 등가 트랜지스터(EQ Tr)가 NMOS 트랜지스터(Latch Tr - NMOS)와 PMOS 트랜지스터(Latch Tr - PMOS) 사이에 형성될 수 있도록 하기 위해 NMOS 트랜지스터들(Latch Tr - NMOS)을 센스 앰프의 중심부 쪽으로 일정 거리 만큼씩 이동시킨다. 즉, 등가 트랜지스터(EQ Tr)가 NMOS 트랜지스터와 PMOS 트랜지스터 사이로 이동함으로써 도 2에서 등가 트랜지스터(EQ Tr)가 형성되었던 영역은 빈 공간이 되므로, 상부의 NMOS 트랜지스터들{Top SAN(R), Top SAN(L)}과 하부의 NMOS 트랜지스터들{Bottom SAN(R), Bottom SAN(L)}을 해당 공간 만큼 중심부 쪽으로 이동시킨다. 따라서, 센스앰프가 차지하는 면적은 그대로 유지하면서 PRW와 NMOS 트랜지스터들(Latch Tr - NMOS) 사이의 거리를 보다 멀리 떨어뜨릴 수 있게 된다.
도 4는 도 3의 레이아웃을 갖는 센스 앰프에서 PMOS 영역을 덮는 포토레지스트(PR)와 NMOS 트랜지스터들 사이의 관계를 보여주는 도면이다.
도 4에서와 같이, NMOS 트랜지스터로 형성된 등가 트랜지스터(EQ Tr)가 센스 앰프를 구성하는 PMOS 트랜지스터(PR에 덮혀 있어 도 4에서는 도시되지 않음)와 NMOS 트랜지스터들(Top SAN 및 Bottom SAN) 사이 즉 NMOS 트랜지스터들(Top SAN 및 Bottom SAN)의 바깥쪽에 형성됨으로써, PRW와 센스앰프{Top SAN(R), Bottom SAN(L)}의 액티브 영역 사이의 간격이 종래에 비해 훨씬 많이 떨어지게 된다. 이때, NMOS 트랜지스터{Top SAN(R), Bottom SAN(L)}의 액티브 영역의 상부면과 PRW 사이는 0.6 ㎛ 이상 이격되도록 하는 것이 바람직하다.
즉, 본 실시 예에서도 쌍을 이루는 NMOS 트랜지스터들{Top SAN(R)과 Top SAN(L), Bottom SAN(R)과 Bottom SAN(L)}이 PRW와 떨어진 거리는 여전히 서로 다르지만, 이들이 모두 PRW로부터 충분히 멀리(0.6 ㎛ 이상) 떨어지도록 배치함으로써 불순물 주입 공정시 PRW에 부딪쳐 반사된 불순물들이 NMOS 트랜지스터들(Latch Tr - NMOS)에 미치는 영향이 최소화되어 쌍을 이루는 NMOS 트랜지스터들 사이에 미스매치가 발생되는 것을 최소화시킨다.
PRW로부터 0.6 ㎛ 이상 떨어진 위치에서는 PRW에 의해 반사되어 산란된 불순물들의 양이 매우 적기 때문에 NMOS 트랜지스터들{Top SAN(R)과 Top SAN(L), Bottom SAN(R)과 Bottom SAN(L)}이 PRW와 떨어진 거리가 서로 달라도 미스매치(예컨대, 문턱전압의 차이)를 유발하는 정도가 무시해도 될 만큼 아주 작게 된다.
등가 트랜지스터(EQ Tr)는 쌍으로 동작하지 않고 하나의 트랜지스터로 동작하므로 미스매치 문제가 근본적으로 발생하지 않는다.
상술한 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
예컨대, 상술한 실시 예에서는 불순물로 인한 미스매치 방지를 위한 버퍼용 트랜지스터(미스매치 방지용 버퍼)로서 등가 트랜지스터가 사용되는 경우를 설명하였으나, 센스 앰프부를 구성하는 트랜지스터들 중 쌍으로 동작하지 않음으로써 미스매치 문제가 발생하지 않는 다른 트랜지스터를 미스매치 방지용 버퍼로서 사용할 수도 있다.
또한, 센스 앰프를 미스매치 방지용 버퍼로서 더미 트랜지스터를 형성할 수도 있다. 다만, 그러한 경우 센스 앰프가 차지하는 면적이 더 넓어질 수 있다.
EQ Tr : 등가 트랜지스터
Latch Tr - NMOS : 래치형 센스앰프를 구성하는 NMOS 트랜지스터들
Latch Tr - PMOS : 래치형 센스앰프를 구성하는 PMOS 트랜지스터들

Claims (4)

  1. PMOS 트랜지스터들과 NMOS 트랜지스터들이 각각 크로스 커플드 래치 형태로 형성되어 비트라인 쌍의 신호 차이를 센싱 및 증폭하는 센스앰프; 및
    상기 PMOS 트랜지스터와 상기 NMOS 트랜지스터 사이에 형성되는 미스매치 방지용 버퍼를 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 미스매치 방지용 버퍼는
    프리차지신호에 따라 상기 비트라인 쌍의 전압 레벨을 같게 해주는 등가 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1항에 있어서, 상기 미스매치 방지용 버퍼는
    더미 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1항에 있어서, 상기 미스매치 방지용 버퍼는
    상기 NMOS 트랜지스터들의 양측에 형성되고,
    상기 미스매치 방지용 버퍼의 외측에 상기 PMOS 트랜지스터가 형성되는 것을 특징으로 하는 반도체 메모리 장치.
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