KR20040079492A - 센스 증폭 회로 - Google Patents

Abstract

본 발명은 센스 증폭 회로를 이루는 이퀼라이저 트랜지스터를 더미 셀에 형성함으로써 센스 증폭 회로의 면적을 줄이는 센스 증폭 회로를 개시하며, 본 발명은 정상 셀 영역의 쌍을 이루는 비트라인 사이에 최소한 센스 증폭기와 비트라인 분리 트랜지스터가 형성되고, 정상적인 셀 영역에 인접한 더미 셀 영역에 제 1 워드 라인과 제 2 워드 라인을 포함하는 한 쌍의 트랜지스터를 구성하고, 상기 쌍을 이루는 각 비트라인의 컨택이 상기 제 1 워드라인과 제 2 워드라인을 사이에 두고 형성되며, 상기 제 1 워드라인과 상기 제 2 워드라인이 공통으로 연결됨으로써 비트라인 이퀼라이저 트랜지스터가 형성된다.

Description

센스 증폭 회로{Sense amplifier circuit}

본 발명은 센스 증폭 회로에 관한 것으로서, 보다 상세하게는 센스 증폭 회로를 이루는 이퀼라이저 트랜지스터를 더미 셀에 형성함으로써 센스 증폭 회로의 면적을 줄이는 더미 셀을 이용한 센스 증폭 회로에 관한 것이다.

통상, 센스 증폭 회로는 반도체 셀에 기록된 데이터를 센싱하여 리드하거나 비트라인에서 인가되는 데이터를 반도체 셀에 라이트하기 위한 센싱 및 증폭 동작을 하는 것이다.

도 1을 참조하면, 센스 증폭 회로는 비트라인 BL, /BL 사이에 형성된 비트라인 이퀄라이저 트랜지스터 A, D 및 각 비트라인 BL, /BL을 선택적으로 연결하는 비트라인 분리 트랜지스터 B, C를 포함한다. 또한, 비트라인 BL, /BL 사이에 센스 증폭 제어신호 RTO와 SB에 의하여 동작되는 센스 증폭기 SA가 구성된다.

도 1의 센스 증폭 회로는 공유 구조(Shared structure)로 셀 블록을 2개를 공유한다. 비트라인 분리 트랜지스터 B, C는 비트라인의 캐패시턴스 부하를 고려하여 BIS 신호에 따라 전체 비트라인에 대하여 선택적으로 연결, 비연결 동작을 수행한다.

그리고, 비트라인 BL, /BL을 프리차지 명령하에 VBLP 전압 레벨로 만들기 위하여 비트라인 이퀼라이저 트랜지스터 A, D가 동작된다. 즉, 비트라인 이퀼라이저 트랜지스터 A, D가 프라차지 명령에 동기하여 턴온되면 Vcc 레벨과 Vss 레벨을 갖는 비트라인 BL, /BL이 연결되어서 빠른 시간 안에 Vcc/2가 되고, 비트라인 BL, /BL은 공급되는 VBLP 전압에 의하여 레벨이 조절된다. 그러나, 비트라인 BL, /BL의 프리차지 동작의 대부분은 비트라인 이퀼라이저 트랜지스터 A, D에 의하여 담당된다.

상술한 바에서 센스 증폭 회로에 트랜지스터가 하나 더 구성되는 것은 그 만큼 센스 증폭 회로를 구성하기 위한 사이즈가 커지는 것을 의미한다.

최근 고집적화를 위하여 센스 증폭 회로의 사이즈를 감소시키는 다양한 방안이 검토되고 있으며, 그에 따라서 반도체 칩 면적을 줄이기 위하여 센스 증폭 회로가 간소화되어야 하는 문제점이 있다.

본 발명의 목적은 센스 증폭 회로를 이루는 일부 이퀼라이저 트랜지스터를 더미 셀에 구현함으로써 센스 증폭 회로를 구성하는 면적을 줄임에 있다.

도 1은 종래의 센스 증폭 회로도

도 2는 본 발명에 따른 센스 증폭 회로의 비트라인 이퀼라이저 트랜지스터 형성을 위한 더미셀의 레이아웃

도 3은 도 2의 등가회로도

본 발명에 따른 더미 셀을 이용한 센스 증폭 회로는, 정상 셀 영역의 쌍을 이루는 비트라인 사이에 최소한 센스 증폭기와 비트라인 분리 트랜지스터가 형성되고, 정상적인 셀 영역에 인접한 더미 셀 영역에 제 1 워드 라인과 제 2 워드 라인을 포함하는 한 쌍의 트랜지스터를 구성하고, 상기 쌍을 이루는 각 비트라인의 컨택이 상기 제 1 워드라인과 제 2 워드라인을 사이에 두고 형성되며, 상기 제 1 워드라인과 상기 제 2 워드라인이 공통으로 연결됨으로써 비트라인 이퀼라이저 트랜지스터가 형성된다.

이하, 본 발명에 따른 더미 셀을 이용한 센스 증폭 회로의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.

본 발명에 따른 실시예는 비트라인 이퀼라이저 트랜지스터 D를 더미 셀에 구현함으로써 센스 증폭 회로의 사이즈를 줄이는 방법을 개시한다.

구체적으로 셀 블럭에 연장되는 마지막 ISO(10)를 더미 셀 영역에 도 2와 같이 형성한다.

그리고, ISO(10) 상에 워드 라인을 형성한다. 도 2에서 부호 12는 정상 워드 라인이고, 부호 14, 16는 더미 워드 라인이다.

더미 워드 라인(14, 16)는 서브 워드라인 영역에서 단부를 공통으로 연결시킨다. 이는 두 더미 워드 라인(14, 16)이 같이 선택되어 적용되기 때문이다.

상기한 바와 같이 ISO(10)와 워드라인들(12, 14, 16)을 형성한 후 셀 형성을 위한 후속 공정을 진행시킨다. 그러면 더미 워드 라인(14, 16)을 사이에 두고 비트라인 컨택(18, 20)이 각각 형성된다.

상기한 바와 같이 형성됨으로써 두 비트라인 쌍이 트랜지스터를 사이에 두고 서로 구분된 형상이 되며, 등가적으로는 도 3과 같이 회로가 구성될 수 있다.

따라서, 더미 워드라인(14, 16)의 게이트 전압(즉, BLEQ)을 하이(Vpp)로 설정하면, 두 트랜지스터가 턴온되어 비트라인 쌍을 서로 연결시킨다. 반대로 더미 워드라인(14, 16)의 게이트 전압을 로우(Vss)로 설정하면, 두 트랜지스터는 턴오프되어 비트라인 쌍을 서로 분리시킨다.

상기한 바에서 더미 워드라인(14, 16)의 게이트 전압이 하이가 되면, Vcc(셀의 하이 데이터에 해당) 전압고 Vss(셀의 로우 데이터에 해당)로 분리된 상태의 비트라인 쌍이 서로 연결되어서 Vcc/2로 천이된다.

상기한 구성에서 비트라인 이퀼라이저 트랜지스터는 더미 셀의 최외곽 셀을 이용하여 형성될 수 있다.

상술한 바와 같이 더미 셀에 이퀼라이저 트랜지스터를 구현함으로써 셀 영역의 센스 앰프에서 일부의 트랜지스터가 구성되지 않고서도 센스 증폭 회로를 구성할 수 있으며, 그에 따라서 센스 증폭 회로를 구성하는 면적이 줄어들어 칩 사이즈가 줄어든다.

본 발명에 의하면 더미 셀에 이퀼라이저 트랜지스터를 형성하여 센스 증폭 회로를 구현함으로써 센스 앰프가 차지하는 면적을 줄일 수 있고, 칩 사이즈를 줄일수 있으므로 고집적화가 용이한 효과가 있다.

Claims (3)

1. 정상 셀 영역의 쌍을 이루는 비트라인 사이에 최소한 센스 증폭기와 비트라인 분리 트랜지스터가 형성되고, 정상적인 셀 영역에 인접한 더미 셀 영역에 제 1 워드 라인과 제 2 워드 라인을 포함하는 한 쌍의 트랜지스터를 구성하고, 상기 쌍을 이루는 각 비트라인의 컨택이 상기 제 1 워드라인과 제 2 워드라인을 사이에 두고 형성되며, 상기 제 1 워드라인과 상기 제 2 워드라인이 공통으로 연결됨으로써 비트라인 이퀼라이저 트랜지스터가 형성됨을 특징으로 하는 더미 셀을 이용한 센스 증폭 회로.
2. 제 1 항에 있어서,

   상기 비트라인 이퀼라이저 트랜지스터는 더미 셀의 최외곽에 형성됨을 특징으로 하는 더미 셀을 이용한 센스 증폭 회로.
3. 제 1 항에 있어서,

   상기 제 1 워드라인과 상기 제 2 워드라인은 서브 워드라인 영역에서 공통으로 연결됨을 특징으로 하는 더미 셀을 이용한 센스 증폭 회로.