JP4873891B2 - 低電圧用半導体メモリ装置 - Google Patents

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Description

本発明は、半導体メモリ装置に関し、特に半導体メモリ装置に供給される電源電圧が低い場合でも、高速で安定に動作することが可能な半導体メモリ装置に関する。
図１は、通常の半導体メモリ装置の構成を示すブロック図である。
図１に示しているように、通常の半導体メモリ装置は、ローアドレスを受信し、デコードして出力するローアドレス入力部２０と、カラムアドレスを受信し、デコードして出力するカラムアドレス入力部３０と、複数の単位セルから構成されたセルアレイ１１０、１２０、１３０、１４０（以下、１１０〜１４０と記す）を備え、ローアドレス入力部２０及びカラムアドレス入力部３０から出力される信号に応じたデータを出力するセル領域１００と、セル領域１００から出力されるデータを外部に出力する、または外部から入力されたデータをセル領域１００に伝送するデータ入出力部４０とを備える。
セル領域１００は、セルアレイ１１０〜１４０から出力されるデータ信号を増幅して、データ出力部４０に出力するセンスアンプ部１５０、１６０をさらに備えている。
また、セル領域１００の各セルアレイ１１０〜１４０はそれぞれ、複数の単位セルを備えている。
センスアンプ部１５０、１６０は、半導体メモリ装置がリード動作時には上記のように、セルアレイ１１０〜１４０に伝送されるデータ信号を感知増幅してデータ入出力部４０に出力し、半導体メモリ装置がライト動作時にはデータ入出力部４０から伝送されたデータをラッチしてセルアレイ１１０〜１４０に伝送する役割をする。
図２は、従来の技術に係る半導体メモリ装置を示すブロック図であり、特にセルアレイの構成を示すブロック図である。
図２に示たように、半導体メモリ装置のセルアレイ１１０は、交差して配置された複数のワードライン（ＷＬ０、ＷＬ１、ＷＬ２、・・・）と複数のビットラインＢＬ、／ＢＬとを備え、交差する点ごとに１つの単位セルを備えている。
１つの単位セルＣＥＬＬ１は、スイッチの役割をするＭＯＳトランジスタ（例えばＭ０）とデータを格納するキャパシタ（例えばＣ０）とから構成される。単位セルＣＥＬＬ１を構成するＭＯＳトランジスタＭ０は、ゲートがワードラインＷＬ０に接続され、ソース及びドレインの一方がビットラインＢＬに、他方がキャパシタＣ０に接続されており、キャパシタＣ０の一方の端子はＭＯＳトランジスタＭ０の他方に接続され、他方の端子にはプレート電圧ＰＬが印加される。
隣接したワードラインＷＬ０、ＷＬ１に接続される２つの単位セルＣＥＬＬ１、ＣＥＬＬ２は、対をなして１つのビットラインＢＬに共通に接続され、２つのビットラインはセルアレイ１１０の一方に備わるセンスアンプ部１５０のビットラインセンスアンプ１５２ａに接続されている。
仮に、単位セルＣＥＬＬ１のデータをリードしようとする場合、ワードラインＷＬ０が選択されてアクティブになり、それによって、単位セルＣＥＬＬ１のＭＯＳトランジスタＭ０がターンオンして、キャパシタＣ０に格納された電荷による電圧がビットラインＢＬに印加される。
ビットラインセンスアンプ１５２ａは、データ信号が印加されたビットラインＢＬとデータ信号が印加されていないビットラインバー／ＢＬとの電圧レベルの差を感知して増幅する。
ビットラインセンスアンプ１５２ａの増幅動作が完了した後に、２つのビットライン対ＢＬ、／ＢＬにラッチされ、感知増幅されたデータは、外部データラインＬＤＢ、ＬＤＢＢを介して外部に出力される。
この時、データ信号はビットラインＢＬを介して伝送されるが、ビットラインバー／ＢＬにも相対的なデータを増幅及びラッチし、セルアレイ１１０の外部にデータを伝送する時には、１対としてデータを伝送する。
単位セルＣＥＬＬ１のキャパシタＣ０にデータ「１」が格納されている（すなわち電荷が充電されている状態）と、ビットラインＢＬの電圧は電源電圧レベルに増幅され、ビットラインバー／ＢＬの電圧は接地電圧レベルにされる。また、単位セルＣＥＬＬ１のキャパシタにデータ「０」が格納されている（すなわち電荷が放電された状態）と、ビットラインＢＬの電圧は接地電圧レベルにされ、ビットラインバー／ＢＬの電圧は電源電圧レベルに増幅される。
この時、単位セルにデータを示すために格納された電荷は非常に小さい量であるため、ビットラインの電圧を印加するのに使用された後には、単位セルのキャパシタは放電された状態になっており、前のデータをキャパシタに継続して保持させるには、再び充電する動作をしなければならない。この再充電動作は、センスアンプ１５０にラッチされたデータ信号を用いて、単位セルのキャパシタに伝送する動作であり、再充電動作が完了するとワードラインは非アクティブにされる。
仮に、単位セルＣＥＬＬ３のデータをリードする場合には、ワードラインＷＬ２がアクティブになって、ＭＯＳトランジスタＭ２がターンオンされて、キャパシタＣ２に格納された電荷による電圧がビットラインバー／ＢＬに印加される。ビットラインセンスアンプ１５２ａは、ビットラインバー／ＢＬとビットラインＢＬとの電圧レベルの差を感知して増幅し、増幅が完了した後に、外部データラインＬＤＢ、ＬＤＢＢを介してデータとして外部に出力される。この時、ビットラインバー／ＢＬにデータ信号が印加され、その反対の電圧レベルの信号がビットラインＢＬに印加される。
次いで、単位セルにデータをライトする場合にも、上記したリード動作のように、選択された単位セルに対応するワードラインがアクティブになった後に、単位セルに保持されているデータ、即ちキャパシタの電荷による電圧を感知増幅する。次いで、ビットラインセンスアンプ１５２ａに感知増幅されてラッチされたデータが、外部から伝送されたライトデータに交換される。
交換されたデータは、ビットラインセンスアンプ１５２ａにラッチされ、そのラッチされたデータは、その後単位セルのキャパシタに電荷として格納される。選択された単位セルのキャパシタへの格納が完了すると、ワードラインが非アクティブされる。
図３は、従来の技術に係るセンスアンプとセルアレイとの間の接続関係を示すブロック図であり、特にシェアドビットラインセンスアンプ構造を示すブロック図である。
図３に示したように、セル領域１００は、複数のセルアレイ１１０、１３０、１８０が備える単位セルのデータを感知増幅するセンスアンプＳＡを備えたセンスアンプ部１５０、１７０を、セルアレイ１１０、１３０、１８０の間に備えている。
センスアンプ部１５０は、複数のセンスアンプＳＡを備えているが、１つのセルアレイに接続されたビットライン対ＢＬ、／ＢＬの数に対応する数のセンスアンプＳＡを備えていなければならない。
シェアドビットラインセンスアンプ構造である場合、回路の面積を減らすために、２つのセルアレイ（例えば、セルアレイ１１０、１３０）が１つのセンスアンプ部（例えば、センスアンプ部１５０）を共有するため、２つのビットライン対ＢＬ、／ＢＬごとに１つのセンスアンプ部（例えば、センスアンプ部１５０）を備えていればよい。
シェアドビットラインセンスアンプ構造である場合、例えば、２つのセルアレイ１１０、１３０に１つのセンスアンプ部１５０を備え、適切な接続信号ＢＩＳＨ１、ＢＩＳＬ１に応じて、センスアンプ部１５０とセルアレイ１１０、１３０とを接続または分離させる。
例えば、第１接続信号ＢＩＳＨ１がアクティブになると、第１接続部１５１がイネーブルされ、センスアンプ部１５０とセルアレイ０（１１０）とが接続され、第２接続信号ＢＩＳＬ１がアクティブになれば、第２接続部１５３がイネーブルされ、センスアンプ部１５０とセルアレイ１（１３０）とが接続される。
センスアンプ部１５０には、接続部１５１、１５３、センスアンプＳＡの他に、プリチャージ部、データ出力部などを備えており、これらを図４に詳細に示す。
図４は、図２に示したセンスアンプ部１５０の内部構成の一例を示すブロック図である。
図４に示したように、センスアンプ部１５０は、センスアンプ電源供給信号ＳＡＰ、ＳＡＮにより動作し、ビットライン対ＢＬ、／ＢＬの信号差を増幅するセンスアンプ１５２ａと、センスアンプ１５２ａが動作しない時に出力されるプリチャージ信号ＢＬＥＱによってイネーブルされ、ビットラインプリチャージ電圧ＶＢＬＰにビットライン対ＢＬ、／ＢＬをプリチャージするプリチャージ部１５５ａと、プリチャージ信号ＢＬＥＱに応じてセルアレイ０（１１０）に接続されたビットライン対ＢＬ、／ＢＬの電圧レベルを同じにする第１等化部１５４ａと、プリチャージ信号ＢＬＥＱに応じてセルアレイ１（１３０）に接続されたビットライン対ＢＬ、／ＢＬの電圧レベルを同じにする第２等化部１５７ａと、カラムアドレスにより生成されるカラム制御信号Ｙ１によって制御され、センスアンプ１５２ａによって増幅されたデータ信号をデータラインＬＤＢ、ＬＤＢＢを介して外部に出力するデータ出力部１５６ａとを備えて構成されている。
また、上記のようにセンスアンプ部１５０は、センスアンプ１５５ａをセルアレイ０またはセルアレイ１と接続または分離させる第１及び第２接続部１５１ａ、１５３ａを備えている。
図５は、従来の技術に係る半導体メモリ装置の動作を示すタイミングチャートである。
次いで、図１〜図５を参照して従来の技術に係る半導体メモリ装置の動作を詳細に説明する。
半導体メモリ装置は、メモリセルからデータをリードする場合、プリチャージ区間Ｐｒｅｃｈａｒｇｅ、リード命令語区間Ｒｅａｄ、センシング区間Ｓｅｎｓｅ、再格納区間Ｒｅｓｔｏｒｅに分けて動作する。
また、データをライトする動作に関する区間構成も、リードする動作における区間構成とほぼ同じであり、リード命令語区間の代りにライト命令語が入力される区間があり、データが外部に出力される代わりに外部から入力されたデータがセンスアンプにラッチされる点が異なるだけである。従って、以下では、リードに関する動作を詳細に説明する。
また、以下の説明でキャパシタに電荷が充電されている状態をメモリセルにデータ「１」が格納されているものとし、データリード動作時には、第１接続部１５１ａがイネーブルされ、第２接続部１５３ａがディセーブルされて、センスアンプ部１５０がセルアレイ０（１１０）に接続されるものと仮定する。
プリチャージ区間Ｐｒｅｃｈａｒｇｅの間には、ビットライン対ＢＬ、／ＢＬは、プリチャージ電圧が印加されている状態であり、全てのワードラインは非アクティブになっている状態である。プリチャージ電圧は、常にＶＢＬＰに等しい１／２コア電圧Ｖｃｏｒｅ／２（＝ＶＢＬＰ）を用いる。
この区間では、プリチャージ信号ＢＬＥＱがハイレベルにイネーブルされ、第１及び第２等化部１５４ａ、１５７ａとプリチャージ部１５５ａとがイネーブルされ、ビットライン対ＢＬ、／ＢＬの電圧レベルは、１／２コア電圧Ｖｃｏｒｅを維持する。この時、第１及び第２接続部１５１ａ、１５３ａはイネーブルされている状態である。
図５の波形ＳＮは、単位セルのキャパシタに印加される電圧レベルであり、データ「１」を格納している場合にコア電圧Ｖｃｏｒｅレベルとなる。
次いで、リード命令語が入力されて実行されるリード命令語区間Ｒｅａｄでは、第１接続部１５１ａがイネーブル状態を維持し、第２接続部１５３ａがディセーブル状態になり、ビットラインセンスアンプ部１５０が、一方に装備されるセルアレイ０（１１０）と接続され、他方に装備されるセルアレイ１（１３０）から分離される。
ワードラインＷＬは、高電圧によりアクティブになり、再格納区間Ｒｅｓｔｏｒｅまで維持される。この時、ワードラインＷＬには電源電圧よりも高い高電圧Ｖｐｐが印加される。その理由は、単位セルを構成するＮＭＯＳトランジスタのしきい値電圧分だけキャパシタに格納されたデータ「１」、即ち、それに対応する電荷がビットラインに伝送されて発生する損失を減らすためである。
半導体メモリ装置の電源電圧が低くなる反面、動作速度はさらに高速な動作を要求されるが、半導体メモリ装置のセル領域に供給されるコア電圧Ｖｃｏｒｅよりもさらに高い高電圧Ｖｐｐを生成し、ワードラインＷＬのアクティブ化に用いることによって、高速にワードラインＷＬをアクティブにすることができる。
ワードラインＷＬがアクティブになれば、対応する単位セルのＭＯＳトランジスタがターンオンされ、キャパシタに格納されたデータに応じた電圧がビットラインＢＬに印加される。
したがって、１／２コア電圧Ｖｃｏｒｅ／２にプリチャージされていたビットラインＢＬの電圧が、ある値だけ上昇するようになるが、この時、キャパシタにコア電圧Ｖｃｏｒｅレベルで充電されていたとしても、ビットラインＢＬの寄生容量Ｃｂに比べて単位セルのキャパシタが有する容量Ｃｃが非常に小さく、ビットラインＢＬの電圧を１／２コア電圧Ｖｃｏｒｅ／２からコア電圧Ｖｃｏｒｅまで上昇させることができず、１／２コア電圧Ｖｃｏｒｅ／２から一定の電圧△Ｖだけしか上昇させることができない。
図５には、単位セルキャパシタに印加される電圧レベルとビットラインＢＬに印加される電圧レベルとが、リード命令語区間Ｒｅａｄにおいて、１／２コア電圧Ｖｃｏｒｅ／２から一定の電圧△Ｖだけ上昇する様子を示している。
一方、ビットラインバー／ＢＬは、いかなる追加の電荷も供給されず、１／２コア電圧Ｖｃｏｒｅ／２を維持する。
次いで、センシング区間Ｓｅｎｓｅにおいて、ビットラインセンスアンプ１５２ａにプリチャージ区間の間、１／２コア電圧Ｖｃｏｒｅ／２に維持された第１及び第２駆動電圧ＳＡＰ、ＳＡＮに、それぞれコア電圧Ｖｃｏｒｅ及び接地電圧が供給され、それによってビットラインセンスアンプ１５２ａは、ビットライン対ＢＬ、／ＢＬの電圧差を感知増幅し、ビットライン対ＢＬ、／ＢＬのうち相対的に電圧レベルが高い方はコア電圧Ｖｃｏｒｅに増幅され、相対的に電圧レベルが低い方は接地電圧になる。
ここでは、ビットラインＢＬがビットラインバー／ＢＬよりも高い電圧レベルを維持するので、感知増幅が終わると、ビットラインＢＬはコア電圧Ｖｃｏｒｅに、ビットラインバー／ＢＬは接地電圧になる。
次いで、再格納区間Ｒｅｓｔｏｒｅでは、上記したリード区間ＲｅａｄにおいてビットラインＢＬの電圧レベルを１／２コア電圧Ｖｃｏｒｅから上昇させたために、格納されていた電荷が放電された単位セルのキャパシタを再充電する。再充電が完了すると、ワードラインＷＬは再び非アクティブにされる。
次いで、再びプリチャージ区間Ｐｒｅｃｈａｒｇｅになり、センスアンプ１５２ａに供給された第１及び第２駆動電圧ＳＡＰ、ＳＡＮが１／２コア電圧Ｖｃｏｒｅ／２にされ、プリチャージ信号ＢＬＥＱがアクティブになって入力され、第１及び第２等化部１５４ａ、１５７ａとプリチャージ部１５５ａとがアクティブになり、プリチャージ電圧ＶＢＬＰがビットライン対ＢＬ、／ＢＬに供給される。この時、第１及び第２接続部１５１ａ、１５３ａがアクティブになり、センスアンプ部１５０は、一方と他方に装備されたセルアレイ０（１１０）及びセルアレイ１（１３０）と全て接続する。
技術が徐々に発達するにつれて、半導体メモリ装置を駆動する電源電圧のレベルは、徐々に小さくなってきた。しかし、電源電圧が小さくなっても、半導体メモリ装置の動作速度は、現状の速度を維持すること、またはさらに高速に動作することを要求される。
上記したように従来の技術に係る半導体メモリ装置は、電源電圧を用いて、その電源電圧よりも低いレベルのコア電圧Ｖｃｏｒｅと、コア電圧Ｖｃｏｒｅよりも高いレベルの高電圧Ｖｐｐとを内部で生成して用いている。
今までは、電源電圧を低減しても、特別な方法を用いずに、半導体メモリ装置のプロセス寸法をさらに縮小することだけで、要求される動作速度を確保することができた。
例えば、３．３Ｖから２．５Ｖまたは、それ以下に電源電圧を低減しても、プロセス寸法を５００ｎｍから１００ｎｍまで順次縮小する過程で、要求される動作速度を満足することができた。これは、プロセス寸法を低減すると、製造されるトランジスタの消費電力がより低減され、同じ電圧を供給すれば、より高速に動作させることができるためである。
しかし、１００ｎｍ以下では、プロセス寸法を従来のように縮小することが非常に難しい。
また、要求される電源電圧はさらに低くなり、２．０Ｖ〜１．５Ｖまで、甚だしい場合には、１．０Ｖまで低くなっている状況では、プロセス寸法を減少させることだけで要求される動作速度を維持することが非常に難しくなっている。
また、半導体メモリ装置に入力される電源電圧のレベルが一定のレベル以下に小さくなると、半導体メモリ装置を構成しているＭＯＳトランジスタの動作マージンが非常に小さくなり、要求される動作速度に適合するように動作できないだけでなく、安定して動作することもできなくなる。
基本的に、ＭＯＳトランジスタのターンオン電圧が一定のレベルを維持する状況では、半導体メモリ装置に入力される駆動電圧のレベルが一定のレベル以下に小さくなると、ビットラインセンスアンプが安定してビットライン対ＢＬ、／ＢＬに印加された電圧の差を感知増幅するのに長い時間がかかるようになる。
このとき、少しのノイズが発生しても（すなわち、わずかなノイズによって、ビットライン電圧レベルが１／２コア電圧Ｖｃｏｒｅ／２から上昇又は下降した場合でも）センスアンプが感知できなくなる場合もある。
したがって、半導体メモリ装置の駆動電圧を一定のレベル以下に低減することは、現在の技術では非常に難しい。
また、半導体メモリ装置のプロセス寸法が非常に小さくなると、各単位セルを構成するＭＯＳトランジスタのゲート電極と、すぐ隣に隣接して配置されるビットラインとの間隔も非常に狭くなり、ゲート電極とビットラインとの間に漏れ電流が流れるようになる。この時、流れる漏れ電流をブリード電流（ＢＬｅｅｄ Ｃｕｒｒｅｎｔ）という。
図６は、従来の技術に係る半導体メモリ装置の問題点を示すための断面図であり、特に低電圧高集積半導体メモリ装置における漏れ電流の問題を示す断面図である。
図６は、半導体メモリ装置のある単位セルの断面図であり、基板１０上に素子分離膜１１とソース／ドレイン接合領域１２ａ、１２ｂと、ゲート電極１３と、ビットライン１７と、キャパシタ１４、１５、１６と、絶縁膜１８、１９とを備えている。
半導体メモリ装置のプロセス寸法が小さくなることで、ゲート電極１３とビットライン１７との間隔Ａがますます狭くなり、充分な絶縁状態を維持することが非常に難しくなる。
この状態で、プリチャージ区間の間には、ビットライン１７に１／２コア電圧が印加され、ワードラインとなるゲート電極１３には接地電圧が印加される。
製造上のエラーによって、ビットライン１７とワードラインであるゲート電極１３とがショートすることがあり、その場合にはプリチャージ区間の間、漏れ電流であるブリード電流がビットライン１７からワードライン（ゲート電極１３）に継続して流れるようになる。
半導体メモリ装置を製造した後、欠陥があるエラーセルはリペア処理によって、余分に準備された予備のセルに代替されることになるが、このとき、半導体メモリ装置の特性上、ある１つの単位セルで代替されるのではなくワードラインごとにリペア処理が行なわれる。
したがって、半導体メモリ装置が動作する時には、欠陥が発見された単位セルに対応するワードラインは用いずに、余分に準備された予備のワードラインを用いることになる。
このとき、欠陥が、上記したワードラインであるゲート電極とビットラインとの間のショートによって発生したものであれば、予備ワードラインに代替することによって動作上は問題がなくなったとしても、依然として１／２コア電圧にプリチャージされるビットラインからワードラインにブリード電流が継続して流れる。
技術が発達して半導体メモリ装置を低電力で動作させることは非常に重要であるが、上記したブリード電流が発生するようになると、動作上は問題がないとしても、半導体メモリ装置をシステムに用いることができなくなる。
ブリード電流を減少させるために、ブリード電流が流れる経路に抵抗を追加的に備えることも提案されているが、これはブリード電流をある程度減少させる役割をするだけで、根本的な解決策とはならない。
本発明は、上記した従来技術の問題を解決するためになされたものであって、その目的は、入力される電源電圧が低い状態でも高速に動作し、ブリード電流を発生させず、消費電力を減少させることができる半導体メモリ装置を提供することにある。特に、これを実現するようにレイアウトされた半導体メモリ装置を提供することにある。
上記目的を達成するために、本発明の半導体メモリ装置（１）は、ノーマルセルブロックと、レファレンスセルブロックと、センスアンプ部とを備える半導体メモリ装置であって、第１ノーマルキャパシタ、並びに該第１ノーマルキャパシタ及びビットラインを接続するための第１ノーマルＭＯＳトランジスタを装備する第１ノーマルセルと、前記第１ノーマルキャパシタと同じパターンにレイアウトされる第２ノーマルキャパシタ、並びに、前記第１ノーマルＭＯＳトランジスタと同じパターンにレイアウトされ、前記第２ノーマルキャパシタ及びビットラインバーを接続するための第２ノーマルＭＯＳトランジスタを装備する第２ノーマルセルと、を複数個備えるノーマルセルブロックと、レファレンスキャパシタ、該レファレンスキャパシタの第１ノード及び前記ビットラインを接続するための第１レファレンスＭＯＳトランジスタ、前記レファレンスキャパシタの第１ノード及び前記ビットラインバーを接続するための第２レファレンスＭＯＳトランジスタ、並びに、前記レファレンスキャパシタにレファレンス電圧を伝送するために前記レファレンスキャパシタの第１ノードに接続されたスイッチ用ＭＯＳトランジスタを備えるレファレンスセルを複数個備えるレファレンスセルブロックと、前記ビットラインと前記ビットラインバーとに印加された信号の差異を感知及び増幅するためのセンスアンプ部とを備え、前記ビットライン及び前記ビットラインバーのプリチャージ電圧として接地電圧を用い、前記第１レファレンスＭＯＳトランジスタ、第２レファレンスＭＯＳトランジスタ及びスイッチ用ＭＯＳトランジスタが、前記第２ノーマルＭＯＳトランジスタと同じパターンにレイアウトされ、且つ、前記レファレンスキャパシタが、前記第２ノーマルキャパシタと同じパターンにレイアウトされて、セルアレイ領域が構成され、前記ノーマルセルブロックが、前記レファレンスセルブロックと前記センスアンプ部との間に位置することを特徴としている。
本発明の半導体メモリ装置（２）は、上記の半導体メモリ装置（１）において、前記ビットラインおよびビットラインバーの両端にレファレンスセルが配置されることを特徴としている。
本発明の半導体メモリ装置（３）は、上記の半導体メモリ装置（１）において、前記第１及び第２ノーマルＭＯＳトランジスタの各ソースとそれぞれ対応するノーマルストレージノードに接続されるコンタクトプラグが、それぞれ独立に形成され、前記第１及び第２レファレンスＭＯＳトランジスタの各ソースと前記スイッチ用ＭＯＳトランジスタのドレインとが、共通のレファレンスストレージノードに接続されるように、それぞれのコンタクトプラグが相互に接続されるように形成されることを特徴としている。
本発明の半導体メモリ装置（４）は、上記の半導体メモリ装置（１）において、前記セルアレイ領域が、前記第２ノーマルＭＯＳトランジスタ用の第１活性領域と、前記第１ノーマルＭＯＳトランジスタ及び前記第１レファレンスＭＯＳトランジスタ用の第２活性領域と、前記第２レファレンスＭＯＳトランジスタ用の第３活性領域と、前記第スイッチ用ＭＯＳトランジスタ用の第４活性領域と、前記第１活性領域を横切って配置された前記第２ノーマルＭＯＳトランジスタ用の第１ワードラインと、所定間隔で、前記第２活性領域をそれぞれ横切って配置された前記第１ノーマルＭＯＳトランジスタ用の第２ワードラインと、前記第１レファレンスＭＯＳトランジスタ用の第３ワードラインと、前記第３活性領域を横切って配置された前記第２レファレンスＭＯＳトランジスタ用の第４ワードラインと、前記第４活性領域を横切って配置された前記スイッチ用ＭＯＳトランジスタ用の第５ワードラインと、前記第２ノーマルＭＯＳトランジスタ用に、前記第１活性領域の第１段及び第２段にそれぞれ接続されるように形成される第１ビットラインコンタクトプラグ及び第１ストレージノードコンタクトプラグと、前記第１ノーマルＭＯＳトランジスタ用に、前記第２活性領域の第１段に接続されるように形成される第２ストレージノードコンタクトプラグと、前記第２活性領域の第１段及び第２段の間に接続されるように形成される、前記第１ノーマルＭＯＳトランジスタ及び前記第１レファレンスＭＯＳトランジスタ用の第２ビットラインコンタクトプラグと、前記第１及び第２レファレンスＭＯＳトランジスタ用に、前記第２活性領域の第２段及び前記第３活性領域の第１段に共通に接続されるように形成される第３ストレージノードコンタクトプラグと、前記第２レファレンスＭＯＳトランジスタ用に、前記第３活性領域の第２段に接続されるように形成される第３ビットラインコンタクトプラグと、前記スイッチ用ＭＯＳトランジスタ用に、前記第４活性領域の第１段に接続されるように形成される第４ビットラインコンタクトプラグと、前記第１活性領域の上に配置されて前記第１ストレージノードコンタクトプラグに接続される前記第２ノーマルキャパシタと、前記第２活性領域の第１段の上に配置されて前記第２ストレージノードコンタクトプラグに接続される前記第１ノーマルキャパシタと、前記第２活性領域の第２段の上に配置されて前記第３ストレージノードコンタクトプラグに接続される前記レファレンスキャパシタと、前記第１〜第４ワードラインと交差して前記第２ビットラインコンタクトプラグに接続される前記ビットラインと、前記第１〜第４ワードラインと交差して前記第１及び第３ビットラインコンタクトプラグに接続される前記ビットラインバーと、前記ビットラインと同じ導電層に形成され、前記第４ビットラインコンタクトプラグ及び前記第３ビットラインコンタクトプラグに接続される補助接続パターンとを備えることを特徴としている。
本発明の半導体メモリ装置（５）は、上記の半導体メモリ装置（４）において、前記第１〜第５ワードラインが、等間隔に形成されることを特徴としている。
本発明の半導体メモリ装置（６）は、上記の半導体メモリ装置（５）において、前記レファレンスキャパシタと同じ層に配置され、前記第３活性領域の上に形成される第１ダミーキャパシタと、前記レファレンスキャパシタと同じ層に配置され、前記第４活性領域の上に形成される第２ダミーキャパシタとをさらに備えることを特徴としている。
本発明によれば、低電圧（例えば１．５Ｖ以下）で駆動する半導体メモリ装置を容易に実現できる。
また、本発明に係る半導体メモリ装置は、ビットラインセンスアンプがデータを感知増幅する場合に、１／２コア電圧から接地電圧、またはコア電圧に増幅するのではなく、接地電圧からコア電圧に増幅するか、またはプリチャージされる接地電圧をそのまま維持するようになるため、１／２プリチャージ電圧を用いる半導体メモリ装置に比べて動作マージンが増大するという効果を奏する。
また、本発明に係る半導体メモリ装置のビットラインをプリチャージさせる電圧を１／２コア電圧ではなく接地電圧とするので、ワードラインとビットラインとがショートしても、ワードラインとビットラインとに印加される電圧が何れも接地電圧になり、上記したブリード電流がほとんど生じない。したがって、ブリード電流による電力消費がなくなるという効果を奏する。
また、本発明に係る半導体メモリ装置は、センスアンプの初期動作時の駆動電圧よりも高電圧で駆動するため、低電圧でも高速に、ビットラインのデータ信号を感知増幅できるという効果を奏する。
また、本発明によって実現されたレファレンスセルブロックは、ノーマルのセルアレイに適用される階層をそのまま用いて、ノーマルセルを形成する時のデザインルールを用いて形成されるので、製造工程において追加費用がほとんど発生しないという効果を奏する。
以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。尚、以下の説明において電圧の変化、即ち、上昇、降下を共に増幅と表現する場合がある。
図７は、本発明に係る半導体メモリ装置の構成を示すブロック図である。
図７に示したように、本実施の形態に係る半導体メモリ装置は、折返し構造のビットラインを有することを特徴とする。セルアレイ（３００ｃ、３００ｄ）はビットラインＢＬｎとビットラインバー／ＢＬｎとが交互に装備され、２つの単位セルを構成するキャパシタが共通し、プレート電圧ＰＬが印加される。
図８は、本発明に係る半導体メモリ装置の構成をさらに詳細に示すブロック図であり、特に図７に示したセンスアンプ部２００の内部回路を詳細に示す。
図８に示したように、本実施の形態に係る半導体メモリ装置は、ビットラインＢＬ１又はビットラインバー／ＢＬ１にデータ信号を印加する第１セルアレイ３００ｃ及び第２セルアレイ３００ｄと、ビットラインＢＬ１又はビットラインバー／ＢＬ１にデータ信号が印加されると、ビットラインＢＬ１及びビットラインバー／ＢＬ１に印加された信号の電圧差を感知及び増幅するビットラインセンスアンプ２１０と、プリチャージ電圧ＢＬＥＱによって制御され、ビットラインＢＬ１及びビットラインバー／ＢＬ１に接地電圧ＧＮＤを供給するプリチャージ部２２０と、データ信号がビットラインＢＬ１に印加される時に基準信号をビットラインバー／ＢＬ１に印加する第１レファレンスセルブロック４００ｃと、データ信号がビットラインバー／ＢＬ１に印加される時に基準信号をビットラインＢＬ１に印加する第２レファレンスセルブロック４００ｄとを備える。
また、ビットラインセンスアンプ２１０は、ビットラインＢＬ１及びビットラインバー／ＢＬ１に印加された信号の電圧差を感知増幅する初期の所定区間は、駆動電圧として入力されるコア電圧Ｖｃｏｒｅよりも高い高電圧Ｖｐｐで駆動されることを特徴とする。
また、本実施の形態に係る半導体メモリ装置は、セルアレイ３００ｃに接続されたビットラインＢＬ１及びビットラインバー／ＢＬ１とビットラインセンスアンプ２１０とを接続または分離する第１接続部２５０ａと、ビットラインＢＬ１及びビットラインバー／ＢＬ１とビットラインセンスアンプ２１０とを接続または分離する第２接続部２５０ｂとを備え、ビットラインセンスアンプ２１０は、第１接続部２５０ａ及び第２接続部２５０ｂを介して、第１セルアレイ３００ｃに接続されたビットラインＢＬ１、ビットラインバー／ＢＬ１、又は第２セルアレイ３００ｄに接続されたビットラインＢＬ１、ビットラインバー／ＢＬ１と接続され、ビットラインセンスアンプ２１０は、接続されたラインに印加された信号を感知増幅することを特徴とする。
また、プリチャージ部２２０は、ゲートにプリチャージ信号ＢＬＥＱが印加されて、ソース及びドレインの一方に供給される接地電圧ＧＮＤを、他方を介してビットラインＢＬ１にプリチャージ電圧を供給する第１プリチャージ用のＭＯＳトランジスタＴＰ１と、ゲートにプリチャージ信号ＢＬＥＱが印加されて、ソース及びドレインの一方に供給される接地電圧ＧＮＤを他方を介してビットラインバー／ＢＬ１にプリチャージ電圧を供給する第２プリチャージ用のＭＯＳトランジスタＴＰ２とを備える。
ビットラインセンスアンプ２１０は、ゲートがビットラインＢＬ１及びビットラインバー／ＢＬ１に共通接続され、高電圧Ｖｐｐまたは駆動電圧であるコア電圧Ｖｃｏｒｅをソース及びドレインの一方に印加され、他方にはビットラインＢＬ１及びビットラインバー／ＢＬが接続された第１ＰＭＯＳトランジスタＴＳ１と、ゲートがビットラインＢＬ１及びビットラインバー／ＢＬ１に共通接続され、高電圧Ｖｐｐまたは駆動電圧であるコア電圧Ｖｐｐをソース及びドレインの一方に印加され、他方にはビットラインＢＬ１及びビットラインバー／ＢＬ１に接続された第２ＰＭＯＳトランジスタＴＳ２と、ゲートがビットラインＢＬ１及びビットラインバー／ＢＬ１に共通接続され、接地電圧ＧＮＤがソース及びドレインの一方に印加され、他方にはビットラインＢＬ１及びビットラインバー／ＢＬ１が接続された第１ＮＭＯＳトランジスタＴＳ３と、ゲートがビットラインＢＬ１及びビットラインバー／ＢＬ１に共通接続され、接地電圧ＧＮＤが一方に印加され、他方にはビットラインＢＬ１及びビットラインバー／ＢＬ１が接続された第２ＮＭＯＳトランジスタＴＳ４とを備える。
また、本実施の形態に係る半導体メモリ装置は、ビットラインセンスアンプ２１０により感知増幅されたデータを、データラインＬＤＢ、ＬＤＢＢを介して外部に伝送する、またはデータラインＬＤＢ、ＬＤＢＢを介して外部に伝送されたデータをビットラインセンスアンプ２１０に伝送するデータ入出力部２４０をさらに備える。
データ入出力部２４０は、ゲートに入出力制御信号Ｙ１が入力されて、ソース及びドレインのうちの一方がビットラインＢＬ１に接続され、他方が第１データラインＬＤＢに接続される第１入出力用ＭＯＳトランジスタＴＯ１と、ゲートに入出力制御信号Ｙ１が入力されて、ソース及びドレインのうちの一方がビットラインバー／ＢＬ１に接続され、他方が第２データラインＬＤＢＢに接続される第２入出力用ＭＯＳトランジスタＴＯ２とを備える。
図９は、図８に示した第１レファレンスセルブロック４００ｃの内部構成を示す回路図である。
図９に示したように、第１レファレンスセルブロック４００ｃは、一方の端子に基準信号用電源供給端が接続されたレファレンスキャパシタＲＣ１、ＲＣ２と、第１データ信号がビットラインバー／ＢＬ１に印加される時に、レファレンスキャパシタＲＣ１の他方の端子をビットラインＢＬ１に接続する第１レファレンスＭＯＳトランジスタＲＴ１と、第１データ信号がビットラインＢＬ１に印加される時に、レファレンスキャパシタＲＣ１の他方の端子をビットラインバー／ＢＬ１に接続する第２レファレンスＭＯＳトランジスタＲＴ２と、第１データ信号がビットラインバー／ＢＬ２に印加される時に、レファレンスキャパシタＲＣ２の他方の端子をビットラインＢＬ２に接続する第３レファレンスＭＯＳトランジスタＲＴ３と、第１データ信号がビットラインＢＬ２に印加される時に、レファレンスキャパシタＲＣ２の他方の端子をビットラインバー／ＢＬ２に接続する第４レファレンスＭＯＳトランジスタＲＴ４と、プリチャージ区間の間に基準信号用電源供給端ＶＣＰをレファレンスキャパシタＲＣ１、ＲＣ２の他方端の端子に接続させる２つのスイッチ用ＭＯＳトランジスタＲＥＦＴとを備える。
ここで、ＭＯＳトランジスタＲＴ１〜ＲＴ４は、制御信号ＲＥＦ＿ＳＥＬ１、／ＲＥＦ＿ＳＥＬ１に応じてターンオンされ、ＭＯＳトランジスタＲＥＦＴは制御信号ＲＥＦ＿ＰＣＧに応じてターンオンされる。
第１レファレンスセルブロック４００ｃは、第１セルアレイ３００ｃに装備されるＮ個のビットライン対（例えばＢＬ１、／ＢＬ１）にそれぞれ対応するＮ個のレファレンスキャパシタ（例えばＲＣ１）を装備する。したがって、総数２５６個のビットライン対がセルアレイに装備された場合、第１レファレンスセルブロック４００ｃに装備されるレファレンスキャパシタＲＣ１、ＲＣ２などは２５６個になる。
セルアレイに装備される１つのワードラインに対応するノーマルキャパシタが５１２個であれば、これらの隣接する２個のキャパシタのうちの一方だけがＭＯＳトランジスタＲＴ１、ＲＴ２に接続されてレファレンスキャパシタＲＣ１、ＲＣ２などとして使用され、他方はダミーキャパシタとされる。このようにする理由は、製造工程上レファレンスキャパシタを別工程で作らず、セルアレイのノーマルキャパシタを製造する時に共に製造するためである。図９において、端子が一本しか記載されていないキャパシタがダミーキャパシタを表す。
ここで、レファレンスキャパシタＲＣ１、ＲＣ２の容量は、セルアレイ３００ａ、３００ｂに装備される単位セルキャパシタ（例えばＣａｐ１）が有する容量と実質的に同じとなる。
また、基準信号用電源供給端ＶＣＰで供給される電圧レベルは、ビットラインセンスアンプ２１０を駆動する駆動電圧の１／２とする。
図１０は、図８に示した半導体メモリ装置の動作を示すタイミングチャートである。以下、図１０を参照して本実施の形態に係る半導体メモリ装置の動作を説明する。
本実施の形態に係る半導体メモリ装置の最大の特徴の１つは、プリチャージ電圧として接地電圧を用いるということである。
本実施の形態に係る半導体メモリ装置は、折返しビットライン構造を有するが、まずプリチャージ区間Ｐｒｅｃｈａｒｇｅに関して説明すると、プリチャージ区間Ｐｒｅｃｈａｒｇｅ（ｔ０区間）の間では、プリチャージ信号ＢＬＥＱがハイレベルにイネーブルされた状態を維持し、ビットラインＢＬ及びビットライン／ＢＬを接地電圧レベルにプリチャージさせる。
次いで、リード命令語区間Ｒｅａｄ（ｔ１区間）では、ワードラインＷＬをアクティブにしてセルアレイの単位セルのキャパシタに格納された電荷（キャパシタが充電され、データ「１」に対応する電荷が格納されていると仮定する）が、ビットラインＢＬに供給され、ビットラインＢＬの電圧を一定値上昇させる。
この時、プリチャージ信号ＢＬＥＱは、ロウレベルに設定されて非アクティブになる。
一方、ビットラインバー／ＢＬに接続されたレファレンスセルブロックでは、レファレンス信号／ＲＥＦ＿ＳＥＬ１に応答し、上記したセルアレイにある単位セルのキャパシタに格納された電荷の約１／２をビットラインバー／ＢＬに供給し、ビットラインバー／ＢＬの電圧を上昇させる。したがって、この時ビットラインバー／ＢＬの電圧が上昇する電圧レベルは、ビットラインＢＬの電圧が上昇する電圧レベルの約１／２となる。
次いで、センシング区間Ｓｅｎｓｅの最初のｔ２区間では、コア電圧Ｖｃｏｒｅよりも高い高電圧Ｖｐｐの駆動電圧ＳＡＰと接地電圧ＧＮＤとがビットラインセンスアンプ２１０に印加され、ビットラインセンスアンプ２１０がビットラインＢＬとビットラインバー／ＢＬとの信号差を感知増幅する。ビットラインＢＬの電圧レベルがビットラインバー／ＢＬの電圧レベルよりも高いので、ビットラインＢＬは駆動電圧であるコア電圧Ｖｃｏｒｅに増幅され、ビットラインバー／ＢＬは接地電圧になる。
この時、ビットラインＢＬの電圧は所定のｔ２区間の間、入力される高電圧により一時的に高電圧に上昇するが、その後コア電圧Ｖｃｏｒｅレベルに低下して安定になる。
次いで、センシング区間Ｓｅｎｓｅのｔ３区間では、入出力制御信号Ｙ１がハイレベルに設定されてアクティブになって、それに応じてビットラインセンスアンプ２１０にラッチされるデータをデータラインＬＤＢ、ＬＤＢＢに出力させる。この時出力されるデータがリード命令語に対応して出力されるデータとなる。
この時、データラインＬＤＢ、ＬＤＢＢは、データが伝送されない間はコア電圧または１／２コア電圧Ｖｃｏｒｅ／２にプリチャージされているため、一時的にビットラインバー／ＢＬの電圧が接地電圧になった状態を維持する。
次いで、再格納区間Ｒｅｓｔｏｒｅ（ｔ４区間）では、ビットラインセンスアンプ２１０にラッチされたデータを用いてデータ信号が格納されていた単位セルへの再格納処理を行う。
再格納が完了すると、プリチャージ区間Ｐｒｅｃｈａｒｇｅ（ｔ５区間）において、ワードラインＷＬがロウレベルに設定されて非アクティブになり、ビットラインセンスアンプ２１０に供給されていた駆動電圧ＳＡＰが供給されなくなり、プリチャージ信号ＢＬＥＱがハイレベルに設定されてアクティブになる。プリチャージ信号ＢＬＥＱが、ハイレベルに設定されてアクティブになると、ビットライン対ＢＬ、／ＢＬは接地電圧にプリチャージされる。
以上では、本実施の形態に係る半導体メモリ装置がデータ「１」をリードする場合の動作を説明したが、次にデータ「０」をリードする場合について説明する。
全体的な動作は上記したのと同様であるが、リードするデータが「０」である場合、選択された単位セルのキャパシタには電荷が充電されていない。したがって、プリチャージ区間Ｐｒｅｃｈａｒｇｅの後のリード命令語が実行されるリード命令語区間Ｒｅａｄ（ｔ１区間）にデータ信号が印加されたビットラインＢＬの電圧レベルはそのまま維持される。
一方、ビットラインバー／ＢＬは、レファレンスキャパシタＲＣ１に格納された基準信号が供給され、一定の値だけ電圧レベルが上昇する。この時、供給される基準信号は、上記のようにデータを格納することになるキャパシタに充電された電荷の１／２に該当するだけの電荷をレファレンスセルブロック４００ａ、４００ｂからビットラインバー／ＢＬに供給する。ここで、基準信号に該当する電荷量をデータ信号の１／２にするのは、データ「１」をリードする時に判別するためである。
ビットラインセンスアンプ２１０は、接地電圧を維持しているビットラインＢＬと、基準信号を入力されて電圧が一定のレベルに上昇したビットラインバー／ＢＬとの電圧差を感知増幅する。
次いで、本実施の形態に係る半導体メモリ装置のライト動作を説明すると、データを格納するライト動作も図９に示した波形と同様に動作する。但し、データが外部データラインＬＤＢ、ＬＤＢＢに出力されるｔ３区間の間に、その時に実行中であるライト命令語に対応して入力されたデータがデータラインＬＤＢ、ＬＤＢＢを介してビットラインセンスアンプ２１０に伝送される。
ビットラインセンスアンプ２１０は、前にラッチされていたデータを、伝送されたデータと交換してラッチし、ラッチされたデータはその後に再格納区間Ｒｅｃｈａｒｇｅ（ｔ４区間）の間に、対応する単位セルに格納される。ライト命令語を実行する時にも、ビットラインセンスアンプ２１０は、初期感知増幅動作では駆動電圧としてコア電圧Ｖｃｏｒｅよりも高い高電圧が印加され、増幅動作を高速に行うことができる。
上記したように、本実施の形態に係る半導体メモリ装置は、プリチャージ区間ＰｒｅｃｈａｒｇｅではビットラインＢＬを接地電圧にプリチャージし、ビットラインセンスアンプ２１０は、２つのビットラインＢＬ、／ＢＬの電圧を感知増幅する初期のｔ２区間には高電圧Ｖｐｐを駆動電圧として印加され、その後にはコア電圧Ｖｃｏｒｅを印加される。
これは、ビットラインセンスアンプ２１０の初期動作時に高電圧Ｖｐｐで動作させると、高速に感知増幅動作を行うことができるためである。
接地電圧にプリチャージされていたビットラインＢＬの電圧をコア電圧Ｖｃｏｒｅまで増幅しようとするならば、１／２コア電圧Ｖｃｏｒｅ／２にプリチャージされている場合よりもさらに高い電圧レベルに上昇させなければならないが、高電圧Ｖｐｐを用いることで効果的にビットラインＢＬの電圧を引き上げることができる。
上記した説明のように、プリチャージ電圧として接地電圧を用いることで、次のような効果を期待することができる。
第１には、センスアンプの動作マージンを従来よりも増大させることができる。プリチャージ電圧を１／２コア電圧Ｖｃｏｒｅ／２とすると、センスアンプを増幅する時、１／２コア電圧Ｖｃｏｒｅ／２から接地電圧または電源電圧に増幅することになる。例えば、駆動電圧が１．５Ｖである場合、０．７５Ｖから０Ｖまたは１．５Ｖに増幅しなければならないということである。
以前では、駆動電圧が５Ｖ程度と高い場合には、１／２コア電圧をプリチャージ電圧として使用しても、２．５Ｖから５Ｖまたは０Ｖに増幅するのに特別問題にはならなかったが、１．５Ｖ程度に低い駆動電圧では増幅しなければならない電圧が０．７５Ｖ程度と低くなり、ノイズが発生する場合には、エラーを誘発するようなる。すなわち、０．７５Ｖ程度の電圧レベルで瞬間的に発生したノイズによって、センスアンプがビットラインをコア電圧または接地電圧に増幅させてしまうことがあり、この時、増幅させなければならない電圧レベルとは逆に増幅してしまうことがある。
しかし、本実施の形態に係る半導体メモリ装置は、接地電圧をプリチャージ電圧として用いるため、駆動電圧が１．５Ｖである時に増幅しなければならない電圧が１．５Ｖになって、（データが「１」である場合）駆動電圧のレベルが低くなる場合にも安定した増幅動作が可能となる。データが「０」である場合には、基準信号が印加されるビットラインである反対側のビットラインの電圧レベルをコア電圧である１．５Ｖまで増幅することになる。
よって、本実施の形態に係る半導体メモリ装置は、ノイズに対する耐性が高く、駆動電圧が低い場合にも安定に動作することができる。
第２には、単位セルのワードラインとビットラインとの間にショートが発生すること、即ちブリード電流を防止できる。上記したように、ブリード電流は欠陥が発生したワードラインを予備ワードラインに交替しても引続き発生するため、不必要な電流を引続き消費させることになる。
しかし、本実施の形態による半導体メモリ装置は、ビットラインのプリチャージ電圧が接地電圧であるため、接地電圧が印加されるワードラインとビットラインとの間には、電圧差が発生せずブリード電流が流れない。
第３には、センスアンプの初期動作時に駆動電圧よりも高い高電圧を用いてセンシング動作を行うため、駆動電圧のレベルが低い場合でも、センスアンプがビットラインに印加されるデータ信号を高速に感知増幅することができる。
図１１Ａ〜図１８Ａは、本発明の実施の形態に係る半導体メモリ装置の内部のレイアウトを示す平面図であり、特にセルアレイとレファレンスセルブロック（それぞれ図９の３００ｃ及び４００ｃ）とを示す平面図である。図１１Ｂ〜図１８Ｂは、本発明の実施の形態に係る半導体メモリ装置の内部のレイアウトを示す断面図であり、特にセルアレイとレファレンスセルブロックとを示す断面図である。
すなわち、図１１Ａ〜図１８Ａ、図１１Ｂ〜図１８Ｂは、以上で説明した本発明の実施の形態に係る半導体メモリ装置を直接レイアウトして具現したものである。
特に、レファレンスセルを構成する第１及び第２レファレンスＭＯＳトランジスタＲＴ１、ＲＴ２とレファレンスキャパシタＲＣ１、ＲＣ２とをセルアレイの一方の領域に具現し、セルアレイに形成される単位セルのＭＯＳトランジスタを製造するのに基本的に用いられる階層に類似する階層を用い、デザインルールも単位セルのＭＯＳトランジスタに適用されるデザインルールをそのまま適用しているので、追加の費用がほとんど発生することなく、特別な製品の開発期間も必要ではない。
ここで、メインセル領域とは、セルアレイに装備される単位セルが製造される領域のことを言い、レファレンスセル領域とは、レファレンスキャパシタＲＣ１、ＲＣ２と、レファレンスＭＯＳトランジスタＲＴ１、ＲＴ２と、スイッチ用ＭＯＳトランジスタＲＥＦＴとが形成される領域のことを言う。
まず、図１１Ａに示しているように、活性領域Ｎ＋を半導体基板上に形成する。図１１Ｂは、形成された活性領域Ｎ＋の断面を示しているが、図１１ＢのＡ−Ａ′、Ｂ−Ｂ′、Ｃ−Ｃ′、Ｄ−Ｄ′、Ｅ−Ｅ′を付した部分は、図１１Ａの各Ａ−Ａ′、Ｂ−Ｂ′、Ｃ−Ｃ′、Ｄ−Ｄ′、Ｅ−Ｅ′線に沿った断面を示している。以下、その他の断面図も図１１Ｂと同様に表記する。
次いで、図１２Ａ及び図１２Ｂに示すようにワードラインＷＬを形成する。
図１２Ａにおいて、上の２つのワードラインＷＬは、ノーマルＭＯＳトランジスタ用のワードラインであり、その次の２つのワードラインＲＥＦ＿ＳＥＬ、／ＲＥＦ＿ＳＥＬは、レファレンスＭＯＳトランジスタ用のワードラインである。
また、一番下にあるワードラインＲＥＦ＿ＰＣＧは、スイッチ用ＭＯＳトランジスタＲＥＦＴ用のワードラインである。
次いで、図１３Ａ及び図１３Ｂに示すように、ランディングプラグＬＰを形成する。
ランディングプラグＬＰは、半導体メモリ装置のセルアレイ領域において、ＭＯＳトランジスタのソースとドレインとに接合されるコンタクトプラグのことであり、ＭＯＳトランジスタのソースに接合されるランディングプラグＬＰは、その上にストレージノードコンタクトプラグが接合され、ＭＯＳトランジスタのドレインに接合されるランディングプラグＬＰは、その上にビットラインコンタクトプラグが接合される。
この時、ノーマルセル領域では、図示しているようにランディングプラグＬＰを隣接した活性領域上にそれぞれ形成するが、レファレンスセル領域は、ビットラインコンタクトプラグが接続される部分のランディングプラグＬＰはメインセル領域と同様に形成されるが、ストレージノードコンタクトプラグが接続された部分のランディングプラグＬＰは、１つのパターンに接続させて形成する。このパターンが図９の回路に示したノードＲＮに相当する。
次いで、図１４Ａ及び図１４Ｂに示すように、ノーマルセル領域及びレファレンスセル領域のビットラインコンタクトプラグが形成されるランディングプラグＬＰ上にビットラインコンタクトプラグＢＬＣを形成する。
また、ここでスイッチ用ＭＯＳトランジスタＲＥＦＴが形成される活性領域にも、ビットラインコンタクトプラグＢＬＣを形成する。また、レファレンスセル領域で１つに接続されるランディングプラグの終端にもビットラインコンタクトプラグを形成する。
次いで、図１５Ａ及び図１５Ｂに示すように、ビットラインＢＬを、各ビットラインコンタクトプラグＢＬＣと接続するように形成する。このとき、ワードラインと交差して形成されたビットラインは、交互にビットラインＢＬとビットラインバー／ＢＬとを形成する。
また、スイッチ用ＭＯＳトランジスタＲＥＦＴが形成される活性領域に形成されたビットラインコンタクトプラグとレファレンスセル領域で１つに接続されるランディングプラグに接続されるビットラインコンタクトプラグは、ノーマルセル領域に形成されたビットラインと接続させない（ＲＮ接続参照）。
これは、スイッチ用ＭＯＳトランジスタＲＥＦＴを介して、基準電圧がノードＲＮに供給されるようにするためである。
次いで、図１６Ａ及び図１６Ｂに示すように、ストレージノードコンタクトプラグと接合されるべきランディングプラグＬＰ上にストレージノードコンタクトプラグＳＮＣを形成する。
このとき、ノーマルセル領域は同間隔に複数のストレージノードコンタクトプラグＳＮＣを形成するが、レファレンスセル領域に形成される４つのキャパシタのうちの１つのキャパシタだけがレファレンスとして用いられるため、４つのキャパシタが形成される領域中に１つのストレージノードコンタクトプラグＳＮＣだけが形成される。
したがって、ビットラインＢＬおよびビットラインバー／ＢＬの両端に装備されるレファレンスセルブロックの３つのＭＯＳトランジスタと１つのレファレンスキャパシタとが形成される。そのため、４つのビットラインの両終端にレファレンスセルブロックが配置される場合、一方に配置されたレファレンスセルブロックは、２つのビットライン用であり、残りの２つのビットライン用のレファレンスセルブロックは反対側に配置される。
次いで、図１７Ａ及び図１７Ｂに示すように、一定の間隔でマトリックス状にキャパシタのストレージノードＳＮ（下部電極）を形成する。
ノーマルセル領域では、ストレージノードコンタクトプラグＳＮＣが一定間隔で全て形成されているため、形成された全てのストレージノードコンタクトプラグＳＮＣ上にキャパシタのストレージノードが形成される。
レファレンスセル領域では、ノーマルセル領域に比べて４つの領域毎に１つだけストレージノードコンタクトプラグＳＮＣが形成されている。従って、一定の間隔でキャパシタが全て形成されても、隣接した４つのキャパシタのストレージノードＳＮのうちの１つだけが、下段のストレージノードコンタクトプラグＳＮＣと接続する。
次いで、図１８Ａ及び図１８Ｂに示すように、誘電体薄膜とキャパシタとのプレート電極を全体に形成する。
上記の説明のように、レファレンスセルブロックのためのキャパシタとＭＯＳトランジスタとをノーマルセルが形成されるのと同様のパターンで形成することによって、従来とほとんど同じ回路面積でレファレンスセルブロックを半導体メモリ装置のセルアレイ領域に集積させることができる。
また、ノーマルセル領域に用いる工程とほとんど同じ工程でレファレンスセルブロックのキャパシタとＭＯＳトランジスタとを形成するので、製造工程上追加費用もほとんど発生しない。但し、ランディングプラグを形成する時とストレージノードコンタクトプラグとを形成する時にだけ、レファレンスＭＯＳトランジスタ用として別途形成すればよい。
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で種々の変更が可能であり、それらも本発明の技術的範囲に属する。
通常の半導体メモリ装置の構成を示すブロック図である。 従来の技術に係る半導体メモリ装置のセルアレイの構成を示すブロック図である。 従来の技術に係るセンスアンプとセルアレイとの間の接続関係を示すブロック図であり、特にシェアドビットラインセンスアンプ構造を示すブロック図である。 図２に示すセンスアンプ部の内部構成の一例を示すブロック図である。 従来の技術に係る半導体メモリ装置の動作を示すタイミングチャートである。 従来の技術に係る半導体メモリ装置の問題点を示すための断面図である。 本発明に係る半導体メモリ装置の構成を示すブロック図である。 本発明に係る半導体メモリ装置の構成をさらに詳細に示すブロック図であり、特に図７のセンスアンプ部の内部回路を詳細に示す。 図８に示した第１レファレンスセルブロックを示す回路図である。 図８に示した半導体メモリ装置の動作を示すタイミングチャートである。 本発明の実施の形態に係る半導体メモリ装置の内部のレイアウトを示す平面図であり、特にセルアレイとレファレンスセルブロックとを示す。 本発明の実施の形態に係る半導体メモリ装置の内部のレイアウトを示す断面図であり、特にセルアレイとレファレンスセルブロックとを示す。 本発明の実施の形態に係る半導体メモリ装置の内部のレイアウトを示す平面図であり、特にセルアレイとレファレンスセルブロックとを示す。 本発明の実施の形態に係る半導体メモリ装置の内部のレイアウトを示す断面図であり、特にセルアレイとレファレンスセルブロックとを示す。 本発明の実施の形態に係る半導体メモリ装置の内部のレイアウトを示す平面図であり、特にセルアレイとレファレンスセルブロックとを示す。 本発明の実施の形態に係る半導体メモリ装置の内部のレイアウトを示す断面図であり、特にセルアレイとレファレンスセルブロックとを示す。 本発明の実施の形態に係る半導体メモリ装置の内部のレイアウトを示す平面図であり、特にセルアレイとレファレンスセルブロックとを示す。 本発明の実施の形態に係る半導体メモリ装置の内部のレイアウトを示す断面図であり、特にセルアレイとレファレンスセルブロックとを示す。 本発明の実施の形態に係る半導体メモリ装置の内部のレイアウトを示す平面図であり、特にセルアレイとレファレンスセルブロックとを示す。 本発明の実施の形態に係る半導体メモリ装置の内部のレイアウトを示す断面図であり、特にセルアレイとレファレンスセルブロックとを示す。 本発明の実施の形態に係る半導体メモリ装置の内部のレイアウトを示す平面図であり、特にセルアレイとレファレンスセルブロックとを示す。 本発明の実施の形態に係る半導体メモリ装置の内部のレイアウトを示す断面図であり、特にセルアレイとレファレンスセルブロックとを示す。 本発明の実施の形態に係る半導体メモリ装置の内部のレイアウトを示す平面図であり、特にセルアレイとレファレンスセルブロックとを示す。 本発明の実施の形態に係る半導体メモリ装置の内部のレイアウトを示す断面図であり、特にセルアレイとレファレンスセルブロックとを示す。 本発明の実施の形態に係る半導体メモリ装置の内部のレイアウトを示す平面図であり、特にセルアレイとレファレンスセルブロックとを示す。 本発明の実施の形態に係る半導体メモリ装置の内部のレイアウトを示す断面図であり、特にセルアレイとレファレンスセルブロックとを示す。
符号の説明
ＴＳ１〜ＴＳ４ センスアンプ用のＭＯＳトランジスタ
ＴＯ１、ＴＯ２ データ出力用のＭＯＳトランジスタ
ＴＰ１、ＴＰ２ プリチャージ用のＭＯＳトランジスタ
ＴＢＨ１、ＴＢＨ２、ＴＢＬ１、ＴＢＬ２ 接続用のＭＯＳトランジスタ
ＲＣ１、ＲＣ２ レファレンスキャパシタ
ＲＴ１〜ＲＴ４ 第１〜第４レファレンスＭＯＳトランジスタ
Ｎ＋ 活性領域
ＬＰ ランディングプラグ
ＢＬＣ ビットラインコンタクトプラグ
ＢＬ ビットライン
ＳＮＣ ストレージノードコンタクトプラグ
ＳＮ ストレージノード
ＰＬ プレートライン、プレート電圧

Claims (6)

  1. ノーマルセルブロックと、レファレンスセルブロックと、センスアンプ部とを備える半導体メモリ装置であって、
    第１ノーマルキャパシタ、並びに該第１ノーマルキャパシタ及びビットラインを接続するための第１ノーマルＭＯＳトランジスタを装備する第１ノーマルセルと、
    前記第１ノーマルキャパシタと同じパターンにレイアウトされる第２ノーマルキャパシタ、並びに、前記第１ノーマルＭＯＳトランジスタと同じパターンにレイアウトされ、前記第２ノーマルキャパシタ及びビットラインバーを接続するための第２ノーマルＭＯＳトランジスタを装備する第２ノーマルセルと、を複数個備えるノーマルセルブロックと、
    レファレンスキャパシタ、該レファレンスキャパシタの第１ノード及び前記ビットラインを接続するための第１レファレンスＭＯＳトランジスタ、前記レファレンスキャパシタの第１ノード及び前記ビットラインバーを接続するための第２レファレンスＭＯＳトランジスタ、並びに、前記レファレンスキャパシタにレファレンス電圧を伝送するために前記レファレンスキャパシタの第１ノードに接続されたスイッチ用ＭＯＳトランジスタを備えるレファレンスセルを複数個備えるレファレンスセルブロックと、
    前記ビットラインと前記ビットラインバーとに印加された信号の差異を感知及び増幅するためのセンスアンプ部とを備え、
    前記ビットライン及び前記ビットラインバーのプリチャージ電圧として接地電圧を用い、前記第１レファレンスＭＯＳトランジスタ、第２レファレンスＭＯＳトランジスタ及びスイッチ用ＭＯＳトランジスタが、前記第２ノーマルＭＯＳトランジスタと同じパターンにレイアウトされ、且つ、前記レファレンスキャパシタが、前記第２ノーマルキャパシタと同じパターンにレイアウトされて、セルアレイ領域が構成され、
    前記ノーマルセルブロックが、前記レファレンスセルブロックと前記センスアンプ部との間に位置することを特徴とする半導体メモリ装置。
  2. 前記ビットラインおよびビットラインバーの両端にレファレンスセルが配置されることを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記第１及び第２ノーマルＭＯＳトランジスタの各ソースとそれぞれ対応するノーマルストレージノードに接続されるコンタクトプラグが、それぞれ独立に形成され、
    前記第１及び第２レファレンスＭＯＳトランジスタの各ソースと前記スイッチ用ＭＯＳトランジスタのドレインとが、共通のレファレンスストレージノードに接続されるように、それぞれのコンタクトプラグが相互に接続されるように形成されることを特徴とする請求項１に記載の半導体メモリ装置。
  4. 前記セルアレイ領域が、
    前記第２ノーマルＭＯＳトランジスタ用の第１活性領域と、
    前記第１ノーマルＭＯＳトランジスタ及び前記第１レファレンスＭＯＳトランジスタ用の第２活性領域と、
    前記第２レファレンスＭＯＳトランジスタ用の第３活性領域と、
    前記第スイッチ用ＭＯＳトランジスタ用の第４活性領域と、
    前記第１活性領域を横切って配置された前記第２ノーマルＭＯＳトランジスタ用の第１ワードラインと、
    所定間隔で、前記第２活性領域をそれぞれ横切って配置された前記第１ノーマルＭＯＳトランジスタ用の第２ワードラインと、
    前記第１レファレンスＭＯＳトランジスタ用の第３ワードラインと、
    前記第３活性領域を横切って配置された前記第２レファレンスＭＯＳトランジスタ用の第４ワードラインと、
    前記第４活性領域を横切って配置された前記スイッチ用ＭＯＳトランジスタ用の第５ワードラインと、
    前記第２ノーマルＭＯＳトランジスタ用に、前記第１活性領域の第１段及び第２段にそれぞれ接続されるように形成される第１ビットラインコンタクトプラグ及び第１ストレージノードコンタクトプラグと、
    前記第１ノーマルＭＯＳトランジスタ用に、前記第２活性領域の第１段に接続されるように形成される第２ストレージノードコンタクトプラグと、
    前記第２活性領域の第１段及び第２段の間に接続されるように形成される、前記第１ノーマルＭＯＳトランジスタ及び前記第１レファレンスＭＯＳトランジスタ用の第２ビットラインコンタクトプラグと、
    前記第１及び第２レファレンスＭＯＳトランジスタ用に、前記第２活性領域の第２段及び前記第３活性領域の第１段に共通に接続されるように形成される第３ストレージノードコンタクトプラグと、
    前記第２レファレンスＭＯＳトランジスタ用に、前記第３活性領域の第２段に接続されるように形成される第３ビットラインコンタクトプラグと、
    前記スイッチ用ＭＯＳトランジスタ用に、前記第４活性領域の第１段に接続されるように形成される第４ビットラインコンタクトプラグと、
    前記第１活性領域の上に配置されて前記第１ストレージノードコンタクトプラグに接続される前記第２ノーマルキャパシタと、
    前記第２活性領域の第１段の上に配置されて前記第２ストレージノードコンタクトプラグに接続される前記第１ノーマルキャパシタと、
    前記第２活性領域の第２段の上に配置されて前記第３ストレージノードコンタクトプラグに接続される前記レファレンスキャパシタと、
    前記第１〜第４ワードラインと交差して前記第２ビットラインコンタクトプラグに接続される前記ビットラインと、
    前記第１〜第４ワードラインと交差して前記第１及び第３ビットラインコンタクトプラグに接続される前記ビットラインバーと、
    前記ビットラインと同じ導電層に形成され、前記第４ビットラインコンタクトプラグ及び前記第３ビットラインコンタクトプラグに接続される補助接続パターンと
    を備えることを特徴とする請求項１に記載の半導体メモリ装置。
  5. 前記第１〜第５ワードラインが、等間隔に形成されることを特徴とする請求項４に記載の半導体メモリ装置。
  6. 前記レファレンスキャパシタと同じ層に配置され、前記第３活性領域の上に形成される第１ダミーキャパシタと、
    前記レファレンスキャパシタと同じ層に配置され、前記第４活性領域の上に形成される第２ダミーキャパシタとをさらに備えることを特徴とする請求項５に記載の半導体メモリ装置。
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