CN100423268C - 低电压半导体存储器装置 - Google Patents

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Abstract

本发明提供一种具有用于读取或储存数据的单元阵列区域的半导体存储器装置，其包括：包括多个普通单元的普通单元块，每个普通单元耦接至用于储存数据的位线和互补位线之一；包括多个参考单元部件的参考单元块，每个参考单元部件包括参考电容器、用于将该参考电容器的第一端子连接至该位线的第一参考晶体管、用于将该参考电容器的第一端子连接至该互补位线的第二参考晶体管、以及连接至参考电压以将该参考电压供应至该参考电容器的第一端子的第三参考晶体管；及预充电块，用于将该位线和该互补位线预充电为接地电压。

Description

低电压半导体存储器装置
技术领域
本发明涉及一种半导体存储器装置；特别涉及一种能够在低电压下有效工作的半导体存储器装置。
背景技术
图1是常规半导体存储器装置的方框图。
参看图1，该常规的半导体存储器包括：用于对行地址进行解码的行地址输入部件(unit)20；用于对列地址进行解码的列地址输入部件30；具备多个单元(cell)阵列110、120、130及140的单元区域100，每一单元阵列具有多个部件单元，用于输出与行地址输入部件20和列地址输入部件30的输出信号相对应的数据；以及数据输入/输出部件40，用于将单元区域100的输出数据输出至外界或者将外部数据传送至该单元区域。
单元区域100包括感测放大器150和160，其用于放大来自单元阵列110、120、130及140的数据信号，并将放大的数据信号输出至数据输入/输出部件40。
同时，每一单元阵列110、120、130及140包括多个部件单元。
在读取操作期间，感测放大器150及160感测并放大来自单元阵列110、120、130及140的数据信号，且将放大的数据信号输出至数据输入/输出部件40。在写入操作期间，感测放大器150及160锁存来自数据输入/输出部件40的数据，且将锁存的数据传送至单元阵列110、120、130及140。
图2是示出了常规半导体存储器装置的单元阵列的电路图。
参看图2，该半导体存储置的单元阵列包括设置于字线WL0、WL1，…，WL4及WL5与位线BL及/BL的交叉处的多个部件单元。
一个部件单元CELL1由开关MOS晶体管(例如M0)和用于储存数据的电容器(例如C0)组成。MOS晶体管M0具有连接至字线WL0的栅极、连接至位线BL的一个端子、以及连接至电容器C0的另一端子。电容器C0具有连接至MOS晶体管M0另一端子的一个端子和接收板电压PL的另一端子。
连接至相邻字线WL0及WL1的两个部件单元CELL1及CELL2共同地连接至一个位线BL。位线BL及互补(bar)位线/BL连接至设置于单元阵列一侧处的感测放大器部分150的感测放大器152a。
当读取部件单元CELL1的数据时，激活字线WL0，因此接通部件单元CELL1的MOS晶体管M0，从而将储存于电容器C0中的数据施加至位线BL上。
位线感测放大器152a感测和放大位线BL与互补位线/BL间的电压差。
随后，锁存于两位线对BL与/BL上的经感测及放大的数据被输出至外部数据线LDB及LDBB。
此时，将数据信号施加于位线BL上，还将互补(complementary)数据施加于互补位线/BL上。互补数据被感测和放大，并被传送至外界。同样地，将数据对传送至该单元阵列的外界。
如果数据“1”被储存于部件单元CELL1的电容器C0中，也就是，若电容器C0被充电，则线位线BL的电平被放大至电源电压，互补位线/BL的电平被放大至接地电压。同时，如果数据“0”被储存于电容器C0中，也就是，如果电容器C0被放电，则位线BL的电平被放大至接地电压，互补位线/BL的电平被放大至电源电压。
由于储存用于代表部件单元的数据的电荷非常少，所以在使用这些电荷来放大位线的电压之后，部件单元的电容器变成放电状态。因此，需要一恢复操作，以保持电容器中的数据。该恢复操作是利用感测放大器中锁存的数据信号来将电荷传送至部件单元的电容器的操作。当恢复操作被完成时，将该字线去激活(deavtivate)。
当读取部件单元CELL3的数据时，激活字线WL2，由此接通MOS晶体管M2，以将储存于电容器C2中的数据施加至互补位线/BL上。感测放大器152a感测和放大位线BL与互补位线/BL间的电压差。随后，数据经由外部数据线LDB及LDBB而输出至外界。此时，数据信号被施加于互补位线/BL上，互补数据信号被施加于位线BL上。
类似于数据读取操作，在数据写入操作中，激活与所选部件单元相对应的字线，并将数据储存于该部件单元中。随后，位线感测放大器152a感测和放大数据，并用经感测和放大的数据来替换先前锁存的数据。
位线感测放大器152a锁存数据，经锁存的数据被储存于部件单元的电容器中。随后去激活该字线。
图3是根据现有技术的感测放大器与单元阵列之间连接关系的方框图。在图3中，示出了共享位线感测放大器结构。
参看图3，感测放大器部分150及170被设置于单元阵列110、130及180之间。感测放大器部分150及170的每一个包括多个感测放大器，其用于感测和放大单元阵列110、130及180中所含的部件单元的数据。
该共享位线感测放大器结构是每两个单元阵列共享一个感测放大器部分，以减小电路面积。因此，每一位线对需要一个感测放大器。
该共享位线感测放大器结构为每两个单元阵列110与130提供一个感测放大器150，响应于连接信号BISH及BISL选择性地连接感测放大器部分与单元阵列110及130。
例如，如果激活第一连接信号BISH，则使能第一连接部件151以连接感测放大器部分150与单元阵列0 110。同时，如果激活第二连接信号BISL，则使能第二连接单元153以连接感测放大器部分150与1130。
除了连接部件及感测放大器之外，感测放大器部分150还包括预充电单元及数据输出单元。稍后将详细描述该预充电单元及该数据输出单元。
图4是示出了图2中所示感测放大器部分的实例的电路图。
参看图4，感测放大器部分150响应于感测放大器电源信号SAP及SAN来操作。感测放大器部分150包括感测放大器152a、预充电部件155a、第一均衡部件154a、第二均衡部件157a及数据输出部件156a。
感测放大器152a感测和放大位线对BL与/BL间的信号差。响应于在感测放大器152a未操作时输出的预充电信号BLEQ，预充电单元155a被使能，并将位线对BL及/BL预充电至位线预充电电压VBLP。响应于预充电信号BLEQ，第一均衡器154a对连接于单元阵列0110之间的位线对BL与/BL的电压电平进行均衡。响应于位线预充电信号BLEQ，第二均衡器157a对连接至单元阵列1130的位线对BL及/BL的电压电平进行均衡。
响应于从列地址产生的列控制信号Y1，数据输出部件156a经过数据线LDB及LDBB，将感测放大器152a放大的数据信号输出至外界。
如上所述，感测放大器部分150包括第一及第二连接部件151a及153a，其用于将感测放大器152a选择性地连接至单元阵列0或单元阵列1。
图5是示出了常规半导体存储器装置的操作的波形。
将参考图1至图4，详细描述常规半导体存储器装置的操作。
在半导体存储器装置中，数据读取操作被划分成预充电期间、读取命令期间、感测期间及恢复期间。
同时，数据写入操作与数据读取操作是完全相同的。包括了写入命令周期，取代读取命令周期。感测放大器锁存从外界输入的数据，取代了将数据输出至外界。下文将描述数据读取操作。
假定电容器被充电，从而储存数据“1”。同时，假定在数据读取操作期间，使能第一连接单元151a，并禁用第二连接单元153a，从而感测放大器部分150被连接至单元阵列0110。
在预充电期间中，预充电电压被施加于位线对BL及/BL上，并去激活所有字线。通常将1/2核心电压(Vcore/2＝VBLP)用作预充电电压。
在此期间中，激活预充电信号BLEQ，以使能第一及第二均衡单元154a及157a和预充电单元155a，从而将位线对维持在1/2核心电压Vcore。此时，第一及第二连接部件151a及153a处于使能状态中。
在图5中，波形SN代表了施加于部件单元的电容器上的电压电平。由于波形SN示出了储存数据“1”时的状况，所以电压电平代表核心电压Vcore。
在输入和执行读取命令的读取命令期间中，第一连接部件151a维持使能状态，将第二连接部件153a设定为禁用状态。因此，位线感测放大器部分150被连接至设置于一侧处的单元阵列0 110，并从设置于另一侧处的单元阵列1130断开。
字线WL被高电压Vpp激活，并被维持直至恢复周期为止。高于电源电压的高电压Vpp被施加至字线，以减少在将储存于电容器中的数据“1”传送至位线的同时发生的损耗，其减少量与构成该部件单元的NMOS晶体管的阈电压一样多。
需要一种具有较高操作速度同时降低了电源电压的半导体存储器装置。通过使用比提供到半导体存储器装置的单元区域的核心电压Vcore更高的高电压Vpp，能够以高速度激活字线WL。
当字线WL被激活时，接通对应部件单元的MOS晶体管，以将储存于电容器中的数据施加至位线BL。
相应地，预充电至1/2核心电压的位线BL的电压增加。此时，即使电容器被充电至核心电压电平，部件单元的电容器的电容Cc与位线BL的寄生电容Cb相比是非常小的。因此，位线的电压不会增加到高达核心电压Vcore，而是从1/2核心电压增加了预定电压ΔV。
自图5中可看出，施加至部件单元的电容器的电压电平及施加至位线BL的电压电平在读取命令期间中从1/2核心电压增加了预定电压ΔV。
同时，因为未将额外电荷施加至位线，所以位线维持1/2核心电压。
在感测期间中，在预充电期间中维持1/2核心电压的第一及第二驱动电压SAP及SAN被分别供应至核心电压及接地电压。因此，位线感测放大器152a感测和放大两个位线BL及/BL间的电压差。此时，位线感测放大器152a将相对较高的电压电平放大至核心电压Vcore，将相对较低的电压电平放大至接地电压。
位线BL维持比互补位线/BL更高的电压电平。因此，在完成感测及放大操作之后，位线BL的电压电平变为核心电压Vcore，互补位线/BL的电压电平变为接地电压。
随后，在恢复期间中恢复电荷，这些电贺被存储于部件单元的电容器中，并被放电以从1/2核心电压起增加位线的电压电平。在完成恢复操作之后，字线被再次去激活。
随后，再次开始预充电期间。供应至感测放大器的第一及第二驱动电压SAP及SAN被维持于1/2核心电压。预充电信号BLEQ被激活，以使能第一及第二均衡部件154a、157a和预充电部件155a，从而将预充电电压VBLP供应至位线对BL及/BL。由于激活了第一及第二连接部件151a及153a，感测放大器部分150被连接至设置于一侧和另一测处的单元阵列110及130。
随着技术的发展，用以驱动半导体存储器装置的电源电压的电平有所降低。然而，即使降低了电源电压的电平，仍然要求半导体存储器装置维持或增加操作速度。
常规的半导体存储器装置适当地使用低于电源电压的核心电压及高于核心电压的高电压。
迄今为止，可仅利用半导体存储器装置的制造技术来获得所需操作速度，同时适当地降低电源电压。
例如，即使电源电压从3.3V降低至2.5V或更小，仍然可通过在制造技术中从500nm逐渐减小至100nm的工艺来满足所需操作速度。也就是，如果减小制造技术，则可降低晶体管的功率消耗；如果供应相同电压，则半导体存储器装置能够以较高速度操作。
然而，难以将制造技术减小至100nm或更小。
同时，所需电源电压被降低至2.0V或1.5V甚至1.0V。在此种情况下，仅通过减小制造技术，难以维持所需操作速度。
此外，如果供应至半导体存储器装置的电源电压被降低到预定电平以下，则构成半导体存储器装置的MOS晶体管的操作范围(operating margin)变得很小。因此，半导体存储器装置无法根据所需操作速度来操作，且无法依靠稳定操作。
在MOS晶体管的接通电压维持预定电平的情况下，如果输入至半导体存储器装置的驱动电压的电平降低至预定电平以下，则感测放大器将耗费长时间来感测和放大两位线间的电压差。
此时，即使稍微发生噪声(也就是，由于1/2核心电压处的微小噪声，位线电压电平上升或下降)，感测放大器仍然不可正确操作。
相应地，难以将半导体存储器装置的驱动电源降低至预定电平以下。
同时，如果将制造技术减小很多，则每一部件单元中MOS晶体管的栅电极与排列成与该栅电极相邻的位线之间的间隙变得非常窄，从而漏电流在栅电极与位线之间流动。此漏电流被称作渗移(bleed)电流。
图6是用以解释常规半导体存储器装置的问题的剖视图，特别是低电压的高度集成半导体存储器装置中的漏电流问题。
图6是示出了半导体存储器装置的部件单元的剖视图。参看图6，该部件单元包括装置隔离层11、源极/漏极结区域12a及12b、栅电极13、位线17、电容器14及16、以及绝缘层18及19。
随着半导体存储器装置制造技术的减小，栅电极13与位线17间的间隙逐渐变窄。因此，难以实现足够的隔离。
在此情况下，在预充电期间中，将1/2核心电压施加至位线，将接地电压施加至充当字线的栅电极。
发明内容
因此，本发明的目的是提供一种半导体存储器装置，其即使在低电压下仍然能够以高速度操作并且防止发生渗移电流，由此减少浪费的功率消耗。特别提供了半导体存储器装置的布局(layout)。
根据本发明的方案，提供一种具有用于读取或储存数据的单元阵列区域的半导体存储器装置，其包括：包括多个普通(normal)单元的普通单元块，每个普通单元耦接至用于储存数据的位线和互补位线之一；包括多个参考单元部件的参考单元块，每个参考单元部件包括参考电容器、用于将该参考电容器的第一端子连接至位线的第一参考晶体管、用于将该参考电容器的第一端子连接至该互补位线的第二参考晶体管、以及连接至参考电压以将该参考电压供应至该参考电容器的第一端子的第三晶体管；以及预充电块，用于将该位线和该互补位线预充电为接地电压。
附图说明
从与附图相结合的如下优选实施例描述中，本发明的上述和其他目的及特征将变得明显，在附图中：
图1是一常规半导体存储器装置的方框图；
图2是示出了常规半导体存储器装置的单元阵列的电路图；
图3是根据现有技术的感测放大器与单元阵列之间的连接关系的方框图，特别是共享位线感测放大器结构的方框图；
图4是示出了图2所示感测放大器部分的实例的电路图；
图5是示出了常规半导体存储器装置的操作的波形；
图6是用于解释常规半导体存储器装置的问题的剖视图；
图7是根据本发明实施例的半导体存储器装置的方框图；
图8是根据本发明实施例的半导体存储器装置的详细电路图，特别是图7所示感测放大器部分的详细电路图；
图9是根据本发明实施例如图8所示的第一参考单元块的电路图；
图10是说明图8所示半导体存储器装置的操作的波形；
图11A至18A是根据本发明的半导体存储器装置的布局图；
图11B至图18B是图12A至图19A所示半导体存储器装置的剖视图。
具体实施方式
下文将参考附图，详细描述根据本发明的其中具有列地址路径的半导体存储器装置。
图7是根据本发明实施例的半导体存储器装置的方框图。
参看图7，根据本发明实施例的半导体存储器装置包括折叠(folded)位线架构。单元阵列300c及300d包括交替排列的位线BL及互补位线/BL。一般将板电压PL施加至组成两个部件单元的电容器。
图8是根据本发明实施例的半导体存储器装置的详细电路图，尤其是感测放大器部分的详细电路图。
参看图8，半导体存储器装置包括第一单元阵列300c、位线感测放大器210、预充电部件220、第一参考单元块400c、及第二参考单元块400d。第一单元阵列300c将数据信号施加于位线BL1或互补位线/BL1上。当将数据信号施加于位线BL1或互补位线/BL1上时，位线感测放大器210感测和放大位线BL1与互补位线/BL1间的电压差。预充电单元220将接地电压GND作为预充电电压BLEQ，供应至位线BL1及互补位线/BL1。当将数据信号施加于位线BL1上时，第一参考单元块400c将参考信号施加至互补位线/BL1。当将数据信号施加于互补位线/BL1上时，第二参考单元块400d将参考信号施加至位线BL1。
同时，位线感测放大器210是利用高电压Vpp来驱动的，该高电压Vpp比在预定初始期间中作为驱动电压输入的核心电压Vcore更高，在该预定初始期间中感测和放大位线与互补位线之间的电压差。
此外，根据本发明的半导体存储器装置包括：第一连接单元250a，其用于将感测放大器210连接到耦接于单元阵列300c的位线及互补位线或者从其断开；第二单元阵列300d，其用于将数据信号施加至位线及互补位线；及第二连接单元250b，其用于将感测放大器210连接至位线及互补位线或者从其断开。位线感测放大器210被连接到连接于第一单元阵列300c的位线及互补位线或者连接于第二单元阵列300d的位线及互补位线。感测放大器210感测和放大了施加到连接至其的位线及互补位线上的信号。
同时，预充电部件220包括第一预充电MOS晶体管TP1及第二预充电MOS晶体管TP2。第一预充电MOS晶体管TP1经过栅极接收预充电信号BLEQ，将从一个端子输入的接地电压GND经过另一端子供应至位线BL1作为预充电电压。第二预充电MOS晶体管TP2经过栅极接收预充电电压，将从一个端子输入的接地电压GND经过另一端子供应至互补位线/BL1作为预充电电压。
位线感测放大器210包括第一PMOS晶体管TS1、第二PMOS晶体管TS2、第一NMOS晶体管TS3及第二NMOS晶体管TS4。第一PMOS晶体管TS1具有：共同连接至位线及互补位线的栅极；接收作为驱动电压的高电压Vpp或核心电压Vcore的一个端子；以及连接至位线BL1及互补位线/BL1的另一端子。第二PMOS晶体管TS2具有：共同连接至位线BL1及互补位线/BL1的栅极；接收作为驱动电压的高电压Vpp或核心电压Vcore的一个端子；以及连接至位线BL1及互补位线/BL1的另一端子。第一NMOS晶体管TS3具有：共同连接至位线BL1及互补位线/BL1的栅极；接收接地电压GND的一个端子；以及连接至位线BL1及互补位线/BL1的另一端子。第二NMOS晶体管TS4具有：共同连接至位线BL1及互补位线/BL1的栅极；接收接地电压GND的一个端子；以及连接至位线BL1及互补位线/BL1的另一端子。
同时，该半导体存储器装置还包括数据输入/输出单元240，其用于将位线感测放大器210感测和放大的数据传送至外界，或者将经过数据线LDB及LDBB，将从外界输入的数据传送至感测放大器210。
数据输入/输出部件240包括第一I/O MOS晶体管TO1和第二I/OMOS晶体管TO2。第一I/O MOS晶体管TO1具有：接收I/O控制信号Y1的栅极；连接至位线BL1的一个端子；以及连接至第一数据线LDB的另一端子。第二I/O MOS晶体管TO2具有：接收I/O控制信号Y1的栅极；连接至互补位线/BL1的一个端子；以及连接至第二数据线LDBB的另一端子。
图9是根据本发明实施例如图8所示第一参考单元块的电路图。
参看图9，第一参考单元块400c包括参考电容器RC1及RC2、第一开关MOS晶体管RT1、第二开关MOS晶体管RT2及第三开关MOS晶体管REFT。
参考电容器RC1及RC2的每一个具有连接至参考电压端子VCP的一个端子。当将数据信号施加于互补位线/BL1上时，第一开关MOS晶体管RT1将参考电容器RC1的另一端子连接至位线BL1。当将数据信号施加于位线BL1上时，第二开关MOS晶体管RT2将参考电容器RC1的另一端子连接至互补位线/BL1。在预充电期间中，第三开关MOS晶体管REFT将参考电压端子VCP连接至参考电容器RC1及RC2的另一端子。
此处，响应于控制信号REF_SEL1及/REF_SEL1，接通MOS晶体管RT1至RT4的每一个，响应于控制信号REF_PCG，接通MOS晶体管REFT。
第一参考单元块400c包括N个参考电容器(例如RC1)，其对应于在第一单元阵列300c处提供的N个位线对(例如BL1及/BL1)。相应地，如果在单元阵列处提供总共256个位线对，则在第一参考单元块400c处提供256个参考电容器RC1、RC2、…。
参考电容器RC1、RC2、…的数量与对应于单元阵列中一个字线的电容器的数量相同。仅使用两个相邻电容器之一。
如果与单元阵列中一个字线相对应的普通电容器的数量是512，则为参考电容器额外提供512个电容器。两个相邻电容器中仅一个被连接至MOS晶体管RT1及RT2，并被用作参考电容器RC1、RC2、…。其它电容器被用作虚设电容器。其原因是将参考电容器与普通电容器一起制造。
参考电容器RC1及RC2的电容大体上等于单元阵列300c处提供的部件单元电容器(例如Capl)的电容。
从参考电压端子VCP供应的电压电平是用以驱动位线感测放大器的驱动电压的一半。
下文将参考图10，描述根据本发明实施例的半导体存储器装置的操作。
图10是说明图8所示半导体存储器装置的操作的波形。
根据本发明的半导体存储器装置的特征在于接地电压用作预充电电压。
该半导体存储器装置具有折叠位线架构。在预充电期间(t0)中，使能预充电信号BLEQ至高电平，以将位线BL及互补位线/BL预充电至接地电压。
随后，在读取命令期间(t1)中，输入读取命令以激活字线WL。由此，储存于部件单元的电容器中的电荷(假定数据“1”被储存于电容器中，从而电容器被充电)被施加至位线BL，从而位线BL的电压部分地增加。此时，预充电电压BLEQ被去激活至低电平。
同时，在连接至互补位线/BL的参考单元块中，响应于参考信号/REF_SEL1，将储存于部件单元的电容器中电荷的1/2供应至互补位线/BL，由此增加互补位线/BL的电压。相应地，互补位线/BL中的上升电压电平变为互补位线/BL中上升电压电平的大约一半。
随后，在预定期间(t2)中，与接地电压GND一起，施加高于核心电压Vcore的高电压Vpp，作为驱动电压SAP，位线感测放大器感测和放大位线与互补位线之间的信号差。由于位线BL的电压电平高于互补位线/BL的电压电平，所以位线BL的电平被放大至作为驱动电压的核心电压Vcore，互补位线/BL的电平被放大至接地电压。
此时，位线BL的电平由于高电压而暂时增加到高达高电压电平，随后稳定至核心电压电平。
随后，在预定期间(t3)中将I/O控制信号Y1激活至高电平，响应于I/O控制信号Y1，将感测放大器中锁存的数据输出至数据线LDB及LDBB。输出的数据是对应于读取命令而输出的数据。
此时，由于在未传送数据的同时，数据线LDB及LDBB被预充电至核心电压或1/2核心电压，所以互补位线/BL的电压电平维持从接地电压其的暂时增加。
在恢复期间(t4)中，在其中已储存有数据信号的部件单元中，恢复位线感测放大器中锁存的数据。
在完成恢复操作之后(t5)，字线WL被去激活至低电平，驱动电压SAP不被施加至感测放大器，预充电信号BLEQ被激活至高电平。当预充电信号BLEQ被激活至高电平时，位线对BL及/BL被预充电至接地电压。
迄今为止，已描述了在半导体存储中读取数据“1”的操作。下文将描述读取数据“0”的操作。
整个操作与上述操作相似。如果读取数据“0”，则不对所选部件单元的电容器充电。相应地，在读取命令期间(t1)中向其施加数据信号的位线BL的电平被维持原状。
同时，储存于参考电容器RC1中的参考信号Y1被施加至互补位线/BL，由此增加预定的电压电平。通过在如上所述储存数据的电容器中累积的电荷的1/2，施加的参考信号将电荷从参考单元块400a及400b供应至互补位线/BL。对应于参考信号的电荷被设定为数据信号的1/2，以确定数据“1”。
位线感测放大器210感测和放大在维持于接地电压的位线BL与接收参考信号且增加到高达预定电压电平的互补位线/BL之间的电压差。
下文将描述根据本发明实施例的半导体存储器装置的写入操作。如图10所示执行写入操作。在将数据输出至外部数据线LDB及LDBB的期间(t3)中，将响应于电流写入命令而输入的数据，经过数据线LDB及LDBB，传送至位线感测放大器210。
位线感测放大器210锁存所传送的数据，替换先前锁存的数据，并在恢复期间(t4)中将锁存的数据储存于相应的部件单元中。当执行写入命令时，位线感测放大器210在初始的感测和放大操作中，接收高于核心电压Vcore的高电压作为驱动电压，并以高速度执行放大操作。
如上所述，半导体存储器装置在预充电期间中将位线预充电，位线感测放大器210在感测和放大两个位线BL与/BL之间电压差的初始期间中接收高电压Vpp作为驱动电压，随后接收核心电压Vcore。
如果位线感测放大器210在初始操作中以高电压Vpp操作，则无法执行高速的感测和放大操作。
如果预充电至接地电压的位线的电压将被放大至核心电压Vcore，则电压电平增加的量必须比位线被预充电至1/2核心电压的情况下多得多。可通过使用高电压Vpp来有效地增加位线的电压。
将接地电压用作预充电电压具有如下效果。
首先，感测放大器的操作范围与现有技术的操作范围相比可大大增加。如果预充电电压被设定为1/2核心电压，则感测放大器将电压从1/2核心电压放大至接地电压或电源电压。例如，当驱动电压是1.5V时，感测放大器将电压自0.75V放大至0V或1.5V。
当驱动电压较高(例如约5V)时，即使1/2核心电压被用作预充电电压，将电压从2.5V放大至5V或0V时仍然没有问题。然而，当驱动电压较低(例如约1.5V)时，待放大的电压低至约0.75V。因此，当产生噪声时可能发生误差。也就是，由于在0.75V处自发产生的噪声，感测放大器可将位线的电压电平放大至核心电压或接地电压。此时，位线的电压电平被反向放大至待放大的电压电平。
然而，由于本发明将接地电压用作预充电电压，所以在驱动电压是1.5V时必须放大的电压是1.5V(在数据“1”的情况下)。相应地，即使当驱动电压电平较低时，稳定的放大操作仍然可能。在数据“0”的情况下，与施加了参考电压的位线相反的位线的电压电平被放大至高达1.5V的核心电压。
相应地，即使当驱动电压较低时，半导体存储器装置仍可对抗噪声而稳定地操作。
第二，当部件单元中的字线和位线被电短路时，可防止渗移电流发生。如上所述，即使用虚设字线来替换缺陷字线，渗移电流仍然持续流动，导致不必要的功率消耗。
然而，由于本发明将接地电压用作字线的预充电电压，所以字线与位线之间不会发生电压差，因此无渗移电流流动。
第三，在感测放大器的初始操作中，高于驱动电压的高电压被用于感测操作。因此，即使当驱动电压较低时，感测放大器仍然能够以高速度感测和放大施加至位线的数据信号。
图11A、12A、…及18A是根据本发明的半导体存储器装置的布局图。特别地说明了单元阵列及参考单元块。图11B、12B、…及18B分别是图11A、12A、…及18A所示半导体存储器装置的剖视图。
也就是，可直接地布局上述半导体存储器装置。
通过在单元阵列的一侧处，为参考单元建构MOS晶体管RT1、RT2和电容器RC1、RC2，使用了与用以制造部件单元的MOS晶体管相同的层。因为相等地使用了应用于部件单元的MOS晶体管的设计规则，所以不需要额外成本，也不需要产品开发所需的额外时间。
此处，主单元区域代表形成有单元阵列的部件单元的区域，参考单元区域代表形成有参考电容器RC1、RC2和参考MOS晶体管RT1、RT2及REFT的区域。
如图11A所示，有源(active)区域(N+)被形成于衬底上。图11B是有源区域(N+)的剖视图。在图11B中，示出了沿着图11A的线A-A′、B-B′、C-C′、D-D′及E-E′取得的截面。
如图12A及12B所示形成字线。
在图12A中，两个上方字线WL被提供给普通MOS晶体管，下两个字线REF_SEL及/REF_SEL被提供给参考MOS晶体管。
同时，字线REF_PCG被提供给参考MOS晶体管REFT。
如图13A和13B所示形成接合塞(landing plug)LP。
接合塞LP是与单元阵列区域中每个MOS晶体管的源极和漏极相接触的接触塞。与MOS晶体管的源极相接触的接合塞LP与其上部分处的储存节点接触塞相接触，与MOS晶体管的漏极相接触的接合塞LP与其上部分处的位线接触塞相接触。
如图14A及14B所示，接合塞LP被形成于普通单元区域中的相邻有源区域处。在参考单元区域中，与主单元区域一起形成接合塞LP，其被形成于这样的部分处，位线接触塞将在该部分处被接触。然而，通过将其与一个图案相连接来形成接合塞，该接合塞被形成于这样的部分处，储存节点接触塞将在该部分处被接触。
此处，连接的图案变成图9所示电路的节点RN。
如图14A及图14B所示，位线接触塞(BLC)被形成于接合塞上，在该接触塞处将形成普通单元区域及参考单元区域的位线接触塞。
同时，在形成有MOS晶体管REFT的有源区域上形成位线接触塞BLC。在参考单元区域中的一个节点处连接的接合塞的一端处，还形成位线接触塞。
如图15A及图15B所示，位线BL被形成为与位线接触塞BLC接触。此时，与字线交叉的位线交替地形成位线及互补位线。
在形成有MOS晶体管REFT的有源区域处所形成的位线接触塞，以及与连接至与参考单元区域的接合塞相连接的位线接触塞，未被连接至形成于普通单元区域处的位线(指RN连接)。
此种做法是为了经过MOS晶体管REFT将参考电压供应至节点RN的目的。
如图16A所示，在将与储存节点接触塞相接触的接合塞上，形成储存节点接触塞SNC。
此时，普通单元区域以规则间隔形成了多个储存节点接触塞SNC。因为仅将形成于参考单元区域处的四个电容器之一用作参考电容器，所以形成一个储存节点接触塞SNC。
相应地，每四个位线布置了在参考单元区域处提供的三个MOS晶体管及一个参考电容器。如果参考单元被排列于四个位线的两端栅，则排列于一侧处的参考单元被提供给两个位线，用于剩余两个位线的参考单元被提供于另一侧处。
如图17A及图17B所示，电容器的储存节点(下电极)以规则间隔被形成于矩阵中。
由于储存节点接触塞以规则间隔被形成于普通单元区域处，所以电容器的储存节点被连接于所有储存节点接触塞上。
同时，由于在参考单元区域处形成每四个区域有一个储存节点接触塞，所以即使电容器全部以规则间隔形成，仍然仅将四个相邻电容器的储存节点之一连接至形成于下部分处的储存节点接触塞。
如图18A及图18B所示，形成电容器之介电层和板电极。
如上所述，通过形成具有与普通单元相同图案的参考单元块的电容器和MOS电容器，可将参考单元块电路集成于具有与现有技术相同的电路区域的单元阵列区域中。
同时，由于用于参考的电容器和MOS晶体管是在与普通单元区域几乎相同的工艺中形成的，所以无需额外成本。然而，为参考MOS晶体管独立地形成接合塞和储存节点。
根据本发明，可能容易地建构在低电压(例如1.5V)下操作的半导体存储器装置。
同时，位线感测放大器不会将数据从1/2核心电压感测和放大至接地电压或核心电压。取而代之，位线感测放大器将数据从接地电压感测和放大至核心电压，或者维持预充电的接地电压。因此，与使用1/2核心电压的半导体存储器装置相比，操作范围大大增加。
此外，半导体存储器装置使用接地电压而非1/2核心电压，作为用于对位线预充电的预充电电压。相应地，即使当字线和位线被电短路时，施加至字线和位线的所有电压仍然变成接地电压，从而渗移电流不会发生。因此，不存在由于渗移电流而浪费的功率消耗。
此外，由于在感测放大器的初始操作期间中，利用高于驱动电压的电压来驱动半导体存储器装置，所以即使在低电压下仍然可能以高速度感测和放大位线的数据信号。
此外，参考单元块使用了应用于普通单元阵列的层，并利用普通单元的布局图中所用的设计规则来建构。因此，在制造工艺中无需额外成本。
本申请包含与2004年12月22日向韩国专利局(Korean Patent Office)提交的韩国专利申请第2004-110403号有关的主题内容，这里通过参考，援引其全部内容。
虽然已参考特定实施例描述了本发明，但是对于本领域技术人员明显的是，在不脱离由所附权利要求中限定的本发明的精神及范畴的情况下，可进行各种变化和改型。
【主要组件符号说明】
11隔离层
12a源极结区域
12b漏极结区域
13栅电极
14、16电容器
17位线
18、19绝缘层
20行地址输入部件
30位地址输入部件
40数据输入/输出部件
100单元区域
110单元阵列0
120单元阵列2
130单元阵列1
140单元阵列3
150、170感测放大器部分
151、151a  第一连接部件
152a  位线感测放大器
153、153a  第二连接部件
154a第一均衡部件
155a预充电部件
156a数据输出部件
157a第二均衡部件
160感测放大器
180单元阵列4
210位线感测放大器
220预充电部件
240数据输入/输出部件
250a第一连接部件
250b第二连接部件
300c第一单元阵列
300d第二单元阵列
400c第一参考单元块
400d第二参考单元块
A-A’B-B’C-C’D-D’E-E’剖面线
BL、BL1位线
/BL、/BL1互补位线
C0、C1、C2电容器
CELL1、CELL2、CELL3部件单元
BISH第一连接信号
BISL第二连接信号
BLC位线接触塞
BLEQ预充电信号
GND地电压
LDB、LDBB外部数据线
LP接合塞
M0、M1、M2开关MOS晶体管
N+有源区域
PL板电压
RC1、RC2参考电容器
REFT MOS晶体管
REF_PCG控制信号
REF_SEL1、REF_SEL2、/REF_SEL1、/REF_SEL2控制信号
RT1开关MOS晶体管
RT2开关MOS晶体管
RT4MOS晶体管
SAP、SAN感测放大器电源信号
SN波形
SNC储存节点接触塞
TP1第一预充电MOS晶体管
TP2第二预充电MOS晶体管
TS1第一PMOS晶体管
TS2第二PMOS晶体管
TS3第一NMOS晶体管
TS4第二NMOS晶体管
TO1第一I/O MOS晶体管
TO2第二I/O MOS晶体管
Vcore核心电压
VBLP位线预充电电压
Vcore/2(VBLP)1/2核心电压
VCP参考电压端子
Vpp高电压
WL、WL1、WL2字线
Y1列控制信号。

Claims (18)

1. 一种具有用于读取或储存数据的单元阵列区域的半导体存储器装置，其包含：
包括多个普通单元的普通单元块，每个普通单元耦接至用于储存数据的位线和互补位线中的一个；以及
包括多个参考单元部件的参考单元块，每个参考单元部件包括：参考电容器；第一参考晶体管，用于将该参考电容器的第一端子连接至该位线；第二参考晶体管，用于将该参考电容器的第一端子连接至该互补位线；以及连接至参考电压的第三参考晶体管，用于将该参考电压供应至该参考电容器的第一端子；以及
预充电块，用于将该位线和该互补位线预充电为接地电压。
2. 如权利要求1所述的半导体存储器装置，还包含：
感测放大块，用于通过利用用于操作该半导体存储器装置的核心电压和具有比该核心电压更高的电压电平的高电压来感测和放大该数据。
3. 如权利要求2所述的半导体存储器装置，其中，该高电压在从启动之时起的预定期间中被输入至该感测放大块，以感测和放大该数据。
4. 如权利要求3所述的半导体存储器装置，其中，该核心电压在该预定期间之后被输入至该感测放大块。
5. 如权利要求2所述的半导体存储器装置，其中，该预充电块包括：
第一金属氧化物半导体MOS晶体管，用于接收预充电信号，并响应于该预充电信号，将该接地电压作为预充电电压供应至该位线；以及
第二金属氧化物半导体MOS晶体管，用于接收该预充电信号，并响应于该预充电信号，将该接地电压作为该预充电电压供应至该互补位线。
6. 如权利要求2所述的半导体存储器装置，其中，该感测放大块包括：
具有栅极、漏极和源极的第一p型金属氧化物半导体PMOS晶体管，该栅极耦接至该互补位线，该源极用于接收该核心电压和该高电压之一，该漏极耦接至该位线；
具有栅极、漏极和源极的第二p型金属氧化物半导体PMOS晶体管，该栅极耦接至该位线，该源极用于接收该核心电压和该高电压之一，该漏极耦接至该互补位线；
具有栅极、漏极和源极的第一n型金属氧化物半导体NMOS晶体管，该栅极耦接至该互补位线，该源极用于接收该接地电压，该漏极耦接至该位线；以及
具有栅极、漏极和源极的第二n型金属氧化物半导体NMOS晶体管，该栅极耦接至该位线，该源极用于接收该接地电压，该漏极耦接至该互补位线。
7. 如权利要求2所述的半导体存储器装置，还包含：数据输出块，用于将该感测放大块放大的数据传送至数据线和互补数据线中，或者经过该数据线和该互补数据线，将输入的数据传送至该感测放大块中。
8. 如权利要求7所述的半导体存储器装置，其中，该数据输出块包括：
第一金属氧化物半导体MOS晶体管，耦接于该位线与该数据线之间，用于将该位线中负载的数据传送至该数据线中；以及
第二金属氧化物半导体MOS晶体管，耦接于该互补位线与该互补数据线之间，用于将该互补位线中负载的数据传送至该互补数据线中。
9. 如权利要求2所述的半导体存储器装置，还包含：内部电压产生器，用于接收被输入至该半导体存储器装置的电源电压，由此产生该核心电压和该高电压。
10. 如权利要求2所述的半导体存储器装置，还包含：
连接块，用于响应于连接信号，将该普通单元块连接至该感测放大块或从其断开。
11. 如权利要求10所述的半导体存储器装置，其中，以输入的地址和命令为基础的连接信号在预充电操作期间中被激活。
12. 如权利要求1所述的半导体存储器装置，其中，该普通单元块包括：
第一普通单元，包括第一普通电容器和用于将该普通电容器连接至该位线的第一普通晶体管；以及
第二普通单元，包括：第二普通电容器，其以与该第一普通电容器相同的图案来布置；以及第二普通晶体管，其以与该第一普通晶体管相同的图案来布置，以将该第二普通电容器连接至该互补位线。
13. 如权利要求12所述的半导体存储器装置，其中，该第一参考晶体管至该第三参考晶体管以与该第二普通晶体管相同的图案来布置，该参考电容器以与该第二普通电容器相同的图案来布置。
14. 如权利要求13所述的半导体存储器装置，其中，每四个位线有两个参考单元部件被布置于每个位线的两端部分处。
15. 如权利要求14所述的半导体存储器装置，还包含将与普通储存节点相接触的接触塞，该普通储存节点对应于该第一普通晶体管和该第二普通晶体管的每个源极，其中该第一参考晶体管和该第二参考晶体管的每一源极以及该第三参考晶体管的漏极被布置成连接至每个接触塞，以与共同的参考储存节点相连接。
16. 如权利要求13所述的半导体存储器装置，其中该单元阵列区域包括：
用于该第二普通晶体管的第一有源区域；
用于该第一普通晶体管和该第一参考晶体管的第二有源区域；
用于该第二参考晶体管的第三有源区域；
用于该第三参考晶体管的第四有源区域；
排列于该第一有源区域上用于该第二普通晶体管的第一字线；
排列于该第二有源区域上用于该第一普通晶体管的第二字线；
排列于该第二有源区域上用于该第一参考晶体管的第三字线，该第三字线从该第二字线间隔开预定距离；
排列于该第三有源区域上用于该第二参考晶体管的第四字线；
排列于该第四有源区域上用于该第三参考晶体管的第五字线；
用于该第二普通晶体管的第一位线接触塞和第一储存节点接触塞，该第一位线接触塞和该第一储存节点接触塞被布置成分别连接至该第一有源区域的上部分和下部分；
用于该第一普通晶体管的第二储存节点接触塞，该第二储存节点接触塞被布置成连接至该第二有源区域的上部分；
用于该第一普通晶体管和该第一参考晶体管的第二位线接触塞，该第二位线接触塞被布置成连接至该第二有源区域的中间区域；
用于该第一参考晶体管和该第二参考晶体管的第三储存节点接触塞，该第三储存节点接触塞被布置成共同连接至该第二有源区域的下部分和该第三有源区域的上部分；
用于该第二参考晶体管的第三位线接触塞，该第三位线接触塞被布置成连接至该第三有源区域的下部分；
用于该第三参考晶体管的第四位线接触塞，该第四位线接触塞被布置成连接至该第四有源区域的上部分；
第二普通电容器，排列于该第一有源区域处，并连接至该第一储存节点接触塞；
第一普通电容器，排列于该第二有源区域的上部分处，并连接至该第二储存节点接触塞；
该参考电容器排列于该第二有源区域的下部分，并连接至该第三储存节点接触塞；
该位线与该第一字线至该第四字线交叉，并连接至该第二位线接触塞；
该互补位线与该第一字线至该第四字线交叉，并连接至该第一位线接触塞和该第三位线接触塞；以及
辅助连接图案，其以与该位线相同的传导层来布置，并连接至该第四位线接触塞和该第三位线接触塞。
17. 如权利要求16所述的半导体存储器装置，其中，该第一字线至该第五字线以相同间隔来布置。
18. 如权利要求17所述的半导体存储器装置，还包含：
第一虚设电容器，排列于与该参考电容器相同的层上，并布置于该第三有源区域上；以及
第二虚设电容器，排列于与该参考电容器相同的层上，并布置于该第四有源区域上。
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