KR100348576B1

KR100348576B1 - 강유전체 메모리

Info

Publication number: KR100348576B1
Application number: KR1019990042044A
Authority: KR
Inventors: 김재갑
Original assignee: 동부전자 주식회사
Priority date: 1999-09-30
Filing date: 1999-09-30
Publication date: 2002-08-13
Also published as: KR20010029295A; TW477973B; US6297986B1; JP4033624B2; JP2001135073A

Abstract

본 발명은 강유전체 메모리에서 독출되는 데이터의 판정 신뢰성을 증진시킴과 동시에 고집적화를 용이하게 실현할 수 있도록 한 강유전체 메모리에 관한 것으로, 이를 위하여 본 발명은, M×N개의 단위셀로 된 강유전체 메모리에서 각 단위셀을 하나의 트랜지스터 및 하나의 캐패시터로 형성하고, 데이터 판정시에 사용되는 기준 전압을 발생하는 더미셀을 이웃한 비트 라인에 연결시켜 형성하며, 데이터 판정시 이웃한 비트 라인에서 발생한 기준 전압을 비트 라인에서의 전압과 비교하도록 함으로써, 메모리에서 독출되는 데이터의 판정 신뢰성을 대폭 증진시킬 수 있을 뿐만 아니라 강유전체 메모리의 고집적화를 실현할 수 있는 것이다.

Description

강유전체 메모리{FERROELECTRIC RANDOM ACCESS MEMORY}

본 발명은 강유전체 메모리에 관한 것으로, 더욱 상세하게는페로브스카이트(perovskite) 구조를 갖는 강유전성 재료를 채용하며 데이터 판독의 신뢰성을 증진시키는 데 적합한 강유전체 메모리(FeRAM)에 관한 것이다.

잘 알려진 바와같이, 반도체 메모리는 전원 차단후 정보의 손실 여부에 따라서 휘발성 메모리(volatile memory)와 비휘발성 메모리(non-volatile memory)로 분류할 수 있는데, 휘발성 메모리의 일종인 DRAM(dynamic random access memory)은 동작 속도가 빠른 대신 전원이 공급되는 동안에만 정보가 유지되며, 또한 캐패시터에 연결된 전하 전송 트랜지스터의 누설 전류에 의한 데이터 손실을 방지하기 위해 일정시간 간격으로 데이터를 리프레쉬(Refresh)해 주어야만 하기 때문에 소비전력이 과다하다는 단점을 가지며, 비휘발성 메모리의 일종인 EEPROM, 플래시 메모리 등은 전원이 차단되더라도 데이터가 유지되는 특성을 갖는 반면에 동작 속도가 느리고 소비전력이 큰 단점을 갖는다.

이에 반하여, 강유전체 메모리(FeRAM)는 DRAM과 거의 동일한 동작 속도를 가지면서 소비 전력이 작은 장점을 가지며, 또한 EEPROM 이나 플래시 메모리 등과 같이 전원이 차단되더라도 데이터가 유지되는 비휘발성 메모리이다. 따라서, 최근들어, DRAM, EEPROM, 플래시 메모리 및 기타 다른 반도체 메모리를 대체할 수 있는 메모리로의 인식이 확산되어, 세계 유수의 기업 및 연구소 등에서 연구 개발이 활발하게 진행되고 있다.

한편, 상술한 바와같은 강유전체 메모리는 일정 전압을 인가하여 분극을 시키고 나면 전원을 차단하더라도 분극이 그대로 유지되는 자발 분극 특성을 갖는 PZT(Pb(Zr, Ti)O3), SBT(SrBi2Ta2O9) 등의 강유전체막을 이용한 캐패시터를 사용하는 강유전체 메모리로써, 이러한 강유전체 메모리는 도 1에 도시된 바와같은 강유전체의 히스테리시스 특성을 이용한다.

도 1을 참조하면, 강유전체는 초기 상태에서 전압(V)을 + 방향으로 증가시키면 분극되어 최대 상위 전압에서 분극값이 Qmax가 되고, 전압을 차단하면 강유전체의 잔류 분극은 Qr이 되며, 이때를 데이터 "1" 로 한다. 다시, 전압을 - 방향으로 감소시키면 강유전체는 반대 방향으로 분극되어 최대 하위 전압에서 Qmin이 되고, 전압을 차단하면 강유전체의 잔류 분극은 -Qr이 되며, 이때를 데이터 "0" 으로 한다.

여기에서, 전압의 + 방향과 - 방향은 캐패시터의 상부 전극과 하부 전극 사이의 상대적인 값인 것으로, + 방향은 상부 전극이 하부 전극에 비해 상대적으로 높은 전위를 가짐을 의미하고, - 방향은 상부 전극이 하부 전극에 비해 상대적으로 낮은 전위를 가짐을 의미한다.

보다 구체적으로, 종래 강유전체 메모리의 등가 회로도를 도시한 도 5에 있어서, 단위셀(UC)에 데이터 "1" 을 저장하기 위해서는 전하 전송 트랜지스터를 "온" 상태로 하고 플레이트 전극에 비해 비트 라인에 상위 전위를 인가하여 강유전체를 자발 분극시킨 후 전하 전송 트랜지스터를 "오프" 로 하면 되고, 단위셀(UC)에 데이터 "0" 을 저장하기 위해서는 전하 전송 트랜지스터를 "온" 상태로 하고 플레이트 전극에 비해 비트 라인에 하위 전위를 인가하여 강유전체를 자발 분극시킨 후 전하 전송 트랜지스터를 "오프" 로 하면 된다.

또한, 메모리로부터 데이터를 판독하는 경우에는 플레이트 전극에 비해 비트라인의 전위를 상위 전위로 한 상태에서 전하 전송 트랜지스터를 "온" 상태로 하면, 캐패시터에 저장된 데이터가 "1" 일 때 비트 라인으로 전하량 dQ1이 나오고, 캐패시터에 저장된 데이터가 "0" 일 때 비트 라인으로 전하량 dQ0가 나온다. 즉, 캐패시터에 저장된 데이터에 따라 비트 라인으로 흘러나오는 전하량이 달라지기 때문에 비트 라인의 전위가 달라지게 된다.

즉, 데이터가 "1" 인 경우 비트 라인의 전위 변화량은 V1 = dQ1/(Cb+Cs)이 되고, 데이터가 "0" 인 경우 비트선의 전위 변화량은 V0 = dQ0/(Cb+Cs)이 된다. 따라서, 도시 생략된 메모리의 출력단에서는 이들 각 출력값을 기준 전위와 비교함으로써 출력 데이터를 판정(1 또는 0)한다.

도 5는 각 하나의 트랜지스터/캐패시터(1T/1C) 구조를 갖는 종래 강유전체 메모리의 일부를 도시한 등가 회로도이다.

도 5를 참조하면, 강유전체 메모리는 M×N개의 단위셀로 이루어지는 데, 각 단위셀(UC)은 하나의 트랜지스터(전하 전송 트랜지스터)와 하나의 커패시터(즉, 1T/1C)로 구성되며, 각 트랜지스터의 각 게이트는 대응하는 워드 라인(WL0, WL1 또는 WL2)에 연결되고, 각 드레인(또는 소오스)은 대응하는 비트 라인(BL0 또는 BL1)에 연결되며, 각 소오스(또는 드레인)는 각 캐패시터의 일단에 연결되고, 각 캐패시터의 타단은 대응하는 플레이트 전극 라인(PL0, PL1 또는 PL2)에 연결된다. 여기에서, 각 비트 라인(BL0 또는 BL1)의 일단은 비교기(C0 또는 C1)의 일측 입력에 연결된다.

또한, 종래 강유전체 메모리는 기준 전압 발생 회로를 구비하는 데, 기준 전압 발생 회로는 두 개의 스위칭 트랜지스터(ST0, ST1)와 두 개의 더미셀(DC0, DC1)을 포함하며, 각 더미셀은 하나의 트랜지스터(전하 전송 트랜지스터)와 하나의 캐패시터로 구성된다. 여기에서, 더미셀내 각 트랜지스터의 드레인(또는 소오스)은 각 더미 비트 라인(DBL, /DBL)에 각각 연결되어 대응하는 각 스위칭 트랜지스터(ST0, ST1)를 경유하는 출력에서 공통으로 연결되며, 이러한 두 스위칭 트랜지스터(ST0, ST1)의 출력은 각 비교기(C0, C1)의 타측 입력에 연결된다.

즉, 각 비교기는 일측 입력에 비트 라인이 연결되고, 타측 입력에 더미 비트 라인의 공통 출력이 연결된다. 따라서, 각 비교기에서는 비트 라인을 통해 제공되는 임의의 단위셀에서의 전압과 두 스위칭 트랜지스터(ST0, ST1)의 공통 출력으로부터 제공되는 기준 전압과의 비교를 통해 임의의 단위셀에서의 출력 데이터를 판정(0 또는 1)한다.

그러나, 상술한 바와같이 1T/1C 구조를 갖는 종래 강유전체 메모리는 단위셀의 크기가 작아 고집적화에 유리한 장점을 갖는 반면에 데이터 판정시에 메모리 셀 블록의 하단에 위치한 기준 전압 발생 회로에서 상호 연결 배선을 통해 서로 거리가 다른 각각의 비트 라인과 전위차를 비교하기 때문에 RC 지연 시간과 기준 전압의 전압 강하가 야기된다는 문제가 있으며, 이러한 문제는 출력 데이터의 판정 오류를 야기시키는 큰 원인이 되고 있다.

도 6은 각 두 개의 트랜지스터/캐패시터(2T/2C) 구조를 갖는 종래 강유전체 메모리의 일부를 도시한 등가 회로도이다.

도 6을 참조하면, 도 5에 도시된 종래 강유전체 메모리에서 기준 전압 발생회로를 별도로 구비하는 것과는 달리, 하나의 단위셀(UC)을 두 개의 트랜지스터(전하 전송 트랜지스터)와 두 개의 캐패시터로 구성함으로써, 데이터 판정시에 각각의 단위셀(UC)에서 비트 라인과 비교되는 기준 전압이 발생하도록 구성한 점이 다르다.

따라서, 2T/2C 구조를 갖는 종래의 강유전체 메모리는 각각의 단위셀(인접하는 비트 라인)에서 비트 라인의 전압과 비교되는 기준 전압을 발생하기 때문에 상술한 1T/1C 구조의 강유전체 메모리에서의 문제, RC 지연 시간과 기준 전압의 전압 강하 문제를 해결할 수 있다.

그러나, 상술한 2T/2C 구조의 강유전체 메모리는 각 단위셀마다 2개의 전하 전송 트랜지스터를 형성해야만 하기 때문에 각 단위셀의 크기가 커지게 되어 고집적화를 실현할 수 없다는 또다른 치명적인 단점을 갖는다.

따라서, 본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것으로, 강유전체 메모리에서 독출되는 데이터의 판정 신뢰성을 증진시킴과 동시에 고집적화를 용이하게 실현할 수 있는 강유전체 메모리를 제공하는 데 그 목적이 있다.

본 발명의 다른 목적은 신뢰성 있는 데이터 판정의 실현과 동시에 고집적화를 실현할 수 있으며, 캐패시터의 용량 증가를 도모할 수 있는 강유전체 메모리를 제공하는 데 있다.

상기 목적을 달성하기 위한 일형태에 따른 본 발명은, 일측 방향으로 신장되는 다수의 비트 라인, 상기 각 비트 라인에 수직하는 동일 방향으로 각각 신장되는다수의 플레이트 전극 라인 및 다수의 워드 라인을 가지며, M×N 배열로 상기 각 라인에 접속되어, 각각 하나의 트랜지스터와 캐패시터로 된 다수의 단위셀들로 된 강유전체 메모리에 있어서, 상기 각 비트 라인에 격행 또는 격열 간격으로 건너뛰어 교번적으로 배치되는 방식으로 각각 직렬 연결되는 다수의 단위셀들로 된 다수의 단위셀 그룹; 상기 각 비트 라인내 임의의 위치에 각각 연결되며, 각각 하나의 트랜지스터와 캐패시터로 된 다수의 더미셀을 포함하는 더미셀 그룹; 및 외부로부터의 제어신호에 응답하여, 상기 각 더미셀과 대응하는 각 비트 라인내 단위셀들간의 연결을 스위칭하고, 다수의 더미셀중 두 개의 더미셀의 입출력간의 결합을 스위칭하는 다수의 스위칭 트랜지스터로 된 스위칭 트랜지스터 그룹을 포함하며, 상기 강유전체 메모리는, 상기 다수의 비트 라인중 선택된 어느 한 비트 라인내 임의의 단위셀에서 데이터가 독출될 때, 상기 선택된 비트 라인에 인접하는 적어도 두 비트 라인에 연결된 더미셀들간에서 제공되는 평균 전압을 상기 독출 데이터에 상응하는 전압과의 비교를 위한 기준 전압으로써 상기 선택된 비트 라인의 인접 비트 라인으로 제공하는 것을 특징으로 하는 강유전체 메모리를 제공한다.

상기 목적을 달성하기 위한 다른 형태에 따른 본 발명은, 일측 방향으로 신장되는 다수의 비트 라인, 상기 각 비트 라인에 수직하는 동일 방향으로 신장되는 다수의 워드 라인을 가지며, M×N 배열로 상기 각 라인에 접속되어, 각각 하나의 트랜지스터와 캐패시터로 된 다수의 단위셀들로 된 강유전체 메모리에 있어서, 상기 각 비트 라인에 격행 또는 격열 간격으로 건너뛰어 교번적으로 배치되는 방식으로 각각 직렬 연결되는 다수의 단위셀들로 된 다수의 단위셀 그룹; 상기 각 비트 라인내 임의의 위치에 각각 연결되며, 각각 하나의 트랜지스터와 캐패시터로 된 다수의 더미셀을 포함하는 더미셀 그룹; 및 외부로부터의 제어신호에 응답하여, 상기 각 더미셀과 대응하는 각 비트 라인내 단위셀들간의 연결을 스위칭하고, 다수의 더미셀중 두 개의 더미셀의 입출력간의 결합을 스위칭하는 다수의 스위칭 트랜지스터로 된 스위칭 트랜지스터 그룹을 포함하고, 상기 다수의 단위셀의 각 플레이트 전극 및 다수의 더미셀의 각 플레이트 전극은, 기설정된 일정 전압이 인가되는 하나의 플레이트 전극 라인을 통해 공통으로 연결되며, 상기 강유전체 메모리는, 상기 다수의 비트 라인중 선택된 어느 한 비트 라인내 임의의 단위셀에서 데이터가 독출될 때, 상기 선택된 비트 라인에 인접하는 두 비트 라인에 연결된 더미셀들간에서 제공되는 평균 전압을 상기 독출 데이터에 상응하는 전압과의 비교를 위한 기준 전압으로써 상기 선택된 비트 라인의 인접 비트 라인으로 제공하는 것을 특징으로 하는 강유전체 메모리를 제공한다.

상기 목적을 달성하기 위한 또다른 형태에 따른 본 발명은, 일측 방향으로 신장되는 다수의 비트 라인, 상기 각 비트 라인에 수직하는 동일 방향으로 신장되는 다수의 워드 라인을 가지며, M×N 배열로 상기 각 라인에 접속되어, 각각 하나의 트랜지스터와 캐패시터로 된 다수의 단위셀들로 된 강유전체 메모리에 있어서, 상기 각 비트 라인에 격행 또는 격열 간격으로 건너뛰어 교번적으로 배치되는 방식으로 각각 직렬 연결되는 다수의 단위셀들로 된 다수의 단위셀 그룹; 상기 각 비트 라인내 임의의 위치에 각각 연결되며, 각각 하나의 트랜지스터와 캐패시터로 된 다수의 더미셀을 포함하는 더미셀 그룹; 및 격행 간격으로 인접하는 두 비트 라인에 각각 연결된 두 더미셀의 입출력간을 결합하며, 외부로부터의 제어신호에 응답하여 상기 입접 비트 라인중 어느 하나에 출력을 제공하는 다수의 스위칭 트랜지스터로 된 스위칭 트랜지스터 그룹을 포함하고, 상기 다수의 단위셀의 각 플레이트 전극 및 다수의 더미셀의 각 플레이트 전극은, 기설정된 일정 전압이 인가되는 하나의 플레이트 전극 라인을 통해 공통으로 연결되며, 상기 강유전체 메모리는, 상기 다수의 비트 라인중 선택된 어느 한 비트 라인내 임의의 단위셀에서 데이터가 독출될 때, 상기 선택된 비트 라인에 인접하는 두 비트 라인에 연결된 더미셀들간에서 제공되는 평균 전압을 상기 독출 데이터에 상응하는 전압과의 비교를 위한 기준 전압으로써 상기 선택된 비트 라인의 인접 비트 라인으로 제공하는 것을 특징으로 하는 강유전체 메모리를 제공한다.

도 1은 강유전체막의 분극 특성을 나타내는 히스테리시스 특성도,

도 2a는 본 발명의 일실시예에 따른 강유전체 메모리의 일부를 도시한 등가 회로도,

도 2b는 본 발명의 일실시예의 제1변형 실시예에 따른 강유전체 메모리의 일부를 도시한 등가 회로도,

도 2c는 본 발명의 일실시예의 제2변형 실시예에 따른 강유전체 메모리의 일부를 도시한 등가 회로도,

도 3a는 본 발명의 다른 실시예에 따른 강유전체 메모리의 일부를 도시한 등가 회로도,

도 3b는 본 발명의 다른 실시예의 제1변형 실시예에 따른 강유전체 메모리의 일부를 도시한 등가 회로도,

도 3c는 본 발명의 다른 실시예의 제2변형 실시예에 따른 강유전체 메모리의 일부를 도시한 등가 회로도,

도 3d는 본 발명의 다른 실시예의 제3변형 실시예에 따른 강유전체 메모리의 일부를 도시한 등가 회로도,

도 4a는 본 발명의 또다른 실시예에 따른 강유전체 메모리의 일부를 도시한등가 회로도,

도 4b는 본 발명의 또다른 실시예의 변형 실시예에 따른 강유전체 메모리의 일부를 도시한 등가 회로도,

도 5는 각 하나의 트랜지스터/캐패시터(1T/1C) 구조를 갖는 종래 강유전체 메모리의 일부를 도시한 등가 회로도,

도 6은 각 두 개의 트랜지스터/캐패시터(2T/2C) 구조를 갖는 종래 강유전체 메모리의 일부를 도시한 등가 회로도.

<도면의 주요부분에 대한 부호의 설명>

BLO, /BL0, BL1, /BL1 : 비트 라인 C0, C1 : 비교기

C00 - C31' : 단위셀 CL0 - CL3 : 제어 라인

DC0, DC0', DC1, DC1' : 더미셀

DPL, DPL0, DPL1 : 더미 플레이트 라인

DWL, DWL0, DWL1 : 더미 워드 라인

ICL0, /ICL0, ICL1, /ICL1 : 상호 연결 배선

PL, PL0 - PL3 : 플레이트 전극 라인

ST0 - ST5 : 스위칭 트랜지스터 WL0 - WL3 : 워드 라인

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.

먼저, 본 발명의 핵심 기술요지는, M×N개의 단위셀로 된 강유전체 메모리에서 각 단위셀을 하나의 트랜지스터 및 하나의 캐패시터로 형성하고, 데이터 판정시에 사용되는 기준 전압을 발생하는 더미셀을 이웃한 비트 라인에 연결시켜 형성하며, 데이터 판정시 이웃한 비트 라인에서 발생한 기준 전압을 비트 라인에서의 전압과 비교하도록 하는 기술적 수단을 채용함으로써, 메모리에서 독출되는 데이터의 판정 신뢰성을 증진시킴과 동시에 메모리의 고집적화를 실현한다는 것으로, 이러한 기술적 수단을 통해 본 발명이 목적으로 하는 바를 쉽게 달성할 수 있다.

또한, 본 발명의 다른 실시예에서는 플레이트 전극 라인을 열 또는 행 단위로 분리하지 않고, 하나의 플레이트 전극을 메모리 셀에 공통으로 사용하는 기술적 수단을 더 채용하며, 이러한 기술적 수단을 통해 주어진 면적내에서 캐패시터의 용량 증가를 도모하는 다른 목적을 실현할 수 있다.

더욱이, 본 발명의 또다른 실시예에 따른 강유전체 메모리는 격행 간격으로 인접하는 두 비트 라인간을 연결하는 스위칭 트랜지스터들만을 이용하여 더미 데이터의 저장 및 독출을 수행하는 구조를 채용함으로써, 메모리의 구조 간소화를 더욱 도모할 수 있다.

[실시예 1]

도 2a는 본 발명의 일실시예에 따른 강유전체 메모리의 일부를 도시한 등가 회로도이다.

도 2a를 참조하면, 본 실시예에 따른 강유전체 메모리는 M×N개의 단위셀이, 예를들면, 체스판의 흑문양 또는 백문양과 같이 격행 격열 구조로 형성되고, 각 비트 라인들에는 다수의 단위셀들이 직렬 연결되며, 서로 인접하는 비트 라인쌍은 하나의 비트 라인쌍에서 데이터 독출이 행해질 때 다른 하나의 비트 라인이 기준 전압을 제공하는 역비트 라인으로 상호 교번적으로 기능한다.

또한, 본 실시예에 따른 강유전체 메모리는 행 방향으로 신장되어 다수의 단위셀들에 연결되는 다수의 워드 라인(WL0 - WL3)과 다수의 플레이트 전극 라인(PL0 - PL3)이 다수의 비트 라인(또는 역비트 라인)(BL0, /BL0, BO1, /BL1)에 교차하는 형태로 매트릭스 형렬을 이룸으로써, M×N개의 단위셀을 구성한다.

보다 상세하게, 본 실시예에 따른 강유전체 메모리는 각 단위셀(UC)이 하나의 트랜지스터(전하 전송 트랜지스터)와 하나의 캐패시터로 된 1T/1C 구조를 가지며, 다수의 단위셀이 연결되는 각 비트 라인(또는 역비트 라인)의 일측(도 2a의 우측)에는 하나의 트랜지스터(전하 전송 트랜지스터)와 캐패시터로 된 더미셀(DC0, DC0', DC1 또는 DC1')이 연결된다.

또한, 단위셀내 각 트랜지스터의 게이트는 대응하는 각 워드 라인(WL0, WL1, WL2, WL3)에 각각 연결되고, 각 드레인(또는 소오스)은 대응하는 비트 라인(또는 역비트 라인)(BL0, /BL0, BL1, /BL1)에 각각 연결되며, 각 소오스(또는 드레인)는 각 캐패시터의 일단에 연결되고, 각 캐패시터의 타단은 대응하는 플레이트 전극 라인(PL0, PL1, PL2, PL3)에 각각 연결된다.

여기에서, 더미셀내 각 트랜지스터의 게이트는 더미 워드 라인(DWL)에 공통으로 연결되고, 각 드레인(또는 소오스)는 각각의 비트 라인(또는 역비트 라인)(BLO, /BL0, BL1, /BL1)에 각각 연결되며, 각 소오스(또는 드레인)는 각 캐패시터의 일단에 연결되고, 각 캐패시터의 타단은 더미 플레이트 전극 라인(DPL0 및 DPL1)에 각각 연결된다. 이때, 비트 라인(또는 역비트 라인) /BL0에 연결된 더미셀(DC0')의 캐패시터의 타단과 비트 라인(또는 역비트 라인) BL1에 연결된 더미셀(DC1)의 캐패시터의 타단은 더미 플레이트 전극(DPL0)에 연결되고, 비트 라인(또는 역비트 라인) BL0에 연결된 더미셀(DC0)의 캐패시터의 타단과 비트 라인(또는 역비트 라인) /BL1에 연결된 더미셀(DC1')의 캐패시터의 타단은 더미 플레이트 전극(DPL1)에 연결된다.

또한, 일련하는 단위셀들(C00, C20)과 이에 대응하는 더미셀(DC0) 사이의 비트 라인(또는 역비트 라인)(BL0), 일련하는 단위셀들(C10', C30')과 이에 대응하는 더미셀(DC0') 사이의 비트 라인(또는 역비트 라인)(/BL0), 일련하는 단위셀들(C01, C21)과 이에 대응하는 더미셀(DC1) 사이의 비트 라인(또는 역비트 라인)(BL1), 일련하는 단위셀들(C11', C31')과 이에 대응하는 더미셀(DC1') 사이의 비트 라인(또는 역비트 라인)(/BL1)상에는 스위칭 트랜지스터(ST0, ST1, ST2, ST3)가 각각 구비되며, 또한 비트 라인(또는 역비트 라인)(BL0)과 비트 라인(또는 역비트 라인)(BL1) 사이와 비트 라인(또는 역비트 라인)(/BL0)과 비트 라인(또는 역비트 라인)(/BL1) 사이에는 각각의 드레인-소오스(또는 소오스-드레인)가 연결되는 두 개의 스위칭 트랜지스터(ST4, ST5)가 구비된다.

여기에서, 두 스위칭 트랜지스터(ST0, ST1)의 게이트는 제어 라인(CL0)에 공통으로 연결되고, 두 스위칭 트랜지스터(ST2, ST3)의 게이트는 제어 라인(CL1)에 공통으로 연결되며, 스위칭 트랜지스터(ST4)의 게이트는 제어 라인(CL2)에 연결되고, 스위칭 트랜지스터(ST5)의 게이트는 제어 라인(CL3)에 연결된다. 이러한 각 스위칭 트랜지스터(ST0 - ST5)의 각 게이트에는, 단위셀로의 데이터 저장 또는 독출시에 외부로부터의 스위칭 제어신호가 각각 입력된다.

즉, 본 실시예에 따른 강유전체 메모리는, 상술한 바로부터 알 수 있는 바와같이, 각 단위셀이 하나의 트랜지스터 및 하나의 캐패시터로 구성되고, 데이터 판정시에 사용되는 기준 전압을 발생하는 더미셀을 이웃한 비트 라인(또는 역비트 라인)에 연결시켜 형성하며, 데이터 판정시 이웃한 역비트 라인에서 발생한 기준 전압과 데이터가 독출되는 비트 라인에서의 전압을 비교기(C0 또는 C1)로 제공하여 그 전압을 비교함으로써, 독출 데이터를 판정하도록 하는 회로 구성을 갖는다.

다음에, 상술한 바와같은 구성을 갖는 본 실시예에 따른 강유전체 메모리에 데이터를 저장하고, 또한 저장된 데이터를 독출하는 과정에 대하여 설명한다.

본 실시예에서는, 설명의 편의와 이해의 증진을 위해, 상위 전압을 Vcc라 하고, 하위 전압을 0V라 하며, 데이터 출력시에 단위셀의 데이터가 "1" 또는 "0" 일 때 해당 비트 라인의 전위 변화량을 각각 V1 또는 V0라 가정한다. 또한, 강유전체 메모리를 이루는 모든 단위셀에서의 데이터 저장 및 독출 과정이 실질적으로 동일하므로, 여기에서는 단지 하나의 단위셀(예를들어, C00)에서의 데이터 저장 및 독출 과정에 대해 일예로서 설명한다.

먼저, 단위셀(C00)에 데이터 "1" 을 저장하는 과정에 대하여 살펴보면, 워드 라인(WL0)과 더미 워드 라인(DWL) 및 두 제어 라인(CL0, CL1)을 "온" 상태로 하고, 두 비트 라인(또는 역비트 라인)(BL0, /BL1)에 "Vcc" 를, 두 비트 라인(또는 역비트 라인)(/BL0, BL1)에 "0V" 를 각각 인가하며, 플레이트 전극 라인(PL0)과 더미 플레이트 전극 라인(DPL1)에 "0V" 를, 더미 플레이트 전극 라인(DPL0)에 "Vcc" 를 각각 인가하면, 단위셀(C00)에 구비된 강유전체막이 그 전위차에 의해서 양(+)의 방향으로 분극하게 되므로써, 데이터 "1" 이 저장된다.

그 결과, 각 비트 라인(또는 역비트 라인)(BL0, /BL0, BL1, /BL1)에 각각 연결된 각 더미셀(DC0, DC0', DC1, DC1')에는 그 인가 전압에 따라 차례로 "1, 0, 0, 1" 의 데이터가 각각 저장되는 데, 여기에서 각 더미셀(DC0, DC0', DC1, DC1')에각각 저장되는 데이터들은 임의의 단위셀에서 데이터를 독출하여 판정할 때 해당 비트 라인에서의 전압과 비교하는 데 필요한 기준 전압을 발생하는 데 사용된다.

즉, 비트 라인(BL0)에서의 전압과 비교하는 데 필요한 기준 전압은 더미셀(DC0')과 더미셀(DC1')간의 평균 전압이 되고, 비트 라인(/BL0)에서의 전압과 비교하는 데 필요한 기준 전압은 더미셀(DC0)과 더미셀(DC1)간의 평균 전압이 되며, 비트 라인(BL1)에서의 전압과 비교하는 데 필요한 기준 전압은 더미셀(DC0')과 더미셀(DC1')간의 평균 전압이 되고, 비트 라인(/BL1)에서의 전압과 비교하는 데 필요한 기준 전압은 더미셀(DC0)과 더미셀(DC1)간의 평균 전압이 된다.

한편, 본 실시예에서는 상기와는 다른 방식으로 데이터 "1" 을 단위셀(C00)에 저장, 즉 워드 라인(WL0)과 더미 워드 라인(DWL) 및 두 제어 라인(CL0, CL1)을 "온" 상태로 하고, 두 비트 라인(또는 역비트 라인)(BL0, /BL0)에 "Vcc" 를, 두 비트 라인(또는 역비트 라인)(BL1, /BL1)에 "0V" 를 각각 인가하며, 플레이트 전극 라인(PL0)과 더미 플레이트 전극 라인(DPL0)에 "0V" 를, 더미 플레이트 전극 라인(DPL1)에 "Vcc" 를 각각 인가하면, 단위셀(C00)에 구비된 강유전체막이 그 전위차에 의해서 양(+)의 방향으로 분극하게 되므로써, 데이터 "1" 이 저장된다.

그 결과, 두 비트 라인(또는 역비트 라인)(/BL0, /BL1)에 각각 연결된 각 더미셀(DC0', DC1')에는 그 인가 전압에 따라 차례로 "1, 0" 의 데이터가 각각 저장되는 데, 여기에서 각 더미셀(DC0', DC1')에 각각 저장되는 데이터들은 임의의 단위셀에서 데이터를 독출하여 판정할 때 해당 비트 라인에서의 전압과 비교하는 데 필요한 기준 전압을 발생하는 데 사용된다.

다음에, 단위셀(C00)에 데이터 "0" 을 저장하는 과정에 대하여 살펴보면, 워드 라인(WL0)과 더미 워드 라인(DWL) 및 두 제어 라인(CL0, CL1)을 "온" 상태로 하고, 두 비트 라인(또는 역비트 라인)(BL0, /BL1)에 "0V" 를, 두 비트 라인(또는 역비트 라인)(/BL0, BL1)에 "Vcc" 를 각각 인가하며, 플레이트 전극 라인(PL0)과 더미 플레이트 전극 라인(DPL1)에 "Vcc" 를, 더미 플레이트 전극 라인(DPL0)에 "0V" 를 각각 인가하면, 단위셀(C00)에 구비된 강유전체막이 그 전위차에 의해서 음(-)의 방향으로 분극하게 되므로써, 데이터 "0" 이 저장된다.

그 결과, 각 비트 라인(또는 역비트 라인)(BL0, /BL0, BL1, /BL1)에 각각 연결된 각 더미셀(DC0, DC0', DC1, DC1')에는 그 인가 전압에 따라 차례로 "0, 1, 1, 0" 의 데이터가 각각 저장되는 데, 여기에서 각 더미셀(DC0, DC0', DC1, DC1')에 각각 저장되는 데이터들은, 상술한 데이터 "1" 의 경우에서와 마찬가지로, 임의의 단위셀에서 데이터를 독출하여 판정할 때 해당 비트 라인에서의 전압과 비교하는 데 필요한 기준 전압을 발생하는 데 사용된다.

한편, 본 실시예에서는 상기와는 다른 방식으로 데이터 "0" 을 단위셀(C00)에 저장, 즉 워드 라인(WL0)과 더미 워드 라인(DWL) 및 두 제어 라인(CL0, CL1)을 "온" 상태로 하고, 두 비트 라인(또는 역비트 라인)(BL0, /BL0)에 "0V" 를, 두 비트 라인(또는 역비트 라인)(BL1, /BL1)에 "Vcc" 를 각각 인가하며, 플레이트 전극 라인(PL0)과 더미 플레이트 전극 라인(DPL0)에 "Vcc" 를, 더미 플레이트 전극 라인(DPL1)에 "0V" 를 각각 인가하면, 단위셀(C00)에 구비된 강유전체막이 그 전위차에 의해서 음(-)의 방향으로 분극하게 되므로써, 데이터 "0" 이 저장된다.

그 결과, 두 비트 라인(또는 역비트 라인)(/BL0, /BL1)에 각각 연결된 각 더미셀(DC0', DC1')에는 그 인가 전압에 따라 차례로 "0, 1" 의 데이터가 각각 저장되는 데, 여기에서 두 더미셀(DC0', DC1')에 각각 저장되는 데이터들은, 상술한 데이터 "1" 의 경우에서와 마찬가지로, 임의의 단위셀에서 데이터를 독출하여 판정할 때 해당 비트 라인에서의 전압과 비교하는 데 필요한 기준 전압을 발생하는 데 사용된다.

상술한 바로부터 알 수 있는 바와같이, 본 실시예의 강유전체 메모리에 따르면, 단위셀(C00)에 데이터 "1" 을 입력할 때 각 더미셀(DC0, DC0', DC1, DC1')에는 대응하는 각 비트 라인(또는 역비트 라인)으로의 인가 전압에 따라 차례로 "1, 0, 0, 1" 또는 "0, 1, 1, 0" 의 데이터가 각각 저장되고, 단위셀(C00)에 데이터 "0" 을 입력할 때 각 더미셀(DC0, DC0', DC1, DC1')에는 대응하는 각 비트 라인(또는 역비트 라인)으로의 인가 전압에 따라 차례로 "0, 1, 1, 0" 또는 "1, 0, 0, 1" 의 데이터가 각각 저장된다.

다음에, 상술한 바와같은 과정을 통해 단위셀(C00)에 "1" 또는 "0" 의 데이터를 저장한 상태에서 이를 독출하는 과정에 대하여 설명한다.

먼저, 비트 라인(BL0, /BL0, /BL1)에 "Vcc" 를, 비트 라인(BL1)에 "0V" 를 각각 인가한 후, 워드 라인(WL0), 더미 워드 라인(DWL) 및 제어 라인(CL0)을 "온" 상태로 하고, 플레이트 전극 라인(PL0)과 더미 플레이트 전극 라인(DPL0, DPL1)에 "0V" 를 인가하면, 비트 라인(BL0)의 전위 변화량은 단위셀(C00)에 저장된 데이터에 의해 V1 또는 V0가 된다. 즉, 단위셀(C00)에 데이터 "1" 이 저장된 경우 비트라인(BL0)의 전위 변화량은 V1이 되고, 단위셀(C00)에 데이터 "0" 이 저장된 경우 비트 라인(BL0)의 전위 변화량은 V0가 될 것이다.

이후, 제어 라인(CL2)을 "온" 상태로 하면 스위칭 트랜지스터(ST4)가 온 상태로 되므로, 더미셀(DC0')과 더미셀(DC1')에 저장된 더미 데이터의 평균값이 역비트 라인(/BL0)으로 기준 전압으로써 제공된다.

따라서, 비트 라인(BL0)상의 전압과 역비트 라인(/BL0)상의 기준 전압이 비교기(C0)로 전달되므로써, 단위셀(C00)에서 독출한 데이터를 판정, 즉 비트 라인(BL0)에서의 출력 전압이 역비트 라인(/BL0)으로부터 제공되는 기준 전압(평균 전압)보다 크면 데이터 "1" 을 판정하게 되고, 비트 라인(BL0)에서의 출력 전압이 역비트 라인(/BL0)으로부터 제공되는 기준 전압(평균 전압)보다 작으면 데이터 "0" 을 판정하게 될 것이다.

이상 설명한 바와같이 본 실시예에 따르면, M×N개의 단위셀로 된 강유전체 메모리에서 각 단위셀을 하나의 트랜지스터 및 하나의 캐패시터(1T/1C)로 구성하고, 데이터 판정시에 사용되는 기준 전압을 발생하는 더미셀을 이웃한 비트 라인(또는 역비트 라인)에 연결시켜 형성하며, 데이터 판정시에 이웃한 역비트 라인에서 발생한 기준 전압(즉, 두 더미 데이터를 평균하여 얻은 평균 전압)과 데이터가 독출되는 비트 라인에서의 전압을 비교하여 독출 데이터를 판정하도록 함으로써, 메모리의 각 단위셀에서 독출되는 데이터의 판정 신뢰성을 대폭 증진시킴과 동시에 메모리의 고집적화를 실현할 수 있다.

도 2b는 본 발명의 일실시예의 제1변형 실시예에 따른 강유전체 메모리의 일부를 도시한 등가 회로도이다.

도 2b를 참조하면, 제1변형 실시예는, 각 비트 라인(또는 역비트 라인)(BL0, /BL0, BL1, /BL1)에 각각 연결된 더미셀(DC0, DC0', DC1, DC1')의 배열을 단위셀들의 배열과 동일하게 하고, 더미 워드 라인(DWL0, DWL1)을 두 개로 분리하여 하나의 더미 워드 라인(DWL1)이 홀수행(또는 짝수행)의 비트 라인(또는 역비트 라인)(BL0, BL1)에 연결된 더미셀(DC0, DC1)을 담당하고, 다른 하나의 더미 워드 라인(DWL0)이 짝수행(또는 홀수행)의 비트 라인(또는 역비트 라인)(/BL0, /BL1)에 연결된 더미셀(DC0', DC1')을 담당하도록 구성한 점이, 전술한 일실시예와 다를 뿐 나머지 구성 및 배열들은 실질적으로 동일하다.

또한, 제1변형 실시예에서는, 각 더미셀들이 단위셀들의 배열과 동일하게 배열되는 것에 충분하게 대응할 수 있도록, 두 개의 비트 라인(또는 역비트 라인)(BL1, /BL1)이 각각 연결된 더미셀(DC1, DC1')의 앞단(입출력단)에서 서로 교차하는 구조를 갖는다.

상술한 바와같은 변형 구조를 갖는 제1변형 실시예에 따른 강유전체 메모리는, 데이터 "1" 또는 "0" 을 임의의 단위셀에 입력하는 과정이나 혹은 임의의 단위셀에 저장된 데이터를 독출하는 과정이 전술한 일실시예에서와 동일하다. 그러므로, 제1변형 실시예의 메모리 구조에서 임의의 단위셀에 데이터를 저장/독출하는 과정은 전술한 일실시예에서의 그것과 실질적으로 동일하므로, 불필요한 중복 기재를 피하기 위하여 여기에서의 상세한 설명은 생략한다.

따라서, 제1변형 실시예에 따른 강유전체 메모리는 각 더미셀들을 단위셀들의 배열과 동일하게 배열하고, 더미 워드 라인을 두 개로 분리하는 구조적인 측면에서 전술한 일실시예와 다소 다르지만, 전술한 일실시예에서 얻어지는 효과와 실질적으로 동일한 효과를 얻을 수 있다.

도 2c는 본 발명의 일실시예의 제2변형 실시예에 따른 강유전체 메모리의 일부를 도시한 등가 회로도이다.

도 2c를 참조하면, 제2변형 실시예에 따른 강유전체 메모리는 더미셀들(DC0, DC0', DC1, DC1') 및 스위칭 트랜지스터들(ST0 - ST5)이 행간 단위셀들내의 임의의 위치에 배치된다는 점을 제외하고는 실질적으로 전술한 일실시예와 동일하며, 단지 차이가 있다면 이러한 위치 배열을 위해 다수의 스위칭 트랜지스터(ST0 - ST5)와 더미셀(DC0, DC0', DC1, DC1')들을 사이에 두고 이격되는 각 비트 라인(또는 역비트 라인)(BL0, /BL0, BL1, /BL1)간을 대응하는 각 상호 연결 배선(ICL0, /ICL0, ICL1, /ICL1)으로 서로 연결한다는 점이다.

그러므로, 제2변형 실시예의 메모리 구조에서 임의의 단위셀에 데이터를 저장/독출하는 과정은 전술한 일실시예에서의 그것과 실질적으로 동일하므로, 불필요한 중복 기재를 피하기 위하여 여기에서의 상세한 설명은 생략한다.

여기에서, 이러한 변경 구조의 제2변형 실시예를 도시한 것은 본 발명에 따라 각 비트 라인(또는 역비트 라인)에 연결되는 더미셀들이 행간 단위셀들의 어느 위치에도 배열될 수 있음을 예시하기 위한 것이다.

따라서, 제2변형 실시예에 따른 강유전체 메모리는, 각 비트 라인(또는 역비트 라인)에 연결되는 더미셀들을 행간 단위셀들내의 임의의 위치에 배치하는 구조적인 측면이 전술한 일실시예와 다소 다르지만, 전술한 일실시예에서 얻어지는 효과와 실질적으로 동일한 효과를 얻을 수 있다.

[실시예 2]

도 3a는 본 발명의 다른 실시예에 따른 강유전체 메모리의 일부를 도시한 등가 회로도이다.

도 3a를 참조하면, 본 실시예에 따른 강유전체 메모리는, 비트 라인, 워드 라인, 더미 워드 라인, 제어 라인으로 된 라인들과 각 라인들에 상호 접속되는 관계로 배열되는 단위셀들, 더미셀들 및 스위칭 트랜지스터들의 배치 구조측면에서 볼 때, 전술한 일실시예의 강유전체 메모리와 실질적으로 동일한 반면, 단위셀들 및 더미셀들의 플레이트 전극에 연결되는 플레이트 전극 라인을 분리하지 않고 공통으로 연결한 점에 있어서는 전술한 일실시예와 다르다.

즉, 전술한 일실시예에 따른 강유전체 메모리에서는 열 간격으로 일련하는 단위셀들 및 더미셀들의 플레이트 전극에 상위 전압(Vcc) 또는 하위 전압(0V)을 인가하기 위해 플레이트 전극 라인 및 더미 플레이트 전극 라인을 각 열 단위로 분리하는 구조를 채용하고 있으나, 본 실시예에 따른 강유전체 메모리에서는 단위셀들과 더미셀들의 플레이트 전극에 연결되는 플레이트 전극 라인을 공통으로 연결하여 일정 전압(예를들면, Vcc/2)을 인가하는 구조를 채용한다.

따라서, 본 실시예에서는, 불필요한 중복 기재를 피하기 위하여, 강유전체 메모리의 전반적인 배치 구조에 대해서는 그 설명을 생략하며, 하기에서는 플레이트 전극 라인이 공통으로 연결되는 구조를 갖는 본 실시예에 따른 강유전체 메모리에 데이터를 저장하고, 또한 저장된 데이터를 독출하는 과정에 대하여 설명한다.

본 실시예에서는, 설명의 편의와 이해의 증진을 위해, 상위 전압을 Vcc라 하고, 하위 전압을 0V라 하며, 플레이트 전극에는 상위 전압과 하위 전압의 대략 중간값 정도의 전압(Vp)(예를들면, Vcc/2)을 인가하고, 데이터 출력시에 단위셀의 데이터가 "1" 또는 "0" 일 때 해당 비트 라인의 전위 변화량을 각각 V1 또는 V0라 가정한다. 또한, 강유전체 메모리를 이루는 모든 단위셀에서의 데이터 저장 및 독출 과정이 실질적으로 동일하므로, 여기에서는 단지 하나의 단위셀(예를들어, C00)에서의 데이터 저장 및 독출 과정에 대해 일예로서 설명한다.

먼저, 단위셀(C00)에 데이터 "1" 을 저장하는 과정에 대하여 살펴보면, 워드 라인(WL0)과 더미 워드 라인(DWL) 및 두 제어 라인(CL0, CL1)을 "온" 상태로 하고, 두 비트 라인(또는 역비트 라인)(BL0, /BL1)에 "Vcc" 를, 비트 라인(또는 역비트 라인)(/BL0)에 "0V" 를, 비트 라인(또는 역비트 라인)(BL1)에 "Vp" 를 각각 인가하며, 플레이트 전극(PL)에 "Vp" 를 인가하면, 단위셀(C00)에 구비된 강유전체막이 그 전위차에 의해서 양(+)의 방향으로 분극하게 되므로써, 데이터 "1" 이 저장된다.

그 결과, Vcc 및 0V가 각각 인가되는 세 개의 비트 라인(또는 역비트 라인)(BL0, /BL0, /BL1)에 각각 연결된 각 더미셀(DC0, DC0', DC1')에는 그 인가 전압에 따라 차례로 "1, 0, 1" 의 데이터가 각각 저장되는 데, 여기에서 두 개의 더미셀(DC0', DC1')에 각각 저장되는 데이터들은 비트 라인(BL0)내 임의의 단위셀에서 데이터를 독출하여 판정할 때 해당 비트 라인에서의 전압과 비교하는 데 필요한 기준 전압을 발생하는 데 사용된다.

한편, 본 실시예에서는 상기와는 다른 방식으로 데이터 "1" 을 단위셀(C00)에 저장, 즉 워드 라인(WL0)과 더미 워드 라인(DWL) 및 두 제어 라인(CL0, CL1)을 "온" 상태로 하고, 두 비트 라인(또는 역비트 라인)(BL0, /BL0)에 "Vcc" 를, 비트 라인(또는 역비트 라인)(/BL1)에 "0V" 를, 비트 라인(또는 역비트 라인)(BL1)에 "Vp" 를 각각 인가하며, 플레이트 전극(PL)에 "Vp" 를 인가하면, 단위셀(C00)에 구비된 강유전체막이 그 전위차에 의해서 양(+)의 방향으로 분극하게 되므로써, 데이터 "1" 이 저장된다.

그 결과, Vcc 및 0V가 각각 인가되는 세 개의 비트 라인(또는 역비트 라인)(BL0, /BL0, /BL1)에 각각 연결된 각 더미셀(DC0, DC0', DC1')에는 그 인가 전압에 따라 차례로 "1, 1, 0" 의 데이터가 각각 저장되는 데, 여기에서 두 개의 더미셀(DC0', DC1')에 각각 저장되는 데이터들은 비트 라인(BL0)내 임의의 단위셀에서 데이터를 독출하여 판정할 때 해당 비트 라인에서의 전압과 비교하는 데 필요한 기준 전압을 발생하는 데 사용된다.

다음에, 단위셀(C00)에 데이터 "0" 을 저장하는 과정에 대하여 살펴보면, 워드 라인(WL0)과 더미 워드 라인(DWL) 및 두 제어 라인(CL0, CL1)을 "온" 상태로 하고, 두 비트 라인(또는 역비트 라인)(BL0, /BL1)에 "0V" 를, 비트 라인(또는 역비트 라인)(/BL0)에 "Vcc" 를, 비트 라인(또는 역비트 라인)(BL1)에 "Vp" 를 각각 인가하며, 플레이트 전극(PL)에 "Vp" 를 인가하면, 단위셀(C00)에 구비된 강유전체막이 그 전위차에 의해서 음(-)의 방향으로 분극하게 되므로써, 데이터 "0" 이 저장된다.

그 결과, OV 및 Vcc가 각각 인가되는 세 개의 비트 라인(또는 역비트 라인)(BL0, /BL0, /BL1)에 각각 연결된 각 더미셀(DC0, DC0', DC1')에는 그 인가 전압에 따라 차례로 "0, 1, 0" 의 데이터가 각각 저장되는 데, 여기에서 두 개의 더미셀(DC0', DC1')에 각각 저장되는 데이터들은 비트 라인(BL0)내 임의의 단위셀에서 데이터를 독출하여 판정할 때 해당 비트 라인에서의 전압과 비교하는 데 필요한 기준 전압을 발생하는 데 사용된다.

한편, 본 실시예에서는 상기와는 다른 방식으로 데이터 "0" 을 단위셀(C00)에 저장, 즉 워드 라인(WL0)과 더미 워드 라인(DWL) 및 두 제어 라인(CL0, CL1)을 "온" 상태로 하고, 두 비트 라인(또는 역비트 라인)(BL0, /BL0)에 "0V" 를, 비트 라인(또는 역비트 라인)(/BL1)에 "Vcc" 를, 비트 라인(또는 역비트 라인)(BL1)에 "Vp" 를 각각 인가하며, 플레이트 전극(PL)에 "Vp" 를 인가하면, 단위셀(C00)에 구비된 강유전체막이 그 전위차에 의해서 음(-)의 방향으로 분극하게 되므로써, 데이터 "0" 이 저장된다.

그 결과, Vcc 및 0V가 각각 인가되는 세 개의 비트 라인(또는 역비트 라인)(BL0, /BL0, /BL1)에 각각 연결된 각 더미셀(DC0, DC0', DC1')에는 그 인가 전압에 따라 차례로 "0, 0, 1" 의 데이터가 각각 저장되는 데, 여기에서 두 개의 더미셀(DC0', DC1')에 각각 저장되는 데이터들은 비트 라인(BL0)내 임의의 단위셀에서 데이터를 독출하여 판정할 때 해당 비트 라인에서의 전압과 비교하는 데 필요한 기준 전압을 발생하는 데 사용된다.

상술한 바로부터 알 수 있는 바와같이, 본 실시예에 따르면, 단위셀(C00)에 데이터 "1" 을 입력할 때 세 개의 더미셀(DC0, DC0', DC1')에는 대응하는 각 비트 라인(또는 역비트 라인)(BL0, /BL0, /BL1)으로의 인가 전압에 따라 차례로 "1, 0, 1" 또는 "1, 1, 0" 의 데이터가 각각 저장되고, 단위셀(C00)에 데이터 "0" 을 입력할 때 각 더미셀(DC0, DC0', DC1')에는 대응하는 각 비트 라인(또는 역비트 라인)(BL0, /BL0, /BL1)으로의 인가 전압에 따라 차례로 "0, 1, 0" 또는 "0, 0, 1" 의 데이터가 각각 저장된다.

먼저, 비트 라인(BL0, /BL0, /BL1)에 "Vcc" 를, 비트 라인(BL1)에 "Vp" 를 각각 인가한 후, 워드 라인(WL0), 더미 워드 라인(DWL) 및 제어 라인(CL0)을 "온" 상태로 하고, 플레이트 전극(PL)에 "Vp" 를 인가하면, 비트 라인(BL0)의 전위 변화량은 단위셀(C00)에 저장된 데이터에 의해 V1 또는 V0가 된다. 즉, 단위셀(C00)에 데이터 "1" 이 저장된 경우 비트 라인(BL0)의 전위 변화량은 V1이 되고,단위셀(C00)에 데이터 "0" 이 저장된 경우 비트 라인(BL0)의 전위 변화량은 V0가 될 것이다.

이후, 제어 라인(CL2)을 "온" 상태로 하면 스위칭 트랜지스터(ST4)가 온 상태로 되므로, 더미셀(DC0')과 더미셀(DC1')에 저장된 더미 데이터의 평균값이 역비트 라인(/BL0)에 기준 전압으로써 제공된다.

이상 설명한 바와같이 본 실시예에 따르면, M×N개의 단위셀로 된 강유전체 메모리에서 각 단위셀을 하나의 트랜지스터 및 하나의 캐패시터(1T/1C)로 구성하고, 데이터 판정시에 사용되는 기준 전압을 발생하는 더미셀을 이웃한 비트 라인(또는 역비트 라인)에 연결시켜 형성하며, 데이터 판정시에 이웃한 역비트 라인에서 발생한 기준 전압(즉, 두 더미 데이터를 평균하여 얻은 평균 전압)과 데이터가 독출되는 비트 라인에서의 전압을 비교하여 독출 데이터를 판정하도록 함으로써, 전술한 일실시예에서와 동일한 효과, 즉 메모리의 각 단위셀에서 독출되는 데이터의 판정 신뢰성을 대폭 증진시킴과 동시에 메모리의 고집적화를 실현할 수 있다.

또한, 본 실시예에 따르면, 단위셀들과 더미셀들의 플레이트 전극을 공통으로 연결하는 구조를 채용하기 때문에, 주어진 면적에서 각 단위셀내 캐패시터의 용량을 증대시킬 수 있는 부수적인 효과를 갖는다.

도 3b는 본 발명의 다른 실시예의 제1변형 실시예에 따른 강유전체 메모리의 일부를 도시한 등가 회로도이다.

도 3b를 참조하면, 제1변형 실시예는, 각 비트 라인(또는 역비트 라인)(BL0, /BL0, BL1, /BL1)에 각각 연결된 더미셀(DC0, DC0', DC1, DC1')의 배열을 단위셀들의 배열과 동일하게 배열하고, 이러한 변형 구조에 대응할 수 있도록, 더미 워드 라인(DWL0, DWL1)을 두 개로 분리하여 하나의 더미 워드 라인(DWL1)이 홀수행(또는 짝수행)의 비트 라인(또는 역비트 라인)(BL0, BL1)에 연결된 더미셀(DC0, DC1)을 담당하고, 다른 하나의 더미 워드 라인(DWL0)이 짝수행(또는 홀수행)의 비트 라인(또는 역비트 라인)(/BL0, /BL1)에 연결된 더미셀(DC0', DC1')을 담당하도록 구성한 점이, 전술한 다른 실시예와 다를 뿐 나머지 구성 및 배열들은 실질적으로 동일하다.

상술한 바와같은 변형 구조를 갖는 제1변형 실시예에 따른 강유전체 메모리는, 데이터 "1" 또는 "0" 을 임의의 단위셀에 입력하는 과정이나 혹은 임의의 단위셀에 저장된 데이터를 독출하는 과정이 전술한 다른 실시예에서와 동일하다. 그러므로, 제1변형 실시예의 메모리 구조에서 임의의 단위셀에 데이터를 저장/독출하는 과정은 전술한 다른 실시예에서의 그것과 실질적으로 동일하므로, 불필요한 중복 기재를 피하기 위하여 여기에서의 상세한 설명은 생략한다.

따라서, 제1변형 실시예에 따른 강유전체 메모리는 각 더미셀들을 단위셀들의 배열과 동일하게 배열하고, 더미 워드 라인을 두 개로 분리하는 구조적인 측면에서 전술한 다른 실시예와 다소 다르지만, 전술한 일실시예에서 얻어지는 효과와 실질적으로 동일한 효과를 얻을 수 있다.

도 3c는 본 발명의 다른 실시예의 제2변형 실시예에 따른 강유전체 메모리의 일부를 도시한 등가 회로도이다.

도 3c를 참조하면, 제2변형 실시예는, 각 비트 라인(또는 역비트 라인)(BL0, /BL0, BL1, /BL1)에 각각 직렬 연결되는 단위셀들을 두 개씩 연속하여 쌍을 이루도록 형성하고, 또한 각 비트 라인(또는 역비트 라인)(BL0, /BL0, BL1, /BL1)에 각각 연결된 더미셀(DC0, DC0', DC1, DC1')의 배열을 단위셀들의 배열과 동일하게 배열하며, 이러한 배열 구조에 대응할 수 있도록, 더미 워드 라인(DWL0, DWL1)을 두 개로 분리하여 하나의 더미 워드 라인(DWL1)이 홀수행(또는 짝수행)의 비트 라인(또는 역비트 라인)(BL0, BL1)에 연결된 더미셀(DC0, DC1)을 담당하고, 다른 하나의 더미 워드 라인(DWL0)이 짝수행(또는 홀수행)의 비트 라인(또는 역비트 라인)(/BL0, /BL1)에 연결된 더미셀(DC0', DC1')을 담당하도록 구성한 점이, 전술한 다른 실시예와 다를 뿐 나머지 구성 및 배열들은 실질적으로 동일하다.

상술한 바와같은 변형 구조를 갖는 제2변형 실시예에 따른 강유전체 메모리는, 데이터 "1" 또는 "0" 을 임의의 단위셀에 입력하는 과정이나 혹은 임의의 단위셀에 저장된 데이터를 독출하는 과정이 전술한 다른 실시예에서와 동일하다. 그러므로, 제2변형 실시예의 메모리 구조에서 임의의 단위셀에 데이터를 저장/독출하는 과정은 전술한 다른 실시예에서의 그것과 실질적으로 동일하므로, 불필요한 중복기재를 피하기 위하여 여기에서의 상세한 설명은 생략한다.

따라서, 제2변형 실시예에 따른 강유전체 메모리는 각 비트 라인(또는 역비트 라인)에 각각 직렬 연결되는 단위셀들을 두 개씩 연속하여 쌍을 이루도록 형성하고, 각 더미셀들을 단위셀들의 배열과 동일하게 배열하며, 더미 워드 라인을 두 개로 분리하는 구조적인 측면에서 전술한 다른 실시예와 다소 다르지만, 전술한 일실시예에서 얻어지는 효과와 실질적으로 동일한 효과를 얻을 수 있다.

도 3d는 본 발명의 다른 실시예의 제3변형 실시예에 따른 강유전체 메모리의 일부를 도시한 등가 회로도이다.

도 3d를 참조하면, 제3변형 실시예에 따른 강유전체 메모리는 더미셀들(DC0, DC0', DC1, DC1') 및 스위칭 트랜지스터들(ST0 - ST5)이 행간 단위셀들내의 임의의 위치에 배치된다는 점을 제외하고는 실질적으로 전술한 다른 실시예와 동일하며, 단지 차이가 있다면 이러한 위치 배열을 위해 다수의 스위칭 트랜지스터(ST0 - ST5)와 더미셀(DC0, DC0', DC1, DC1')들을 사이에 두고 이격되는 각 비트 라인(또는 역비트 라인)(BL0, /BL0, BL1, /BL1)간을 대응하는 각 상호 연결 배선(ICL0, /ICL0, ICL1, /ICL1)으로 서로 연결한다는 점이다.

그러므로, 제3변형 실시예의 메모리 구조에서 임의의 단위셀에 데이터를 저장/독출하는 과정은 전술한 다른 실시예에서의 그것과 실질적으로 동일하므로, 불필요한 중복 기재를 피하기 위하여 여기에서의 상세한 설명은 생략한다.

여기에서, 이러한 변경 구조의 제3변형 실시예를 도시한 것은 본 발명에 따라 각 비트 라인(또는 역비트 라인)에 연결되는 더미셀들이 행간 단위셀들의 어느위치에도 배열될 수 있음을 예시하기 위한 것이다.

따라서, 제3변형 실시예에 따른 강유전체 메모리는, 각 비트 라인(또는 역비트 라인)에 연결되는 더미셀들을 행간 단위셀들내의 임의의 위치에 배치하는 구조적인 측면이 전술한 일실시예와 다소 다르지만, 전술한 일실시예에서 얻어지는 효과와 실질적으로 동일한 효과를 얻을 수 있다.

[실시예 3]

도 4a는 본 발명의 또다른 실시예에 따른 강유전체 메모리의 일부를 도시한 등가 회로도이다.

도 4a를 참조하면, 본 실시예에 따른 강유전체 메모리는, 각 단위셀을 하나의 트랜지스터 및 하나의 캐패시터로 형성하고, 데이터 판정시에 사용되는 기준 전압을 발생하는 더미셀을 이웃한 비트 라인에 연결시켜 형성하여, 데이터 판정시 이웃한 비트 라인에서 발생한 기준 전압을 비트 라인에서의 전압과 비교하도록 하며, 또한 각 비트 라인(또는 역비트 라인)에 각각 연결된 더미셀의 배열을 단위셀들의 배열과 동일하게 배열하고, 이러한 변형 구조에 대응할 수 있도록, 더미 워드 라인(DWL0, DWL1)을 두 개로 분리하여 하나의 더미 워드 라인(DWL1)이 홀수행(또는 짝수행)의 비트 라인(또는 역비트 라인)(BL0, BL1)에 연결된 더미셀(DC0, DC1)을 담당하며, 다른 하나의 더미 워드 라인(DWL0)이 짝수행(또는 홀수행)의 비트 라인(또는 역비트 라인)(/BL0, /BL1)에 연결된 더미셀(DC0', DC1')을 담당하도록 구성한 한다는 측면에서 볼 때 전술한 다른 실시예의 제1변형 실시예에 따른 강유전체 메모리와 동일하다.

그러나, 본 실시예에 따른 강유전체 메모리는, 각 비트 라인에 하나씩의 스위칭 트랜지스터를 구비하고 또한 격행 간격으로 인접하는 두 비트 라인간을 연결하는 스위칭 트랜지스터들을 구비하는 전술한 다른 실시예의 제1변형 실시예에 따른 강유전체 메모리와는 달리, 격행 간격으로 인접하는 두 비트 라인간을 연결하는 스위칭 트랜지스터들만을 구비하고, 이들 두 라인간의 스위칭 트랜지스터를 이용하여 데이터 저장시에 저장이 선택된 비트 라인에 인접하는 두 비트 라인에 연결된 더미셀에 더미 데이터를 저장하고 또한 데이터 독출시에 독출이 선택된 비트 라인에 인접하는 두 비트 라인으로부터 기준 전압으로 사용하기 위한 평균값을 출력하도록 한다는 점이, 전술한 전술한 다른 실시예의 제1변형 실시예에 따른 강유전체 메모리와는 다르다.

따라서, 본 실시예에서는, 불필요한 중복 기재를 피하기 위하여, 강유전체 메모리의 전반적인 배치 구조에 대해서는 그 설명을 생략하며, 간소화된 스위칭 트랜지스터 구조를 갖는 본 실시예에 따른 강유전체 메모리에 데이터를 저장하고, 또한 저장된 데이터를 독출하는 과정에 대하여 설명한다.

먼저, 단위셀(C00)에 데이터 "1" 을 저장하는 과정에 대하여 살펴보면, 워드 라인(WL0)과 더미 워드 라인(DWL0)을 "온" 상태로 하고, 두 비트 라인(또는 역비트 라인)(BL0, /BL1)에 "Vcc" 를, 비트 라인(또는 역비트 라인)(/BL0)에 "0V" 를, 비트 라인(또는 역비트 라인)(BL1)에 "Vp" 를, 플레이트 전극(PL)에 "Vp" 를 각각 인가하면, 단위셀(C00)에 구비된 강유전체막이 그 전위차에 의해서 양(+)의 방향으로 분극하게 되므로써, 데이터 "1" 이 저장된다.

그 결과, Vcc 및 0V가 각각 인가되는 두 개의 비트 라인(또는 역비트 라인)(/BL0, /BL1)에 각각 연결된 각 더미셀(DC0', DC1')에는 그 인가 전압에 따라 차례로 "0, 1" 의 데이터(더미 데이터)가 각각 저장되는 데, 여기에서 두 개의 더미셀(DC0', DC1')에 각각 저장되는 더미 데이터들은 임의의 단위셀에서 데이터를 독출하여 판정할 때 해당 비트 라인에서의 전압과 비교하는 데 필요한 기준 전압을 발생하는 데 사용된다.

즉, 더미셀(DC0')과 더미셀(DC1')에서 출력되는 더미 데이터에 대한 평균 전압은 비트 라인(BL0)내 임의의 단위셀에서 데이터를 독출할 때 데이터 판정을 위한 비교의 기준이 되는 기준 전압으로 사용된다.

한편, 본 실시예에서는 상기와는 다른 방식으로 데이터 "1" 을 단위셀(C00)에 저장, 즉 워드 라인(WL0)과 더미 워드 라인(DWL0)을 "온" 상태로 하고, 두 비트 라인(또는 역비트 라인)(BL0, /BL0)에 "Vcc" 를, 비트 라인(또는 역비트 라인)(/BL1)에 "0V" 를, 비트 라인(또는 역비트 라인)(BL1)에 "Vp" 를, 플레이트전극(PL)에 "Vp" 를 각각 인가하면, 단위셀(C00)에 구비된 강유전체막이 그 전위차에 의해서 양(+)의 방향으로 분극하게 되므로써, 데이터 "1" 이 저장된다.

그 결과, Vcc 및 0V가 각각 인가되는 두 개의 비트 라인(또는 역비트 라인)(/BL0, /BL1)에 각각 연결된 각 더미셀(DC0', DC1')에는 그 인가 전압에 따라 차례로 "1, 0" 의 데이터(더미 데이터)가 각각 저장되는 데, 여기에서 두 개의 더미셀(DC0', DC1')에 각각 저장되는 더미 데이터들은 임의의 단위셀에서 데이터를 독출하여 판정할 때 해당 비트 라인에서의 전압과 비교하는 데 필요한 기준 전압을 발생하는 데 사용된다.

다음에, 단위셀(C00)에 데이터 "0" 을 저장하는 과정에 대하여 살펴보면, 워드 라인(WL0)과 더미 워드 라인(DWL0)을 "온" 상태로 하고, 두 비트 라인(또는 역비트 라인)(BL0, /BL1)에 "0V" 를, 비트 라인(또는 역비트 라인)(/BL0)에 "Vcc" 를, 비트 라인(또는 역비트 라인)(BL1)에 "Vp" 를, 플레이트 전극 라인(PL)에 "Vp" 를 각각 인가하면, 단위셀(C00)에 구비된 강유전체막이 그 전위차에 의해서 음(-)의 방향으로 분극하게 되므로써, 데이터 "0" 이 저장된다.

그 결과, 0V 및 Vcc가 각각 인가되는 두 개의 비트 라인(또는 역비트 라인)(/BL0, /BL1)에 각각 연결된 각 더미셀(DC0', DC1')에는 그 인가 전압에 따라 차례로 "1, 0" 의 데이터(더미 데이터)가 각각 저장되는 데, 여기에서 두 개의 더미셀(DC0', DC1')에 각각 저장되는 더미 데이터들은 임의의 단위셀에서 데이터를 독출하여 판정할 때 해당 비트 라인에서의 전압과 비교하는 데 필요한 기준 전압을 발생하는 데 사용된다.

한편, 본 실시예에서는 상기와는 다른 방식으로 데이터 "0" 을 단위셀(C00)에 저장, 즉 워드 라인(WL0)과 더미 워드 라인(DWL0)을 "온" 상태로 하고, 두 비트 라인(또는 역비트 라인)(BL0, /BL0)에 "0V" 를, 비트 라인(또는 역비트 라인)(/BL1)에 "Vcc" 를, 비트 라인(또는 역비트 라인)(BL1)에 "Vp" 를, 플레이트 전극 라인(PL)에 "Vp" 를 각각 인가하면, 단위셀(C00)에 구비된 강유전체막이 그 전위차에 의해서 음(-)의 방향으로 분극하게 되므로써, 데이터 "0" 이 저장된다.

그 결과, 0V 및 Vcc가 각각 인가되는 두 개의 비트 라인(또는 역비트 라인)(/BL0, /BL1)에 각각 연결된 각 더미셀(DC0', DC1')에는 그 인가 전압에 따라 차례로 "0, 1" 의 데이터(더미 데이터)가 각각 저장되는 데, 여기에서 두 개의 더미셀(DC0', DC1')에 각각 저장되는 더미 데이터들은 임의의 단위셀에서 데이터를 독출하여 판정할 때 해당 비트 라인에서의 전압과 비교하는 데 필요한 기준 전압을 발생하는 데 사용된다.

상술한 바로부터 알 수 있는 바와같이, 본 실시예에 따르면, 단위셀(C00)에 데이터 "1" 을 입력할 때 두 개의 더미셀(DC0', DC1')에는 대응하는 각 비트 라인(또는 역비트 라인)(/BL0, /BL1)으로의 인가 전압에 따라 차례로 "0, 1" 또는 "1, 0" 의 데이터가 각각 저장되고, 단위셀(C00)에 데이터 "0" 을 입력할 때 각 더미셀(DC0', DC1')에는 대응하는 각 비트 라인(또는 역비트 라인)(/BL0, /BL1)으로의 인가 전압에 따라 차례로 "1, 0" 또는 "0, 1" 의 데이터가 각각 저장된다.

먼저, 비트 라인(BL0, /BL0, /BL1)에 "Vcc" 를, 비트 라인(BL1)에 "Vp" 를 각각 인가한 후, 워드 라인(WL0), 더미 워드 라인(DWL0)을 "온" 상태로 하고, 플레이트 전극(PL)에 "Vp" 를 인가하면, 비트 라인(BL0)의 전위 변화량은 단위셀(C00)에 저장된 데이터에 의해 V1 또는 V0가 된다. 즉, 단위셀(C00)에 데이터 "1" 이 저장된 경우 비트 라인(BL0)의 전위 변화량은 V1이 되고, 단위셀(C00)에 데이터 "0" 이 저장된 경우 비트 라인(BL0)의 전위 변화량은 V0가 될 것이다.

이후, 제어 라인(RCL0)을 "온" 상태로 하면 스위칭 트랜지스터(ST0)가 온 상태로 되므로, 더미셀(DC0')과 더미셀(DC1')에 저장된 더미 데이터의 평균값이 역비트 라인(/BL0)에 기준 전압으로써 제공된다.

또한, 본 실시예에 따르면, 단위셀들과 더미셀들의 플레이트 전극을 공통으로 연결하는 구조를 채용하기 때문에, 전술한 다른 실시예의 제1변형 실시예에서와 마찬가지로, 주어진 면적에서 각 단위셀내 캐패시터의 용량을 증대시킬 수 있는 부수적인 효과를 얻을 수 있다.

더욱이, 본 실시예에 따른 강유전체 메모리는 격행 간격으로 인접하는 두 비트 라인간을 연결하는 스위칭 트랜지스터들만을 이용하여 더미 데이터의 저장 및 독출을 수행하는 구조를 채용하기 때문에 전술한 다른 실시예의 제1변형 실시예에 따른 강유전체 메모리에 비해 보다 나은 구조 간소화를 실현할 수 있는 또다른 장점을 갖는다.

도 4b는 본 발명의 다른 실시예의 변형 실시예에 따른 강유전체 메모리의 일부를 도시한 등가 회로도이다.

도 4b를 참조하면, 변형 실시예는, 각 비트 라인(또는 역비트 라인)(BL0, /BL0, BL1, /BL1)에 각각 직렬 연결되는 단위셀들을 두 개씩 연속하여 쌍을 이루도록 형성한 점을 제외한 나머지 구조들이 상술한 또다른 실시예의 메모리 구조와 실질적으로 동일하다.

상술한 바와같은 변형 구조를 갖는 변형 실시예에 따른 강유전체 메모리는, 데이터 "1" 또는 "0" 을 임의의 단위셀에 입력하는 과정이나 혹은 임의의 단위셀에 저장된 데이터를 독출하는 과정이 상술한 또다른 실시예에서의 과정과 동일하다. 그러므로, 변형 실시예의 메모리 구조에서 임의의 단위셀에 데이터를 저장/독출하는 과정에 대해서는 상술한 또다른 실시예에서의 그것과 실질적으로 동일하므로, 불필요한 중복 기재를 피하기 위하여 여기에서의 상세한 설명은 생략한다.

따라서, 변형 실시예에 따른 강유전체 메모리는 각 비트 라인(또는 역비트 라인)에 각각 직렬 연결되는 단위셀들을 두 개씩 연속하여 쌍을 이루도록 형성한 구조적인 측면에서 상술한 또다른 실시예와 다소 다르지만, 상술한 다른 실시예에서 얻어지는 효과와 실질적으로 동일한 효과를 얻을 수 있다.

이상 설명한 바와같이 본 발명에 따르면, M×N개의 단위셀로 된 강유전체 메모리에서 각 단위셀을 하나의 트랜지스터 및 하나의 캐패시터로 형성하고, 데이터 판정시에 사용되는 기준 전압을 발생하는 더미셀을 이웃한 비트 라인에 연결시켜 형성하여, 데이터 판정시 이웃한 비트 라인에서 발생한 기준 전압을 비트 라인에서의 전압과 비교하도록 함으로써, 메모리에서 독출되는 데이터의 판정 신뢰성을 대폭 증진시킬 수 있을 뿐만 아니라 강유전체 메모리의 고집적화를 실현할 수 있다.

또한, 본 발명은 플레이트 전극 라인을 열 또는 행 단위로 분리하지 않고, 하나의 플레이트 전극을 메모리 셀에 공통으로 연결함으로써, 메모리의 주어진 면적내에서 캐패시터의 용량 증가를 도모할 수 있다.

Claims

일측 방향으로 신장되는 다수의 비트 라인, 상기 각 비트 라인에 수직하는 동일 방향으로 각각 신장되는 다수의 플레이트 전극 라인 및 다수의 워드 라인을 가지며, M×N 배열로 상기 각 라인에 접속되어, 각각 하나의 트랜지스터와 캐패시터로 된 다수의 단위셀들로 된 강유전체 메모리에 있어서,

상기 각 비트 라인에 격행 또는 격열 간격으로 건너뛰어 교번적으로 배치되는 방식으로 각각 직렬 연결되는 다수의 단위셀들로 된 다수의 단위셀 그룹;

상기 각 비트 라인내 임의의 위치에 각각 연결되며, 각각 하나의 트랜지스터와 캐패시터로 된 다수의 더미셀을 포함하는 더미셀 그룹; 및

외부로부터의 제어신호에 응답하여, 상기 각 더미셀과 대응하는 각 비트 라인내 단위셀들간의 연결을 스위칭하고, 다수의 더미셀중 두 개의 더미셀의 입출력간의 결합을 스위칭하는 다수의 스위칭 트랜지스터로 된 스위칭 트랜지스터 그룹을 포함하며,

상기 강유전체 메모리는, 상기 다수의 비트 라인중 선택된 어느 한 비트 라인내 임의의 단위셀에서 데이터가 독출될 때, 상기 선택된 비트 라인에 인접하는 두 비트 라인에 연결된 더미셀들간에서 제공되는 평균 전압을 상기 독출 데이터에 상응하는 전압과의 비교를 위한 기준 전압으로써 상기 선택된 비트 라인의 인접 비트 라인으로 제공하는 것을 특징으로 하는 강유전체 메모리.
제 1 항에 있어서, 상기 다수의 더미셀 그룹 및 스위칭 트랜지스터 그룹은 상기 단위셀 그룹내부의 임의의 위치에 배치되며, 상기 더미셀 그룹 및 스위칭 그룹을 통해 각각 분리되는 상기 각 비트 라인은 대응하는 각 상호 연결 배선을 통해 접속되는 것을 특징으로 하는 강유전체 메모리.
제 1 항 또는 제 2 항에 있어서, 두개의 비트 라인이 한쌍을 이루는 두 개의 비트 라인쌍으로 된 비트 라인 그룹을 형성하고, 상기 비트 라인 그룹내 선택된 비트 라인내 임의의 단위셀에 데이터가 저장될 때 상기 비트 라인 그룹을 이루는 4개의 각 비트 라인에 연결된 각 더미셀들중 적어도 두 개 이상의 더미셀에 상기 기준 전압 결정용 더미 데이터가 동시에 저장되는 것을 특징으로 하는 강유전체 메모리.
제 3 항에 있어서, 상기 임의의 단위셀에 데이터가 저장될 때, 적어도 두 개의 더미셀에 서로 다른 더미 데이터가 각각 저장되는 것을 특징으로 하는 강유전체 메모리.
제 3 항에 있어서, 상기 4개의 비트 라인중 선택된 어느 한 비트 라인내 임의의 단위셀에서 데이터가 독출될 때 선택된 비트 라인 이외의 3개의 비트 라인에 연결된 3개의 더미셀중 선택된 두 개의 더미셀에서 출력되는 두 더미 데이터의 출력에 대한 평균 전압을 상기 독출 데이터에 대응하는 전압의 기준 전압으로 제공하는 것을 특징으로 하는 강유전체 메모리.
제 4 항에 있어서, 상기 4개의 더미셀중 두 개는 하나의 더미 플레이트 전극 라인에 공통으로 연결되고, 다른 두 개는 다른 하나의 더미 플레이트 전극 라인에 공통으로 연결되며, 상기 4개의 더미셀은 하나의 더미 워드 라인에 공통으로 연결되는 것을 특징으로 하는 강유전체 메모리.
제 4 항에 있어서, 상기 4개의 더미셀중 두 개는 하나의 더미 플레이트 전극 라인 및 하나의 더미 워드 라인에 공통으로 각각 연결되고, 다른 두 개는 다른 하나의 더미 플레이트 전극 라인 및 다른 하나의 더미 워드 라인에 공통으로 각각 연결되는 것을 특징으로 하는 강유전체 메모리.
제 6 항에 있어서, 상기 선택된 비트 라인내 임의의 단위셀에 데이터가 저장될 때 상기 하나의 더미 플레이트 전극 라인에는 상위 전압이 인가되고, 상기 다른 하나의 더미 플레이트 전극 라인에는 하위 전압이 인가되는 것을 특징으로 하는 강유전체 메모리.
제 8 항에 있어서, 상기 임의의 단위셀로부터 데이터가 독출될 때, 상기 하나 및 다른 하나의 더미 플레이트 전극 라인에는 상기 하위 전압이 각각 인가되는 것을 특징으로 하는 강유전체 메모리.
제 1 항 또는 제 2 항에 있어서, 상기 스위칭 트랜지스터 그룹은:

격행 비트 라인과 각 격행 비트 라인에 연결된 각 더미셀간을 각각 스위칭하는 다수의 스위칭 트랜지스터로 구성되어, 제 1 제어 라인에 공통으로 연결되는 제 1 스위칭 그룹;

다른 격행 비트 라인과 다른 각 격행 비트 라인에 연결된 각 더미셀간을 각각 스위칭하는 다수의 스위칭 트랜지스터로 구성되어, 제 2 제어 라인에 공통으로 연결되는 제 2 스위칭 그룹;

상기 제 1 스위칭 그룹내 스위칭쌍들의 각 일측과 대응하는 각 두 더미셀의 입출력간을 결합하며, 제 3 제어 라인에 공통으로 연결되는 제 3 스위칭 그룹; 및

상기 제 2 스위칭 그룹내 스위칭쌍들의 각 일측과 대응하는 각 두 더미셀의 입출력간을 결합하며, 제 4 제어 라인에 공통으로 연결되는 제 4 스위칭 그룹으로 구성된 것을 특징으로 하는 강유전체 메모리.
제 9 항에 있어서, 임의의 단위셀에 데이터를 저장할 때, 상기 제 1 및 제 2 스위칭 그룹은 온 상태로 제어되고, 상기 제 3 및 제 4 스위칭 그룹은 오프 상태로 제어되는 것을 특징으로 하는 강유전체 메모리.
제 9 항에 있어서, 임의의 단위셀로부터 데이터를 독출할 때, 상기 제 1 및 제 2 스위칭 그룹중 어느 하나는 온 상태로, 다른 하나는 오프 상태로 제어되고, 상기 제 3 및 제 4 스위칭 그룹중 어느 하나는 온 상태로, 다른 하나는 오프 상태로 제어되는 것을 특징으로 하는 강유전체 메모리.
일측 방향으로 신장되는 다수의 비트 라인, 상기 각 비트 라인에 수직하는 동일 방향으로 신장되는 다수의 워드 라인을 가지며, M×N 배열로 상기 각 라인에 접속되어, 각각 하나의 트랜지스터와 캐패시터로 된 다수의 단위셀들로 된 강유전체 메모리에 있어서,

상기 각 비트 라인에 격행 또는 격열 간격으로 건너뛰어 교번적으로 배치되는 방식으로 각각 직렬 연결되는 다수의 단위셀들로 된 다수의 단위셀 그룹;

상기 각 비트 라인내 임의의 위치에 각각 연결되며, 각각 하나의 트랜지스터와 캐패시터로 된 다수의 더미셀을 포함하는 더미셀 그룹; 및

외부로부터의 제어신호에 응답하여, 상기 각 더미셀과 대응하는 각 비트 라인내 단위셀들간의 연결을 스위칭하고, 다수의 더미셀중 두 개의 더미셀의 입출력간의 결합을 스위칭하는 다수의 스위칭 트랜지스터로 된 스위칭 트랜지스터 그룹을 포함하고,

상기 다수의 단위셀의 각 플레이트 전극 및 다수의 더미셀의 각 플레이트 전극은, 기설정된 일정 전압이 인가되는 하나의 플레이트 전극 라인을 통해 공통으로 연결되며,

상기 강유전체 메모리는, 상기 다수의 비트 라인중 선택된 어느 한 비트 라인내 임의의 단위셀에서 데이터가 독출될 때, 상기 선택된 비트 라인에 인접하는 두 비트 라인에 연결된 더미셀들간에서 제공되는 평균 전압을 상기 독출 데이터에 상응하는 전압과의 비교를 위한 기준 전압으로써 상기 선택된 비트 라인의 인접 비트 라인으로 제공하는 것을 특징으로 하는 강유전체 메모리.
제 13 항에 있어서, 상기 다수의 더미셀 그룹 및 스위칭 트랜지스터 그룹은 상기 단위셀 그룹내부의 임의의 위치에 배치되며, 상기 더미셀 그룹 및 스위칭 그룹을 통해 각각 분리되는 상기 각 비트 라인은 대응하는 각 상호 연결 배선을 통해 접속되는 것을 특징으로 하는 강유전체 메모리.
제 13 항 또는 제 14 항에 있어서, 두개의 비트 라인이 한쌍을 이루는 두 개의 비트 라인쌍으로 된 비트 라인 그룹을 형성하고, 상기 비트 라인 그룹내 선택된 비트 라인내 임의의 단위셀에 데이터가 저장될 때 상기 비트 라인 그룹을 이루는 4개의 비트 라인중 선택된 3개의 비트 라인에 각각 연결된 각 더미셀에 상기 기준 전압 결정용 더미 데이터가 동시에 저장되는 것을 특징으로 하는 강유전체 메모리.
제 15 항에 있어서, 상기 각 비트 라인에는 직렬 연결되는 적어도 두 개의 단위셀들이 두 개씩 연속하는 쌍으로 배열되고, 인접하는 비트 라인간에는 단위셀쌍들이 서로 교번 교차하는 방식으로 배치되는 것을 특징으로 하는 강유전체 메모리.
제 15 항에 있어서, 상기 임의의 단위셀에 데이터가 저장될 때, 두 개의 더미셀에는 동일한 값의 더미 데이터가 각각 저장되고, 나머지 하나의 더미셀에는 두개의 더미셀에 저장된 더미 데이터값과는 다른 더미 데이터가 각각 저장되는 것을 특징으로 하는 강유전체 메모리.
제 15 항에 있어서, 상기 4개의 비트 라인중 선택된 어느 한 비트 라인내 임의의 단위셀에서 데이터가 독출될 때 선택된 비트 라인 이외의 3개의 비트 라인에 연결된 3개의 더미셀중 선택된 두 개의 더미셀에서 출력되는 두 더미 데이터의 출력에 대한 평균 전압을 상기 독출 데이터에 대응하는 전압의 기준 전압으로 제공하는 것을 특징으로 하는 강유전체 메모리.
제 18 항에 있어서, 상기 4개의 더미셀은 하나의 더미 워드 라인에 공통으로 연결되는 것을 특징으로 하는 강유전체 메모리.
제 18 항에 있어서, 상기 4개의 더미셀중 두 개는 하나의 더미 워드 라인에 공통으로 각각 연결되고, 다른 두 개는 다른 하나의 더미 워드 라인에 공통으로 각각 연결되는 것을 특징으로 하는 강유전체 메모리.
제 13 항 또는 제 14 항에 있어서, 상기 스위칭 트랜지스터 그룹은:

격행 비트 라인과 각 격행 비트 라인에 연결된 각 더미셀간을 각각 스위칭하는 다수의 스위칭 트랜지스터로 구성되어, 제 1 제어 라인에 공통으로 연결되는 제 1 스위칭 그룹;

다른 격행 비트 라인과 다른 각 격행 비트 라인에 연결된 각 더미셀간을 각각 스위칭하는 다수의 스위칭 트랜지스터로 구성되어, 제 2 제어 라인에 공통으로 연결되는 제 2 스위칭 그룹;

상기 제 1 스위칭 그룹내 스위칭쌍들의 각 일측과 대응하는 각 두 더미셀의 입출력간을 결합하며, 제 3 제어 라인에 공통으로 연결되는 제 3 스위칭 그룹; 및

상기 제 2 스위칭 그룹내 스위칭쌍들의 각 일측과 대응하는 각 두 더미셀의 입출력간을 결합하며, 제 4 제어 라인에 공통으로 연결되는 제 4 스위칭 그룹으로 구성된 것을 특징으로 하는 강유전체 메모리.
제 21 항에 있어서, 임의의 단위셀에 데이터를 저장할 때, 상기 제 1 및 제 2 스위칭 그룹은 온 상태로 제어되고, 상기 제 3 및 제 4 스위칭 그룹은 오프 상태로 제어되는 것을 특징으로 하는 강유전체 메모리.
제 21 항에 있어서, 임의의 단위셀로부터 데이터를 독출할 때, 상기 제 1 및 제 2 스위칭 그룹중 어느 하나는 온 상태로, 다른 하나는 오프 상태로 제어되고, 상기 제 3 및 제 4 스위칭 그룹중 어느 하나는 온 상태로, 다른 하나는 오프 상태로 제어되는 것을 특징으로 하는 강유전체 메모리.
일측 방향으로 신장되는 다수의 비트 라인, 상기 각 비트 라인에 수직하는 동일 방향으로 신장되는 다수의 워드 라인을 가지며, M×N 배열로 상기 각 라인에 접속되어, 각각 하나의 트랜지스터와 캐패시터로 된 다수의 단위셀들로 된 강유전체 메모리에 있어서,

상기 각 비트 라인에 격행 또는 격열 간격으로 건너뛰어 교번적으로 배치되는 방식으로 각각 직렬 연결되는 다수의 단위셀들로 된 다수의 단위셀 그룹;

상기 각 비트 라인내 임의의 위치에 각각 연결되며, 각각 하나의 트랜지스터와 캐패시터로 된 다수의 더미셀을 포함하는 더미셀 그룹; 및

격행 간격으로 인접하는 두 비트 라인에 각각 연결된 두 더미셀의 입출력간을 결합하며, 외부로부터의 제어신호에 응답하여 상기 입접 비트 라인중 어느 하나에 출력을 제공하는 다수의 스위칭 트랜지스터로 된 스위칭 트랜지스터 그룹을 포함하고,

상기 다수의 단위셀의 각 플레이트 전극 및 다수의 더미셀의 각 플레이트 전극은, 기설정된 일정 전압이 인가되는 하나의 플레이트 전극 라인을 통해 공통으로 연결되며,

상기 강유전체 메모리는, 상기 다수의 비트 라인중 선택된 어느 한 비트 라인내 임의의 단위셀에서 데이터가 독출될 때, 상기 선택된 비트 라인에 인접하는 두 비트 라인에 연결된 더미셀들간에서 제공되는 평균 전압을 상기 독출 데이터에 상응하는 전압과의 비교를 위한 기준 전압으로써 상기 선택된 비트 라인의 인접 비트 라인으로 제공하는 것을 특징으로 하는 강유전체 메모리.
제 24 항에 있어서, 상기 각 비트 라인에는 직렬 연결되는 적어도 두 개의 단위셀들이 두 개씩 연속하는 쌍으로 배열되고, 인접하는 비트 라인간에는 단위셀쌍들이 서로 교번 교차하는 방식으로 배치되는 것을 특징으로 하는 강유전체 메모리.
제 24 항 또는 제 25 항에 있어서, 두개의 비트 라인이 한쌍을 이루는 두 개의 비트 라인쌍으로 된 비트 라인 그룹을 형성하고, 상기 비트 라인 그룹내 선택된 비트 라인내 임의의 단위셀에 데이터가 저장될 때 상기 비트 라인 그룹을 이루는 4개의 비트 라인중 선택된 2개의 비트 라인에 각각 연결된 각 더미셀에 상기 기준 전압 결정용 더미 데이터가 동시에 저장되는 것을 특징으로 하는 강유전체 메모리.
제 26 항에 있어서, 상기 임의의 단위셀에 데이터가 저장될 때, 상기 선택된 두 개의 더미셀에는 서로 다른 값의 더미 데이터가 각각 저장되는 것을 특징으로 하는 강유전체 메모리.
제 26 항에 있어서, 상기 비트 라인 그룹내 4개의 더미셀중 두 개는 하나의 더미 워드 라인에 공통으로 각각 연결되고, 다른 두 개는 다른 하나의 더미 워드 라인에 공통으로 각각 연결되는 것을 특징으로 하는 강유전체 메모리.
제 24 항 또는 제 25 항에 있어서, 상기 스위칭 트랜지스터 그룹은:

격행 비트 라인에 각각 연결된 두 더미셀의 입출력간을 결합하며, 제 1 제어 라인에 공통으로 연결되는 다수의 스위칭 트랜지스터로 된 제 1 스위칭 그룹; 및

상기 격행 비트 라인과 한 비트 라인 교차하는 다른 격행 비트 라인에 각 결합된두 더미셀의 입출력간을 결합하며, 제 2 제어 라인에 공통으로 연결되는 다수의 스위칭 트랜지스터로 된 제 1 스위칭 그룹으로 구성된 것을 특징으로 하는 강유전체 메모리.
제 29 항에 있어서, 임의의 단위셀로부터 데이터를 독출할 때, 상기 제 1 스위칭 그룹에 속하는 스위칭 트랜지스터와 상기 제 2 스위칭 그룹에 속하는 스위칭 트랜지스터는 서로 상반되는 상태로 제어되는 것을 특징으로 하는 강유전체 메모리.
제 30 항에 있어서, 데이터의 독출이 선택된 비트 라인에 연결된 스위칭 트랜지스터는 오프 상태로 제어되고, 상기 선택된 비트 라인에 인접하는 비트 라인에 연결된 스위칭 트랜지스터는 온 상태로 제어되는 것을 특징으로 하는 강유전체 메모리.